JP2710566B2 - 駆動回路 - Google Patents
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
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- G09G2310/0264—Details of driving circuits
- G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
Description
【0001】
【産業上の利用分野】この発明は、駆動回路に関し、特
に、エレクトロルミネッセンス材料として、例えば、Z
nS(硫化亜鉛)を用いたフラットパネルのエレクトロ
ルミネッセンスディスプレイを駆動するための高電圧連
続調グレースケール用駆動回路に適用して好適な駆動回
路に関する。
に、エレクトロルミネッセンス材料として、例えば、Z
nS(硫化亜鉛)を用いたフラットパネルのエレクトロ
ルミネッセンスディスプレイを駆動するための高電圧連
続調グレースケール用駆動回路に適用して好適な駆動回
路に関する。
【0002】
【従来の技術】周知のように、このようなディスプレイ
を駆動するためには、エレクトロルミネッセンス材料間
に電位差を供給する必要がある。いわゆるグレースケー
ル駆動回路は、ディスプレイから異なるエレクトロルミ
ネッセンスの出力を行うために異なる制御信号に対応し
て異なる電位差を出力するように構成されている。
を駆動するためには、エレクトロルミネッセンス材料間
に電位差を供給する必要がある。いわゆるグレースケー
ル駆動回路は、ディスプレイから異なるエレクトロルミ
ネッセンスの出力を行うために異なる制御信号に対応し
て異なる電位差を出力するように構成されている。
【0003】従来のグレースケール用駆動回路は、レベ
ルシフタとしての入力段、このレベルシフタに接続さ
れ、サンプルホールドスイッチとして動作する容量回路
およびボルテージフォロワとしての出力段とから構成さ
れている。
ルシフタとしての入力段、このレベルシフタに接続さ
れ、サンプルホールドスイッチとして動作する容量回路
およびボルテージフォロワとしての出力段とから構成さ
れている。
【0004】この駆動回路は、以下の信号を受け取って
次のように動作する。 (1)レベルシフタに供給されるパルス幅変調論理信号
によりレベルがシフトされたときに、サンプルホールド
スイッチ(サンプルホールド回路ともいう。)のサンプ
ル期間が制御される。 (2)前記パルス幅変調論理信号により決定される期間
にサンプルホールドスイッチにより、ランプ状に変化す
るアナログ電圧(単にランプ電圧ともう。)がサンプル
され、かつ保持(ホールド)される。
次のように動作する。 (1)レベルシフタに供給されるパルス幅変調論理信号
によりレベルがシフトされたときに、サンプルホールド
スイッチ(サンプルホールド回路ともいう。)のサンプ
ル期間が制御される。 (2)前記パルス幅変調論理信号により決定される期間
にサンプルホールドスイッチにより、ランプ状に変化す
るアナログ電圧(単にランプ電圧ともう。)がサンプル
され、かつ保持(ホールド)される。
【0005】サンプルホールドスイッチによって保持さ
れた信号は、ボルテージフォロワを通じて出力節点に供
給される。ボルテージフォロワには、エレクトロルミネ
ッセンス材料間に印加する必要な電位差、約60Vを供
給するための高圧電源が供給されている。この高圧電源
は、一般に、フラットパネルシステムにおける消費電力
を低減するために変調されている。ボルテージフォロワ
に供給されるこの変調電圧に応じて上昇および下降する
電圧がフラットパネルに供給される。
れた信号は、ボルテージフォロワを通じて出力節点に供
給される。ボルテージフォロワには、エレクトロルミネ
ッセンス材料間に印加する必要な電位差、約60Vを供
給するための高圧電源が供給されている。この高圧電源
は、一般に、フラットパネルシステムにおける消費電力
を低減するために変調されている。ボルテージフォロワ
に供給されるこの変調電圧に応じて上昇および下降する
電圧がフラットパネルに供給される。
【0006】この高圧電源は、通常、ランプ電圧ではあ
るが、サンプルホールドスイッチに供給されるアナログ
ランプ電圧とは位相が異なっている。
るが、サンプルホールドスイッチに供給されるアナログ
ランプ電圧とは位相が異なっている。
【0007】
【発明が解決しようとする課題】上述のボルテージフォ
ロワはMOSトランジスタで構成される。このMOSト
ランジスタのチップサイズは、ディスプレイに要求され
る高電圧を伝達するため大きい必要があり、そのため、
寄生容量が大きくなってしまう。
ロワはMOSトランジスタで構成される。このMOSト
ランジスタのチップサイズは、ディスプレイに要求され
る高電圧を伝達するため大きい必要があり、そのため、
寄生容量が大きくなってしまう。
【0008】寄生容量が大きい場合、変調電源の電圧変
化が機能の不正確さを発生させてしまう。出力節点が寄
生容量を通じてサンプルホールドスイッチに保持された
信号と結合されてしまうためであり、これによりボルテ
ージフォロワから出力される出力駆動電圧が影響を受け
る。サンプルホールドスイッチが容量とトランジスタと
から構成されているとき、容量は、パルス幅変調論理信
号の制御に基づいてアナログランプ電圧から供給される
信号を充電するばかりではなく、寄生容量を通じて、ボ
ルテージフォロワに供給される電源の変調分に基づく不
正確さを発生させる信号を充電してしまうという問題が
ある。
化が機能の不正確さを発生させてしまう。出力節点が寄
生容量を通じてサンプルホールドスイッチに保持された
信号と結合されてしまうためであり、これによりボルテ
ージフォロワから出力される出力駆動電圧が影響を受け
る。サンプルホールドスイッチが容量とトランジスタと
から構成されているとき、容量は、パルス幅変調論理信
号の制御に基づいてアナログランプ電圧から供給される
信号を充電するばかりではなく、寄生容量を通じて、ボ
ルテージフォロワに供給される電源の変調分に基づく不
正確さを発生させる信号を充電してしまうという問題が
ある。
【0009】この問題を解決するために、従来、ボルテ
ージフォロワの寄生容量に比較して数倍大きい値のサン
プルホールドスイッチ用容量を使用している。
ージフォロワの寄生容量に比較して数倍大きい値のサン
プルホールドスイッチ用容量を使用している。
【0010】しかしながら、実際上、出力トランジスタ
としてチップサイズの大きいものが要求されるため、ボ
ルテージフォロワの寄生容量が大きくなり、そのため、
サンプルホールド回路にも大きな容量が必要になってし
まい、サンプルホールド回路が半導体チップ上の集積回
路として形成される場合、結果としてチップ面積が大き
くなる無駄が発生するという問題があった。
としてチップサイズの大きいものが要求されるため、ボ
ルテージフォロワの寄生容量が大きくなり、そのため、
サンプルホールド回路にも大きな容量が必要になってし
まい、サンプルホールド回路が半導体チップ上の集積回
路として形成される場合、結果としてチップ面積が大き
くなる無駄が発生するという問題があった。
【0011】この発明はこのような課題を考慮してなさ
れたものであり、小さなチップサイズの容量、すなわ
ち、コンデンサを使用することのできる駆動回路を提供
することを目的とする。
れたものであり、小さなチップサイズの容量、すなわ
ち、コンデンサを使用することのできる駆動回路を提供
することを目的とする。
【0012】
【課題を解決するための手段】この発明は、例えば、図
面に示すように、制御信号DRIVE−INが供給され
る入力節点を有する入力段2と、前記入力段に接続され
るとともに、第1の電源VRAMPが供給され、かつ制
御信号DRIVE−INの制御に基づいて第1の電源V
RAMPにより充電されるように配された容量回路4
と、第2の電源Vppが供給され、かつ容量回路4に蓄
積された電荷に依存する駆動信号Poutを出力するよ
うに配された出力段6と、容量回路4と出力段6との間
に配されるバッファ回路8とを有し、 第1および第2の
電源VRAMP、Vppは、ランプ状に変化する電源で
あることを特徴とする。
面に示すように、制御信号DRIVE−INが供給され
る入力節点を有する入力段2と、前記入力段に接続され
るとともに、第1の電源VRAMPが供給され、かつ制
御信号DRIVE−INの制御に基づいて第1の電源V
RAMPにより充電されるように配された容量回路4
と、第2の電源Vppが供給され、かつ容量回路4に蓄
積された電荷に依存する駆動信号Poutを出力するよ
うに配された出力段6と、容量回路4と出力段6との間
に配されるバッファ回路8とを有し、 第1および第2の
電源VRAMP、Vppは、ランプ状に変化する電源で
あることを特徴とする。
【0013】また、この発明は、第1の電源VRAMP
がバッファ回路8に供給されることを特徴とする。
がバッファ回路8に供給されることを特徴とする。
【0014】さらに、この発明は、容量回路4は、容量
24と、この容量24と第1の電源VRAMPとの間に
接続されるスイッチ26とを有し、このスイッチ26
が、制御信号DRIVE−INによりサンプルホールド
スイッチとして動作するようにされていることを特徴と
する。
24と、この容量24と第1の電源VRAMPとの間に
接続されるスイッチ26とを有し、このスイッチ26
が、制御信号DRIVE−INによりサンプルホールド
スイッチとして動作するようにされていることを特徴と
する。
【0015】さらにまた、この発明は、第1と第2の電
源VRAMP、Vppが、それぞれ異なるタイミングを
有することを特徴とする。
源VRAMP、Vppが、それぞれ異なるタイミングを
有することを特徴とする。
【0016】さらにまた、この発明は、制御信号DRI
VE−INがパルス幅変調信号であり、第1の電源VR
AMPが前記パルス幅に依存した時間によりサンプルさ
れることを特徴とする。
VE−INがパルス幅変調信号であり、第1の電源VR
AMPが前記パルス幅に依存した時間によりサンプルさ
れることを特徴とする。
【0017】さらにまた、この発明は、第1および第2
の電源VRAMP、Vppの電圧が制御信号DRIVE
−INよりも実質的に高い電圧レベルとされ、かつ、入
力段2がレベルシフト回路18、20を含むことを特徴
とする。
の電源VRAMP、Vppの電圧が制御信号DRIVE
−INよりも実質的に高い電圧レベルとされ、かつ、入
力段2がレベルシフト回路18、20を含むことを特徴
とする。
【0018】さらにまた、この発明は、制御信号DRI
VE−INは約5Vの信号レベルを有し、第1および第
2の電源VRAMP、Vppは、約60Vまで変化する
ことを特徴とする。
VE−INは約5Vの信号レベルを有し、第1および第
2の電源VRAMP、Vppは、約60Vまで変化する
ことを特徴とする。
【0019】さらにまた、この発明は、バッファ回路8
が、ボルテージフォロワ回路構成の第1および第2のM
OSトランジスタを有することを特徴とする。
が、ボルテージフォロワ回路構成の第1および第2のM
OSトランジスタを有することを特徴とする。
【0020】さらにまた、この発明は、出力段6が、ボ
ルテージフォロワ回路構成の第1および第2のMOSト
ランジスタを有することを特徴とする。
ルテージフォロワ回路構成の第1および第2のMOSト
ランジスタを有することを特徴とする。
【0021】さらにまた、この発明は、出力段6のトラ
ンジスタのチップサイズが、バッファ回路8のトランジ
スタのチップサイズよりも実質的に大きいことを特徴と
する。
ンジスタのチップサイズが、バッファ回路8のトランジ
スタのチップサイズよりも実質的に大きいことを特徴と
する。
【0022】さらにまた、この発明は、バッファ回路8
および出力段6のトランジスタがBCD(バイポーラC
MOS−DMOS)トランジスタであることを特徴とす
る。さらにまた、この発明は、第1および第2の電源V
RAMP、Vppは実質的に制御信号DRIVE−IN
よりも高い電圧レベルとされることを特徴とする。 さら
にまた、この発明は、第1および第2の電源VRAM
P、Vppは、制御信号DRIVE−INよりも少なく
とも10倍の電圧レベルまで変化されることを特徴とす
る。 さらにまた、この発明は、バッファ回路8には第1
の電源VRAMPより電気が供給され、バッファ回路8
の入力節点は容量回路4の容量24に蓄積された電圧信
号を受け取るように接続されて、容量24に蓄積された
電圧信号について、出力段6の寄生容量による影響が少
なくされ、容量値が相当に小さくされることを特徴とす
る。 さらにまた、この発明は、制御信号DRIVE−I
Nが供給される入力節点を有する入力段2と、入力段2
と第1の高電圧電源VRAMPとに接続され、制御信号
DRIVE−INに応答して第1の高電圧電源VRAM
Pにより充電される容量回路4と、第2の高電圧電源V
ppに接続され、容量回路4に蓄積された電荷に比例す
る駆動信号Poutを供給するための大きな寄生容量を
創成するチップサイズの大きな少なくとも1つのトラン
ジスタを含む出力段6と、容量回路4と出力段6との間
に接続されるバッファ回路8とを有し、第1の高電圧電
源VRAMPと第2の高電圧電源Vppが、それぞれ、
異なるタイミングによりランプ状に変化する電源とさ
れ、バッファ回路8が、出力段6の寄生容量から容量回
路4への影響を防止して容量回路4の信号と出力段6と
を減結合させることを特徴とする。 さらにまた、この発
明は、出力段6がフラットパネルのエレクトロルミネッ
センスディスプレイに接続されることを特徴とする。
および出力段6のトランジスタがBCD(バイポーラC
MOS−DMOS)トランジスタであることを特徴とす
る。さらにまた、この発明は、第1および第2の電源V
RAMP、Vppは実質的に制御信号DRIVE−IN
よりも高い電圧レベルとされることを特徴とする。 さら
にまた、この発明は、第1および第2の電源VRAM
P、Vppは、制御信号DRIVE−INよりも少なく
とも10倍の電圧レベルまで変化されることを特徴とす
る。 さらにまた、この発明は、バッファ回路8には第1
の電源VRAMPより電気が供給され、バッファ回路8
の入力節点は容量回路4の容量24に蓄積された電圧信
号を受け取るように接続されて、容量24に蓄積された
電圧信号について、出力段6の寄生容量による影響が少
なくされ、容量値が相当に小さくされることを特徴とす
る。 さらにまた、この発明は、制御信号DRIVE−I
Nが供給される入力節点を有する入力段2と、入力段2
と第1の高電圧電源VRAMPとに接続され、制御信号
DRIVE−INに応答して第1の高電圧電源VRAM
Pにより充電される容量回路4と、第2の高電圧電源V
ppに接続され、容量回路4に蓄積された電荷に比例す
る駆動信号Poutを供給するための大きな寄生容量を
創成するチップサイズの大きな少なくとも1つのトラン
ジスタを含む出力段6と、容量回路4と出力段6との間
に接続されるバッファ回路8とを有し、第1の高電圧電
源VRAMPと第2の高電圧電源Vppが、それぞれ、
異なるタイミングによりランプ状に変化する電源とさ
れ、バッファ回路8が、出力段6の寄生容量から容量回
路4への影響を防止して容量回路4の信号と出力段6と
を減結合させることを特徴とする。 さらにまた、この発
明は、出力段6がフラットパネルのエレクトロルミネッ
センスディスプレイに接続されることを特徴とする。
【0023】
【作用】この発明によれば、入力段2の入力節点29に
接続される容量回路4に蓄積された電荷(信号)に基づ
く駆動信号Poutを出力する出力段6と容量回路4と
の間にバッファ回路8を配している。このため、容量回
路4に蓄積される信号と出力段6間の結合を少なくする
ことができる。したがって、容量回路4が、出力段6の
寄生容量の影響をほとんど受けなくなる。
接続される容量回路4に蓄積された電荷(信号)に基づ
く駆動信号Poutを出力する出力段6と容量回路4と
の間にバッファ回路8を配している。このため、容量回
路4に蓄積される信号と出力段6間の結合を少なくする
ことができる。したがって、容量回路4が、出力段6の
寄生容量の影響をほとんど受けなくなる。
【0024】また、この発明によれば、第1の電源VR
AMPがランプ電源であり、容量回路4が、制御信号D
RIVE−INに基づく信号によりホールドされるサン
プルホールドスイッチとして動作する。制御信号DRI
VE−INがパルス幅変調信号であり、このパルス幅に
関連して第1の電源VRAMPが保持される。
AMPがランプ電源であり、容量回路4が、制御信号D
RIVE−INに基づく信号によりホールドされるサン
プルホールドスイッチとして動作する。制御信号DRI
VE−INがパルス幅変調信号であり、このパルス幅に
関連して第1の電源VRAMPが保持される。
【0025】バッファ回路8は、出力段6用の第2の電
源Vppで駆動することができるが、バッファ回路8を
容量回路4に供給されている第1の電源VRAMPによ
り駆動することで特別の効果が得られる。すなわち、第
2の電源の消費電力を少なくするような変調を掛けるこ
とができる。
源Vppで駆動することができるが、バッファ回路8を
容量回路4に供給されている第1の電源VRAMPによ
り駆動することで特別の効果が得られる。すなわち、第
2の電源の消費電力を少なくするような変調を掛けるこ
とができる。
【0026】変調電源Vppと出力節点40と容量回路
4との間の結合を少なくすることにより、容量回路4の
容量24のサイズをかなり小さくすること、言い換えれ
ば、チップ面積をかなり節約することができる。
4との間の結合を少なくすることにより、容量回路4の
容量24のサイズをかなり小さくすること、言い換えれ
ば、チップ面積をかなり節約することができる。
【0027】バッファ回路8は、それ自体はあまり大き
なチップ面積を必要としないので、例えば、小さなチッ
プ面積のMOS構造のトランジスタを用いたボルテージ
フォロワ構成とすることができる。
なチップ面積を必要としないので、例えば、小さなチッ
プ面積のMOS構造のトランジスタを用いたボルテージ
フォロワ構成とすることができる。
【0028】この発明に採用される回路は、任意のMO
S技術で構成することができるが、特に、BCD(bi
polar CMOS−DMOS)技術を採用した場合
には、出力段のコストを低減することができ、さらに、
良好なアイソレーション特性を有するので、ラッチアッ
プを防止することもできる。
S技術で構成することができるが、特に、BCD(bi
polar CMOS−DMOS)技術を採用した場合
には、出力段のコストを低減することができ、さらに、
良好なアイソレーション特性を有するので、ラッチアッ
プを防止することもできる。
【0029】この発明によれば、従来の技術による1つ
の駆動回路に用いられるチップの大きさで2つの駆動回
路を作成することができる。これは、特に、回路中での
容量を小さくすることができたことがその理由である。
の駆動回路に用いられるチップの大きさで2つの駆動回
路を作成することができる。これは、特に、回路中での
容量を小さくすることができたことがその理由である。
【0030】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。
照して説明する。
【0031】図1は、この発明の一実施例の構成を示し
ている。
ている。
【0032】図1例のグレースケール駆動回路は、基本
的には、レベルシフト回路を含む入力段2と、入力段2
に接続される容量回路4および容量回路4に接続される
出力段6とから構成され、容量回路4と出力段6との間
には、バッファ回路8が挿入されている。
的には、レベルシフト回路を含む入力段2と、入力段2
に接続される容量回路4および容量回路4に接続される
出力段6とから構成され、容量回路4と出力段6との間
には、バッファ回路8が挿入されている。
【0033】入力段2中のレベルシフト回路は、DMO
S構造の入力トランジスタ18、20を有している。ト
ランジスタ20のゲート端子には、パルス幅変調論理信
号DRIVE−IN(以下、単に、信号DRIVE−I
Nともいう。)が供給され、トランジスタ18のゲート
端子には、インバータ22を通じて、信号DRIVE−
INの反転信号が供給される。信号DRIVE−INの
信号振幅は約5Vp−p(5V)である。
S構造の入力トランジスタ18、20を有している。ト
ランジスタ20のゲート端子には、パルス幅変調論理信
号DRIVE−IN(以下、単に、信号DRIVE−I
Nともいう。)が供給され、トランジスタ18のゲート
端子には、インバータ22を通じて、信号DRIVE−
INの反転信号が供給される。信号DRIVE−INの
信号振幅は約5Vp−p(5V)である。
【0034】また、レベルシフト回路は、第1と第2の
トランジスタ10、12を含み、これらのトランジスタ
10、12は、それぞれ、第3と第4のトランジスタ1
4、16と交差結合配列状態で結線されている。トラン
ジスタ14、16のゲートは共通接続され、その共通節
点15には、基準信号VREFが供給されている。
トランジスタ10、12を含み、これらのトランジスタ
10、12は、それぞれ、第3と第4のトランジスタ1
4、16と交差結合配列状態で結線されている。トラン
ジスタ14、16のゲートは共通接続され、その共通節
点15には、基準信号VREFが供給されている。
【0035】トランジスタ10、12、14、16は、
それぞれの端子に接続されるシリコン基体で高電圧特性
を有するPチャネルデバイスである。
それぞれの端子に接続されるシリコン基体で高電圧特性
を有するPチャネルデバイスである。
【0036】入力段2に対する電力(電源)としては、
約60Vまでランプ状に変化する、言い換えれば、傾斜
信号的に変化するアナログランプ電源(第1の電源とも
いう。)VRAMPが供給される。
約60Vまでランプ状に変化する、言い換えれば、傾斜
信号的に変化するアナログランプ電源(第1の電源とも
いう。)VRAMPが供給される。
【0037】この電源VRAMPは、容量回路4にも供
給される。容量回路4は、容量24と、この容量24と
節点28間に接続されるトランジスタ26とを有し、節
点28には、電源VRAMPが供給される。容量24と
トランジスタ26とは、共同してサンプルホールドスイ
ッチとして働く。トランジスタ26のゲート端子には、
入力段2中の節点29からレベルシフト信号が供給され
る。トランジスタ26と容量24間の節点25には、容
量24に保持されるサンプル電圧が現れる。
給される。容量回路4は、容量24と、この容量24と
節点28間に接続されるトランジスタ26とを有し、節
点28には、電源VRAMPが供給される。容量24と
トランジスタ26とは、共同してサンプルホールドスイ
ッチとして働く。トランジスタ26のゲート端子には、
入力段2中の節点29からレベルシフト信号が供給され
る。トランジスタ26と容量24間の節点25には、容
量24に保持されるサンプル電圧が現れる。
【0038】バッファ回路8の電源としても電源VRA
MPが供給される。バッファ回路8の入力節点30には
節点25が接続され、容量24に蓄積された信号電圧を
受け取る。出力節点32が出力段6の入力節点38に接
続されている。
MPが供給される。バッファ回路8の入力節点30には
節点25が接続され、容量24に蓄積された信号電圧を
受け取る。出力節点32が出力段6の入力節点38に接
続されている。
【0039】バッファ回路8は、ボルテージフォロワ接
続にされているDMOSトランジスタ34とCMOSト
ランジスタ36とを有している。これらのトランジスタ
34、36のチップサイズは、入力段2やサンプルホー
ルドスイッチを構成するトランジスタに比較して小さ
い。これらのトランジスタ34、36の標準的なチップ
サイズは、幅13.5ミクロン×長さ4.5ミクロンで
ある。
続にされているDMOSトランジスタ34とCMOSト
ランジスタ36とを有している。これらのトランジスタ
34、36のチップサイズは、入力段2やサンプルホー
ルドスイッチを構成するトランジスタに比較して小さ
い。これらのトランジスタ34、36の標準的なチップ
サイズは、幅13.5ミクロン×長さ4.5ミクロンで
ある。
【0040】バッファ回路8の出力節点32は、出力段
6の入力節点38に接続される。出力段6は、出力節点
40を有し、この出力節点40を通じて、図示していな
いフラットパネルディスプレイを駆動するためのグレー
スケール電圧Poutを出力する。
6の入力節点38に接続される。出力段6は、出力節点
40を有し、この出力節点40を通じて、図示していな
いフラットパネルディスプレイを駆動するためのグレー
スケール電圧Poutを出力する。
【0041】出力段6を構成するDMOSトランジスタ
42のサイズは、トランジスタ18、20、34の12
倍のチップサイズを有している。また、CMOSトラン
ジスタ44は、他のCMOSトランジスタのチップサイ
ズより大きく、例えば、幅430ミクロン×長さ4.5
ミクロンの大きさになっている。トランジスタ42、4
4はボルテージフォロワ接続になっている。チップサイ
ズをこのように大きくするのは、フラットパネルディス
プレイを駆動するのに必要な大きな電圧を供給するため
である。
42のサイズは、トランジスタ18、20、34の12
倍のチップサイズを有している。また、CMOSトラン
ジスタ44は、他のCMOSトランジスタのチップサイ
ズより大きく、例えば、幅430ミクロン×長さ4.5
ミクロンの大きさになっている。トランジスタ42、4
4はボルテージフォロワ接続になっている。チップサイ
ズをこのように大きくするのは、フラットパネルディス
プレイを駆動するのに必要な大きな電圧を供給するため
である。
【0042】出力段6には、例えば、60Vの高電圧の
電源(第2の電源ともいう。)Vppが供給されるが、
その電源Vppは、消費電力を節約するために変調され
ている。すなわち、実際に出力段6からフラットパネル
ディスプレイを駆動するときにのみ十分な電源Vppが
供給されるようになっている。
電源(第2の電源ともいう。)Vppが供給されるが、
その電源Vppは、消費電力を節約するために変調され
ている。すなわち、実際に出力段6からフラットパネル
ディスプレイを駆動するときにのみ十分な電源Vppが
供給されるようになっている。
【0043】次に、上述の実施例の動作について図2を
も参照して詳しく説明する。
も参照して詳しく説明する。
【0044】図2は、第1の電源VRAMPと、上述し
たパルス幅変調論理信号としての制御信号DRIVE−
INと、第2の電源Vppと、レベルシフト回路に対す
る基準電圧VREFの波形を示している。なお、これら
のタイミング波形は、図1例の駆動回路の動作説明に供
される一例を示すものであり、他の回路に対しては、他
のタイミング波形になる。
たパルス幅変調論理信号としての制御信号DRIVE−
INと、第2の電源Vppと、レベルシフト回路に対す
る基準電圧VREFの波形を示している。なお、これら
のタイミング波形は、図1例の駆動回路の動作説明に供
される一例を示すものであり、他の回路に対しては、他
のタイミング波形になる。
【0045】図2中、時点T0において、第1の電源V
RAMPが0Vから立ち上がる。同時に、パルス幅変調
論理信号DRIVE−INが入力段2に供給される。こ
の信号DRIVE−INがレベルシフトされてその出力
が節点29に表れ、トランジスタ(トランジスタスイッ
チともいう。)26を導通状態にする。
RAMPが0Vから立ち上がる。同時に、パルス幅変調
論理信号DRIVE−INが入力段2に供給される。こ
の信号DRIVE−INがレベルシフトされてその出力
が節点29に表れ、トランジスタ(トランジスタスイッ
チともいう。)26を導通状態にする。
【0046】これにより、容量24が、信号DRIVE
−INのパルスの後縁、すなわち、時点T1まで、電源
VRAMPが上昇している間充電される。パルスの後
縁、すなわち、時点T1でトランジスタ26はオフ状態
にされ、そのときの電圧VSが容量24に保持される。
電源VRAMPは、約60Vの最大電圧になる時点T2
まで上昇を続ける。ただし、時点T1と時点T2間に容
量24は充電されない。電源VRAMPは、一定期間
(所定期間)60Vに保持された後、ランプ状に下降す
る。
−INのパルスの後縁、すなわち、時点T1まで、電源
VRAMPが上昇している間充電される。パルスの後
縁、すなわち、時点T1でトランジスタ26はオフ状態
にされ、そのときの電圧VSが容量24に保持される。
電源VRAMPは、約60Vの最大電圧になる時点T2
まで上昇を続ける。ただし、時点T1と時点T2間に容
量24は充電されない。電源VRAMPは、一定期間
(所定期間)60Vに保持された後、ランプ状に下降す
る。
【0047】パルス幅変調論理信号DRIVE−IN
は、電源、例えば、電源VRAMPのレベルに近づける
ために、入力段2のレベルシフト回路によってレベルシ
フトされる。この場合、図2中、点線で示す基準電圧V
REFは、電源VRAMPと一定の電圧差をもってラン
プ状に比例的に上昇する。この一定の電圧差は、レベル
シフト回路中のトランジスタ10、12、14、16の
バイアスを保持することができる差電圧になっている。
は、電源、例えば、電源VRAMPのレベルに近づける
ために、入力段2のレベルシフト回路によってレベルシ
フトされる。この場合、図2中、点線で示す基準電圧V
REFは、電源VRAMPと一定の電圧差をもってラン
プ状に比例的に上昇する。この一定の電圧差は、レベル
シフト回路中のトランジスタ10、12、14、16の
バイアスを保持することができる差電圧になっている。
【0048】第2の電源Vppは、時点T0後からある
時間後の時点T0′からランプ状に上昇する。そして、
最大約60Vまで上昇し、一定時間その電圧を保持した
後、電源VRAMPがその最大レベルにある間のある時
点から下降する。電源Vppが最大レベルであるとき、
節点25に保持されていた信号がバッファ回路8の節点
32と出力段6の出力節点40を通じて出力信号Pou
tとして出力される。この出力信号Poutがフラット
パネルディスプレイ等に対しての駆動信号として用いら
れる。この第2の電源Vppはランプ状に下降する。
時間後の時点T0′からランプ状に上昇する。そして、
最大約60Vまで上昇し、一定時間その電圧を保持した
後、電源VRAMPがその最大レベルにある間のある時
点から下降する。電源Vppが最大レベルであるとき、
節点25に保持されていた信号がバッファ回路8の節点
32と出力段6の出力節点40を通じて出力信号Pou
tとして出力される。この出力信号Poutがフラット
パネルディスプレイ等に対しての駆動信号として用いら
れる。この第2の電源Vppはランプ状に下降する。
【0049】なお、図2例の波形図は、1サイクルの動
作を示したものであり、以下、これを繰り返す。
作を示したものであり、以下、これを繰り返す。
【0050】
【発明の効果】以上説明したように、この発明によれ
ば、バッファ回路が容量回路と出力段との間に接続され
ている。バッファ回路を設けているので、容量回路の容
量(値)を小さくすることができる。
ば、バッファ回路が容量回路と出力段との間に接続され
ている。バッファ回路を設けているので、容量回路の容
量(値)を小さくすることができる。
【0051】このため、例えば、この駆動回路を半導体
集積回路で構成した場合には、回路全体のチップサイズ
を小さくすることができるという効果が達成される。
集積回路で構成した場合には、回路全体のチップサイズ
を小さくすることができるという効果が達成される。
【図1】この発明の一実施例による駆動回路の構成を示
す回路図である。
す回路図である。
【図2】図1例の動作説明に供される波形図である。
2…入力段 4…容量回路 6…出力段 8…バッファ回路 10、12、14、16…PMOSトランジスタ 18、20、34、42…DMOSトランジスタ 22…インバータ 24…容量 36、44…CMOSトランジスタ DRIVE−IN…制御信号(パルス幅変調論理信号) Pout…駆動信号 VREF…基準信
号 VRAMP…第1の電源 Vpp…第2の電
源
号 VRAMP…第1の電源 Vpp…第2の電
源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−58286(JP,A) 特開 平5−210086(JP,A) 特開 平5−35218(JP,A) 特開 平6−314080(JP,A) 特開 平3−214193(JP,A) 特開 平2−264294(JP,A)
Claims (16)
- 【請求項1】制御信号が供給される入力節点を有する入
力段と、 前記入力段に接続されるとともに、第1の電源が供給さ
れ、かつ前記制御信号の制御に基づいて前記第1の電源
により充電されるように配された容量回路と、 第2の電源が供給され、かつ前記容量回路に蓄積された
電荷に依存する駆動信号を出力するように配された出力
段と、 前記容量回路と前記出力段との間に配されるバッファ回
路とを有し、 前記第1および第2の電源は、ランプ状に変化する電源
である ことを特徴とする駆動回路。 - 【請求項2】前記第1の電源が前記バッファ回路に供給
されることを特徴とする請求項1記載の駆動回路。 - 【請求項3】前記容量回路は、容量と、この容量と前記
第1の電源との間に接続されるスイッチとを有し、この
スイッチが、前記制御信号によりサンプルホールドスイ
ッチとして動作するようにされていることを特徴とする
請求項1または2記載の駆動回路。 - 【請求項4】前記第1と第2の電源は、それぞれ、異な
るタイミングを有することを特徴とする請求項1〜3の
いずれか1項に記載の駆動回路。 - 【請求項5】前記制御信号がパルス幅変調信号であり、
前記第1の電源が前記パルス幅に依存した時間によりサ
ンプルされることを特徴とする請求項1〜4のいずれか
1項に記載の駆動回路。 - 【請求項6】前記第1および第2の電源の電圧が前記制
御信号よりも実質的に高い電圧レベルとされ、 かつ、前記入力段がレベルシフト回路を含むことを特徴
とする請求項1〜5のいずれか1項に記載の駆動回路。 - 【請求項7】前記制御信号は約5Vの信号レベルを有
し、前記第1および第2の電源の電圧は約60Vまで変
化することを特徴とする請求項6記載の駆動回路。 - 【請求項8】前記バッファ回路は、ボルテージフォロワ
回路構成の第1および第2のMOSトランジスタを有す
ることを特徴とする請求項1〜7のいずれか1項に記載
の駆動回路。 - 【請求項9】前記出力段は、ボルテージフォロワ回路構
成の第1および第2のMOSトランジスタを有すること
を特徴とする請求項1〜8のいずれか1項に記載の駆動
回路。 - 【請求項10】前記出力段のトランジスタのチップサイ
ズは、前記バッファ回路のトランジスタのチップサイズ
よりも実質的に大きいことを特徴とする請求項8または
9記載の駆動回路。 - 【請求項11】前記バッファ回路および前記出力段のト
ランジスタはBCD(バイポーラCMOS−DMOS)
トランジスタであることを特徴とする請求項8〜10の
いずれか1項に記載の駆動回路。 - 【請求項12】 前記第1および第2の電源は実質的に前
記制御信号よりも高い電圧レベルとされることを特徴と
する請求項1〜5のいずれか1項に記載の駆動回路。 - 【請求項13】 前記第1および第2の電源は、前記制御
信号よりも少なくとも10倍の電圧レベルまで変化され
ることを特徴とする請求項12記載の駆動回路。 - 【請求項14】 前記バッファ回路には前記第1の電源よ
り電気が供給され、 前記バッファ回路の入力節点は前記容量回路の前記容量
に蓄積された電圧信号 を受け取るように接続されて、 前記容量に蓄積された電圧信号について、前記出力段の
寄生容量による影響が少なくされ、前記容量値が相当に
小さくされることを特徴とする請求項13記載の駆動回
路。 - 【請求項15】 制御信号が供給される入力節点を有する
入力段と、 前記入力段と第1の高電圧電源とに接続され、前記制御
信号に応答して前記第1の高電圧電源により充電される
容量回路と、 第2の高電圧電源に接続され、前記容量回路に蓄積され
た電荷に比例する駆動信号を供給するための大きな寄生
容量を創成するチップサイズの大きな少なくとも1つの
トランジスタを含む出力段と、 前記容量回路と前記出力段との間に接続されるバッファ
回路とを有し、前記第1の高電圧電源と前記第2の高電
圧電源が、それぞれ、異なるタイミングによりランプ状
に変化する電源とされ、前記バッファ回路が、前記出力
段の寄生容量から前記容量回路への影響を防止して前記
容量回路の前記信号と前記出力段とを減結合させること
を特徴とする駆動回路。 - 【請求項16】 前記出力段がフラットパネルのエレクト
ロルミネッセンスディスプレイに接続されることを特徴
とする請求項1〜15のいずれか1項に記載の駆動回
路。
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Application Number | Priority Date | Filing Date | Title |
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GB939320246A GB9320246D0 (en) | 1993-10-01 | 1993-10-01 | A driver circuit |
GB9320246:3 | 1993-10-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07168538A JPH07168538A (ja) | 1995-07-04 |
JP2710566B2 true JP2710566B2 (ja) | 1998-02-10 |
Family
ID=10742823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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EP (1) | EP0646905B1 (ja) |
JP (1) | JP2710566B2 (ja) |
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GB (1) | GB9320246D0 (ja) |
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-
1993
- 1993-10-01 GB GB939320246A patent/GB9320246D0/en active Pending
-
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- 1994-09-21 EP EP94306901A patent/EP0646905B1/en not_active Expired - Lifetime
- 1994-09-21 DE DE69417671T patent/DE69417671T2/de not_active Expired - Fee Related
- 1994-09-27 US US08/312,877 patent/US5587676A/en not_active Expired - Lifetime
- 1994-09-29 JP JP6235271A patent/JP2710566B2/ja not_active Expired - Fee Related
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