JP2009260615A

JP2009260615A - レベル変換回路および画像表示装置

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Publication number: JP2009260615A
Application number: JP2008106759A
Authority: JP
Inventors: Yoichi Hida; 洋一飛田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2008-04-16
Filing date: 2008-04-16
Publication date: 2009-11-05

Abstract

【課題】単一導電型のトランジスタを用いたレベル変換回路において、レベル変換する信号数が増加しても、消費電力の増大を抑制することが可能なレベル変換回路を提供する。
【解決手段】レベル変換回路は、互いに相補な入力信号ＩＮＳ１，ＩＮＳ２をそれぞれレベル変換する単位レベル変換回路ＬＳ１，ＬＳ２から構成される。単位レベル変換回路ＬＳ１は、最終出力信号／ＯＵＴＳ１を、当該単位レベル変換回路ＬＳ１の入力信号ＩＮＳ１に基づいて活性化させ、単位レベル変換回路ＬＳ２からの信号に基づいて非活性化させる。単位レベル変換回路ＬＳ２は、最終出力信号／ＯＵＴＳ２を、当該単位レベル変換回路ＬＳ２の入力信号ＩＮＳ２に基づいて活性化させ、単位レベル変換回路ＬＳ１から供給される信号に基づいて非活性化させる。
【選択図】図１

Description

本発明は信号の振幅を変換するためのレベル変換回路に関するものであり、特に、それを構成するトランジスタが全て同一導電型であるレベル変換回路に関する。

信号の電圧レベルおよび振幅を変換するためのレベル変換回路は広く知られている。例えば下記の特許文献１には、それを構成するトランジスタが全て同一の導電型である、即ち単一導電型のトランジスタのみを用いて構成されたレベル変換回路が開示されている。このようにトランジスタの導電型を揃えることにより、製造プロセスの簡略化および低コスト化を図ることができる。

特許文献１の図１３に開示されているレベル変換回路は、出力段としてレシオレスブートストラップ型出力駆動段（１３０）を備えているため、低消費電力で大きな駆動能力を有しており、大きな負荷容量を有する信号線（例えば後述のクロック信号線）の駆動に適している。

単一導電型のトランジスタにより構成されたレベル変換回路の使用例が下記の非特許文献１のFig. 4に示されている。同図のレベル変換回路（Level Shifters）は、表示装置の画素を駆動するゲートドライバを構成している複数のシフトレジスタ（S/R_1，S/R_2，S/R_3，…）を動作させるために用いられる４相のクロック信号それぞれの電圧レベルを変換している。より具体的には、電圧レベルが０〜１０Ｖのクロック信号（Clk1〜Clk4）を、電圧レベルが−８〜１０Ｖのクロック信号（CLK1〜CLK4）に変換している。

また非特許文献２に、表示装置のゲートドライバ（シフトレジスタ）を１２相のクロック信号を用いて駆動することにより消費電力を低減する技術が示されている。同文献のfiguer 4は、クロック信号の相数とゲートドライバの消費電力との関係を示すグラフであり、それにはクロック信号の相数を増加させるほどゲートドライバの消費電力を低減できることが示されている。なお、当該文献におけるゲートドライバの例では、それに入力される１２相のクロック信号は既にレベル変換されたものである。

特開２００５−１２３５６号公報 Yong-Min Ha et al., 「P-type Low-Power Low-Temperature TFT-LCDs」, SID O4 Digest p.1080, 2004 K.Yamashita et al., 「a-Si Gate Driver designs for low power AMLCDoperation」, IDW/AD '05 p.275, 2005

上述した特許文献１の図１３のレベル変換回路は、非特許文献１，２のゲートドライバを動作させるクロック信号のレベル変換にも用いることができる。しかし特許文献１の図１３の回路では、出力段であるレシオレスブートストラップ型出力駆動段（１３０）を動作させるための入力段（１００）およびブートストラップ駆動段（１２０）がレシオ回路で構成されている。それらレシオ回路では、ローレベル出力時に、ハイ側電源（ＶＲ）からロー側電源（−ＶＬ）へと直流的な電流が流れるため消費電力が比較的大きい。従って、非特許文献２のようにクロック信号の相数を多くしてゲートドライバの消費電力を低減させても、その相数と同じ数必要になるレベル変換回路での消費電力が増大するという問題が生じる。

本発明は以上のような課題を解決するためになされたものであり、単一導電型のトランジスタを用いたレベル変換回路において、レベル変換する信号数が増加しても、消費電力の増大を抑制することが可能なレベル変換回路を提供することを目的とする。

本発明に係るレベル変換回路は、第１電源および第２電源を有し、前記第１電源と前記第２電源の電圧の差よりも小さな振幅を有する複数の入力信号に基づき、前記第１電源の電圧に対応する電圧レベルと前記第２電源の電圧に対応する電圧レベルとの間で変化する複数の出力信号を生成するレベル変換回路であって、１つの前記入力信号が入力され１つの前記出力信号を出力する単位レベル変換回路を複数個備え、前記単位レベル変換回路のそれぞれは、前記出力信号を、自己の入力信号に基づいて活性化させ、他の単位レベル変換回路から供給される信号に基づいて非活性化させるものである。

本発明によれば、各単位レベル変換回路において、レベル変換後の出力信号を非活性化するための制御信号として、他の単位レベル変換回路で生成される信号が用いられる。従来の回路（特許文献１の図１３）では、各単位レベル変換回路のそれぞれが自己の出力信号を非活性化するための制御信号を生成しており、そのために一定の電力が消費されていたが本発明ではその分の消費電力を削減することができる。

以下、本発明の実施の形態を、図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＺｎＯ等の化合物半導体などを用いることができる。

よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも三つの電極を有する素子である。トランジスタは、ゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えばＮ型トランジスタであれば、相対的に電位の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。

特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。

本発明のレベル変換回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲートがソースに対しハイ（Ｈ）レベルになると活性状態（オン状態、導通状態）となり、同じくロー（Ｌ）レベルで非活性状態（オフ状態、非導通状態）となる。従って本明細書においては、Ｎ型トランジスタを用いた実施の形態では信号のＨレベルを「活性レベル」、Ｌレベルを「非活性レベル」として説明する。つまりＮ型トランジスタを用いて構成した回路の各ノードは、充電されることによって非活性レベルから活性レベルへの変化が生じ、放電されることによって活性レベルから非活性レベルへの変化が生じる。

逆に、Ｐ型トランジスタは、ゲートがソースに対しＬレベルになると活性状態となり、同じくＨレベルで非活性状態となるので、Ｐ型トランジスタを用いた実施の形態では信号のＬレベルを「活性レベル」、Ｈレベルを「非活性レベル」として説明する。つまりＰ型トランジスタを用いて構成した回路の各ノードは、充電されることによって活性レベルから非活性レベルへの変化が生じ、放電されることによって非活性レベルから活性レベルへの変化が生じる。

また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とは、その他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態をも含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。

＜実施の形態１＞
図１は、本発明の実施の形態１に係るレベル変換回路の構成を示す図である。この図１に示すレベル変換回路は２つの信号のレベル変換を行うものであり、それら２つの信号のそれぞれをレベル変換する２つのレベル変換回路ＬＳ１，ＬＳ２により構成されている。本明細書では、１つの信号のレベル変換を行う回路を「単位レベル変換回路」と称する。つまり図１のレベル変換回路は、２つの単位レベル変換回路ＬＳ１，ＬＳ２により構成されている。単位レベル変換回路ＬＳ１，ＬＳ２は、互いにほぼ同様の構成を有しているため、その両者において互いに対応する要素には同一符号を付してある。

単位レベル変換回路ＬＳ１，ＬＳ２のそれぞれには、ハイ側電源として電圧ＶＨ、ロー側電源として電圧ＶＳＳが供給されている。ハイ側電源電圧ＶＨは、各信号の電圧の基準レベルとなる基準電圧ＧＮＤよりも高い正極性の電圧である。またロー側電源電圧ＶＳＳは、基準電圧ＧＮＤと同じ電圧レベル（電位）であってもよいし、それよりも低い負極性の電圧であってもよい。通常、基準電圧ＧＮＤは接地電位である。以下でも説明の簡単のため、ロー側電源電圧ＶＳＳは基準電圧ＧＮＤと等しく、その電圧レベルは接地電位（０Ｖ）とする。

単位レベル変換回路ＬＳ１の入力端子ＩＮに入力される入力信号ＩＮＳ１は、Ｈレベルが上記の電圧ＶＨよりも低い電圧ＶＤＤであり、Ｌレベルが電圧ＶＳＳである信号である。単位レベル変換回路ＬＳ１は、この入力信号ＩＮＳ１を、Ｈレベルが電圧ＶＨでありＬレベルが電圧ＶＳＳである（電圧ＶＨと電圧ＶＳＳとの間で変化する）出力信号／ＯＵＴＳ１に変換し、それを出力端子ＯＵＴから出力する。但し、出力信号／ＯＵＴＳ１の論理値（ハイ（Ｈ）またはロー（Ｌ））は、入力信号ＩＮＳ１を反転した値をとる。

単位レベル変換回路ＬＳ２の入力端子ＩＮに入力される入力信号ＩＮＳ２は、入力信号ＩＮＳ１と同様に、Ｈレベルが電圧ＶＤＤ、Ｌレベルが電圧ＶＳＳの信号である。単位レベル変換回路ＬＳ２は、この入力信号ＩＮＳ２を、Ｈレベルが電圧ＶＨ、Ｌレベルが電圧ＶＳＳの出力信号／ＯＵＴＳ２に変換し、それを出力端子ＯＵＴから出力する。出力信号／ＯＵＴＳ２の論理値（ハイ（Ｈ）またはロー（Ｌ））も、入力信号ＩＮＳ２を反転した値をとる。

つまりこれら単位レベル変換回路ＬＳ１，ＬＳ２は、振幅ＶＤＤを有する入力信号ＩＮＳ１，ＩＮＳ２を、それよりも大きな振幅ＶＨを有し且つ論理レベルが反転した（逆相の）出力信号／ＯＵＴＳ１，／ＯＵＴＳ２に変換するようにそれぞれ機能する。ここで入力信号ＩＮＳ１，ＩＮＳ２は、互いに逆の論理レベルをとる相補な信号である。従って２つの出力信号／ＯＵＴＳ１，／ＯＵＴＳ２も互いに相補な信号となる。

図１の如く、単位レベル変換回路ＬＳ１，ＬＳ２１は互いにほぼ同様の構成を有しており、それぞれ入力段回路１００、プッシュプル回路１１０および出力段回路１３０から成っている。

入力段回路１００は、ブートストラップ型のインバータであり、入力端子ＩＮの信号（入力信号ＩＮＳ１またはＩＮＳ２）を電圧ＶＨと電圧ＶＳＳとの間で変化する逆相の信号に変換する。プッシュプル回路１１０は、入力端子ＩＮの信号（入力信号ＩＮＳ１またはＩＮＳ２）および入力段回路１００の出力信号（第１内部信号）により制御され、電圧ＶＨ−Ｖｔｈｎ（Ｖｔｈｎは図１のトランジスタＱ８のしきい値電圧）と電圧ＶＳＳとの間で変化する信号を出力する。プッシュプル回路１１０からは、入力段回路１００の出力信号と同じ論理レベルをとる（同相の）信号が出力される。即ちプッシュプル回路１１０の出力信号（第２内部信号）も、入力端子ＩＮの信号とは逆相になる。

出力段回路１３０は、単位レベル変換回路（ＬＳ１またはＬＳ２）の最終的な出力信号（／ＯＵＴＳ１または／ＯＵＴＳ２）を生成するための回路であり、特許文献１の図１３に開示されているレシオレスブートストラップ型出力駆動段（１３０）と同様の構成を有するものである。

但し、この出力段回路１３０は、それと同じ単位レベル変換回路（以下「自己回路」と称す）に属する入力段回路１００およびプッシュプル回路１１０の出力信号と、他方の単位レベル変換回路（以下「他方回路」と称す）に属するプッシュプル回路１１０の出力信号によって駆動される。即ち、単位レベル変換回路ＬＳ１の出力段回路１３０は、単位レベル変換回路ＬＳ１の入力段回路１００およびプッシュプル回路１１０と、単位レベル変換回路ＬＳ２のプッシュプル回路１１０とにより駆動される。同様に単位レベル変換回路ＬＳ２の出力段回路１３０は、単位レベル変換回路ＬＳ２の入力段回路１００およびプッシュプル回路１１０と、単位レベル変換回路ＬＳ１のプッシュプル回路１１０とにより駆動される。

以下、レベル変換回路の内部信号である入力段回路１００およびプッシュプル回路１１０の出力信号と容易に区別するために、当該レベル変換回路の最終的な出力信号となる出力段回路１３０の出力信号／ＯＵＴＳ１，／ＯＵＴＳ２を「最終出力信号」と称することとする。

単位レベル変換回路ＬＳ１，ＬＳ２それぞれの入力段回路１００、プッシュプル回路１１０および出力段回路１３０は、単位レベル変換回路ＬＳ１，ＬＳ２で互いに同じ回路構成を有しているため、以下ではその構成を一度に説明する。上記のように、単位レベル変換回路ＬＳ１，ＬＳ２は相互に接続しているが、以下では特に述べない場合、原則として、各要素の接続関係および各信号の伝達関係は、同一の単位レベル変換回路（自己回路）内におけるものを指している（他の実施の形態およびその変更例でも同様である）。

単位レベル変換回路ＬＳ１，ＬＳ２それぞれにおいて、入力段回路１００は、Ｎ型のトランジスタＱ１，Ｑ４，Ｑ７と、容量素子Ｃ３とから構成されている。上記のとおり入力段回路１００はブートストラップ型インバータであり、トランジスタＱ１，Ｑ７および容量素子Ｃ３から成る回路が当該インバータの負荷回路（ブートストラップ型負荷回路）として機能し、トランジスタＱ４が当該インバータのドライブ素子として機能する。

ハイ側電源ノードＳ２を介して電圧ＶＨが供給されるハイ側電源線１０２と、ロー側電源ノードＳ１を介して電圧ＶＳＳが供給されるロー側電源線１０４との間には、トランジスタＱ１，Ｑ４が直列に接続される。トランジスタＱ１，Ｑ４間の接続ノードＮ４が、当該入力段回路１００の出力ノードとなる。トランジスタＱ４は、ロー側電源線１０４とノードＮ４との間に接続し、そのゲートは入力端子ＩＮに接続されている。

トランジスタＱ１は、ハイ側電源線１０２とノードＮ４との間に接続し、そのゲートが接続するノードＮ３とノードＮ４との間にフィードバック容量（ブートストラップ容量）としての容量素子Ｃ３が接続される。

トランジスタＱ７は、ノードＮ３とハイ側電源線１０２との間に接続し、そのゲートはハイ側電源線１０２に接続される。つまりトランジスタＱ７は、ハイ側電源線１０２からノードＮ３への向きのみに電流を流すようにダイオード接続されており、その方向を順方向とする一方向性電流駆動素子として働く。なお本明細書における一方向性電流駆動素子とは、逆方向電流を全く流さない素子のみならず、逆方向電流が順方向電流に対し無視できるほど小さい素子をも含むものとする。

このトランジスタＱ７は、ノードＮ３を電圧ＶＨ−Ｖｔｈｎに充電する（このＶｔｈｎはトランジスタＱ７のしきい値電圧である）。ハイ側電源電圧ＶＨは、このＶＨ−Ｖｔｈｎの値がトランジスタＱ１のしきい値電圧よりも高くなるように設定されている。つまりノードＮ３が電圧ＶＨ−Ｖｔｈｎのとき、トランジスタＱ１はオン状態になる。

プッシュプル回路１１０は、ハイ側電源線１０２とロー側電源線１０４との間に直列接続したトランジスタＱ８，Ｑ９から成る。その間の接続ノードＮ５が、プッシュプル回路１１０の出力ノードになる。トランジスタＱ８はハイ側電源線１０２とノードＮ５との間に接続し、ゲートは入力段回路１００のノードＮ４に接続される。トランジスタＱ９は、ノードＮ５とロー側電源線１０４との間に接続し、ゲートは入力端子ＩＮに接続される。

出力段回路１３０は、Ｎ型のトランジスタＱ１３〜Ｑ２０および容量素子Ｃ５から成っている。トランジスタＱ１３，Ｑ１４は、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１３，Ｑ１４間の接続ノードをノードＮ８とすると、ハイ側電源線１０２とノードＮ８との間に接続するトランジスタＱ１３のゲートは、他方の単位レベル変換回路（他方回路）のノードＮ４に接続される。具体的には、単位レベル変換回路ＬＳ１のトランジスタＱ１３のゲートは単位レベル変換回路ＬＳ２のノードＮ４に接続され、単位レベル変換回路ＬＳ２のトランジスタＱ１３のゲートは単位レベル変換回路ＬＳ１のノードＮ４に接続される。即ち、トランジスタＱ１３は、他方回路の入力段回路１００の出力信号に従って、ノードＮ８をハイ側電源線１０２からの電流により充電するものである。

またノードＮ８とロー側電源線１０４との間に接続するトランジスタＱ１４のゲートは、それと同じ単位レベル変換回路（自己回路）の出力端子ＯＵＴに接続される。つまりトランジスタＱ１４は、自己回路の最終出力信号（／ＯＵＴＳ１または／ＯＵＴＳ２）に従ってノードＮ８の電荷をロー側電源線１０４へと放電するものである。

トランジスタＱ１７，Ｑ１８も、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１７，Ｑ１８間の接続ノードをノードＮ１０とすると、ハイ側電源線１０２とノードＮ１０との間に接続するトランジスタＱ１７のゲートは、自己回路のノードＮ４に接続される。即ち、トランジスタＱ１７は、自己回路の入力段回路１００の出力信号に従ってノードＮ１０をハイ側電源線１０２からの電流により充電するものである。

ノードＮ１０とロー側電源線１０４との間に接続するトランジスタＱ１８のゲートは、他方回路のノードＮ５に接続される。即ちトランジスタＱ１８は、他方回路のプッシュプル回路１１０の出力信号に従ってノードＮ１０の電荷をロー側電源線１０４へと放電するものである。

トランジスタＱ１５，Ｑ１６も、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１５，Ｑ１６間の接続ノードをノードＮ９とすると、ハイ側電源線１０２とノードＮ９との間に接続するトランジスタＱ１５のゲートはノードＮ１０に接続され、ノードＮ９とロー側電源線１０４との間に接続するトランジスタＱ１６のゲートはノードＮ８に接続される。また容量素子Ｃ５は、ノードＮ９とノードＮ１０との間に接続される。

即ち、トランジスタＱ１５は、ノードＮ１０の電圧レベルに従ってノードＮ９をハイ側電源線１０２からの電流により充電するものであり、トランジスタＱ１６は、ノードＮ８の電圧レベルに従ってノードＮ９の電荷をロー側電源線１０４へと放電するものである。

トランジスタＱ１９，Ｑ２０も、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。トランジスタＱ１９，Ｑ２０間の接続ノードが当該単位レベル変換回路の出力端子ＯＵＴとなり、そこから最終出力信号（／ＯＵＴＳ１または／ＯＵＴＳ２）が出力される。ハイ側電源線１０２と出力端子ＯＵＴとの間に接続するトランジスタＱ１９のゲートはノードＮ１０に接続される。即ち、トランジスタＱ１９は、ノードＮ１０の電圧レベルに従って出力端子ＯＵＴをハイ側電源線１０２からの電流により充電するものである。

また出力端子ＯＵＴとロー側電源線１０４との間に接続するトランジスタＱ２０のゲートは、上記のトランジスタＱ１８のゲートと共に、他方回路のノードＮ５に接続される。つまりトランジスタＱ２０は、他方回路のプッシュプル回路１１０の出力信号に従って出力端子ＯＵＴの電荷をロー側電源線１０４へと放電するものである。

出力段回路１３０においては、以下に詳細にその動作を説明するように、自己回路および他方回路の各ノードの電圧変化の遅延を利用して、ハイ側電源線１０２からロー側電源線１０４への貫通電流経路を遮断しており、それにより消費電流を抑制している。また、この出力段回路１３０の動作によって、最終出力信号（／ＯＵＴＳ１または／ＯＵＴＳ２）は正確に電圧ＶＨおよびＶＳＳの間で変化するようになる。

図２は、本実施の形態のレベル変換回路（図１）の動作を示す信号波形図である。図２を参照し、当該レベル変換回路の動作を説明する。なお、以下の説明では特に示さない限り、寄生容量およびトランジスタの電流駆動力（またはオン抵抗）に起因する各ノードの電圧レベルへの影響は無視する。またレベル変換回路を構成する各Ｎ型トランジスタのしきい値電圧は全て等しく、その値をＶｔｈｎとする。

まず初期状態として、単位レベル変換回路ＬＳ１の入力信号ＩＮＳ１がＨレベル（ＶＤＤ）、単位レベル変換回路ＬＳ２の入力信号ＩＮＳ２がＬレベル（ＶＳＳ）であるとする（図２の時刻ｔ₀）。

このとき単位レベル変換回路ＬＳ１の入力段回路１００およびプッシュプル回路１１０では、トランジスタＱ４，Ｑ９がオン状態である。ノードＮ３はトランジスタＱ３により電圧ＶＨ−Ｖｔｈｎに充電されているので、トランジスタＱ１はオン状態であるが、トランジスタＱ４の駆動能力（電流を流す能力）はトランジスタＱ１よりも充分大きく設定されているので、ノードＮ４はＬレベルである。よってトランジスタＱ８はオフ状態であり、ノードＮ５もＬレベルである。

入力段回路１００はレシオ回路であり、その出力信号（ノードＮ４の電圧レベル）のＬレベル電圧（出力オフセット電圧）はトランジスタＱ１，Ｑ４のオン抵抗比により決まる。トランジスタＱ４のオン抵抗をトランジスタＱ１よりも充分小さく設定すれば、出力オフセット電圧をほぼ０に（Ｌレベル電圧をほぼＶＳＳに）することができる。そうすれば、入力段回路１００がプッシュプル回路１１０のトランジスタＱ８をより確実にオフにすることができるようになり、動作の信頼性が向上する。

一方、単位レベル変換回路ＬＳ２の入力段回路１００およびプッシュプル回路１１０では、トランジスタＱ４，Ｑ９がオフ状態である。ノードＮ３はＨレベルに充電されておりトランジスタＱ１はオン状態であるので、ノードＮ４はＨレベルである。よってトランジスタＱ８はオン状態であり、ノードＮ５もＨレベルである。詳細は後述するが、このときトランジスタＱ１は、容量素子Ｃ３を介したブートストラップ作用により非飽和領域で動作しており、ノードＮ４のＨレベルは電圧ＶＨとなっている。

従って、単位レベル変換回路ＬＳ１の出力段回路１３０では、トランジスタＱ１８，Ｑ２０がオン状態、トランジスタＱ１７がオフ状態であるので、ノードＮ１０および出力端子ＯＵＴ（最終出力信号／ＯＵＴＳ１）はＬレベルである。応じてトランジスタＱ１４はオフ状態であり、またトランジスタＱ１３はオン状態であるのでノードＮ８はＨレベル（ＶＨ−Ｖｔｈｎ）である。よってトランジスタＱ１５はオフ状態、トランジスタＱ１６はオン状態であるのでノードＮ９はＬレベル（ＶＳＳ）である。

逆に単位レベル変換回路ＬＳ２の出力段回路１３０では、トランジスタＱ１８，２０がオフ状態であり、ノードＮ１０はＨレベルに充電されておりトランジスタＱ１９がオンしており出力端子ＯＵＴ（最終出力信号／ＯＵＴＳ２）はＨレベルである。よってトランジスタＱ１４はオン状態であり、またトランジスタＱ１３はオフ状態であるのでノードＮ８はＬレベル（ＶＳＳ）である。よってトランジスタＱ１５はオン状態、トランジスタＱ１６はオフ状態であるのでノードＮ９はＨレベル（ＶＨ）である。詳細は後述するが、このときトランジスタＱ１５，Ｑ１９は非飽和領域で動作しており、ノードＮ９および最終出力信号／ＯＵＴＳ２のＨレベルは電圧ＶＨとなっている。

この初期状態の説明から分かるように図１のレベル変換回路では、定常状態においてハイ側電源線１０２からロー側電源線１０４へ直流電流（貫通電流）が流れる経路は、Ｈレベルの入力信号が供給されている側の単位レベル変換回路（上記の初期状態では単位レベル変換回路ＬＳ１）の入力段回路１００のトランジスタＱ１，Ｑ４を通した経路のみである。

この初期状態から、時刻ｔ₁で、入力信号ＩＮＳ１がＬレベル（ＶＳＳ）、入力信号ＩＮＳ２がＨレベル（ＶＤＤ）にそれぞれ変化する。

このとき単位レベル変換回路ＬＳ１の入力段回路１００では、トランジスタＱ４がオフになり、トランジスタＱ１を流れる電流によってノードＮ４が充電され、その電圧レベルが上昇する。このとき容量素子Ｃ３を介する結合により、ノードＮ３の電圧レベルが上昇しようとする。するとダイオード接続したトランジスタＱ７がオフになり、ノードＮ３は所定の電圧レベルにまで昇圧され、トランジスタＱ１のゲート・ソース間電圧が高められる（ブートストラップ作用）。その結果、トランジスタＱ１は非飽和領域で動作するようになり、ノードＮ４は電圧ＶＨのＨレベルになる。

よって単位レベル変換回路ＬＳ１のプッシュプル回路１１０では、トランジスタＱ９がオフ、トランジスタＱ８がオンになり、ノードＮ５はＨレベルになる。このＨレベル電圧は、トランジスタＱ８のしきい値電圧分の損失を伴うため、ＶＨ−Ｖｔｈｎである。また上記入力段回路１００の動作から分かるように、ノードＮ４のレベル変化は、入力信号ＩＮＳ１のレベル変化に追随して生じる。よってノードＮ５の充電の際には、トランジスタＱ９がオフした後でトランジスタＱ８がオンする。従ってその際にトランジスタＱ８，Ｑ９を流れる貫通電流は殆ど生じない。

一方、単位レベル変換回路ＬＳ２の入力段回路１００では、トランジスタＱ４がオンになり、ノードＮ４が放電されてその電圧レベルが低下する。応じてノードＮ３の電圧レベルも下降するがトランジスタＱ７を流れる電流により電圧ＶＨ−Ｖｔｈｎに保持され、トランジスタＱ１はオン状態を維持する。しかしトランジスタＱ４はトランジスタＱ１よりも充分大きな駆動能力（充分低いオン抵抗）を有しているため、ノードＮ４はＬレベル（≒ＶＳＳ）になる（入力段回路１００の出力オフセット電圧はほぼ０である）。

よって単位レベル変換回路ＬＳ２のプッシュプル回路１１０では、トランジスタＱ９がオン、トランジスタＱ８がオフになり、ノードＮ５は放電されてＬレベルになる。またノードＮ４のレベル変化は入力信号ＩＮＳ１のレベル変化に追随して生じるので、このノードＮ５の放電の際には、トランジスタＱ９がオンした後でトランジスタＱ８がオフになる。よってトランジスタＱ９がオンしてからトランジスタＱ８がオフになるまでの間に貫通電流が生じることとなるが、それはごく短い期間であるのでその電流量は僅かである。また、入力段回路１００の出力オフセット電圧がほぼ０であるので、トランジスタＱ８は確実にオフになっており、定常状態での貫通電流は生じない。

このように時刻ｔ₁においては、単位レベル変換回路ＬＳ１では、入力段回路１００の出力信号（ノードＮ４の信号）は略電圧ＶＳＳのＬレベルになり、それに追随してプッシュプル回路１１０の出力信号（ノードＮ５の信号）が電圧ＶＳＳのＬレベルとなる。また、単位レベル変換回路ＬＳ２では、入力段回路１００の出力信号（ノードＮ４の信号）は電圧ＶＨのＨレベル（ＶＨ）になり、それに追随してプッシュプル回路１１０の出力信号（ノードＮ５の信号）が電圧ＶＨ−ＶｔｈｎのＨレベルとなる。

以上を踏まえ、時刻ｔ₁における単位レベル変換回路ＬＳ１，ＬＳ２それぞれの出力段回路１３０の動作を説明する。

まずは単位レベル変換回路ＬＳ１の出力段回路１３０の動作から説明する。当該出力段回路１３０では、まず当該単位レベル変換回路ＬＳ１（自己回路）のＮ４がＨレベルになったときにトランジスタＱ１７がオンし、それとほぼ同時に単位レベル変換回路ＬＳ２（他方回路）のノードＮ４がＬレベルになったときにトランジスタＱ１３がオフになる。そして他方回路のノードＮ５がＬレベルになるとトランジスタＱ１８，Ｑ２０もオフになる。

この時点では最終出力信号／ＯＵＴＳ１はまだＬレベル（ＶＳＳ）であるので、トランジスタＱ１４はオフ状態にある。よってトランジスタＱ１３がオフになっても、ノードＮ８はフローティング状態で電圧ＶＨ−ＶｔｈｎのＨレベルに維持される。

またトランジスタＱ１７がオン、トランジスタＱ１８がオフになったことでノードＮ１０が充電され、その電圧レベルが上昇する。ノードＮ１０は容量素子Ｃ５を介してノードＮ９と容量結合しているが、この時点ではノードＮ８はＨレベルに維持されておりトランジスタＱ１６はオン状態であるので、ノードＮ１０の電圧レベルが上昇してもノードＮ９はほぼ電圧ＶＳＳでＬレベルに維持される。またノードＮ１０の充電が進み、ノードＮ１０，Ｎ９間の電圧がトランジスタＱ１５のしきい値電圧を超えるとトランジスタＱ１５がオンになるが、トランジスタＱ１５はトランジスタＱ１６よりもオン抵抗が充分大きく設定されており、このときもノードＮ９はほぼ電圧ＶＳＳでＬレベルに維持される。その結果ノードＮ１０は電圧ＶＨ−ＶｔｈｎのＨレベルになる。

ノードＮ１０がＨレベル（ＶＨ−Ｖｔｈｎ）になるとトランジスタＱ１９がオンになり、出力端子ＯＵＴは充電され、その電圧レベルが上昇する。上記の動作から分かるようにこの出力端子ＯＵＴの充電の際、トランジスタＱ１９がオンするより先にトランジスタＱ２０がオフになるので、トランジスタＱ１９，Ｑ２０を経路とする貫通電流の発生は防止されている。

出力端子ＯＵＴの充電が進むと、トランジスタＱ１４がオンになり、ノードＮ８が放電されてＬレベル（ＶＳＳ）になる。応じて、トランジスタＱ１６がオフになるので、ノードＮ９はトランジスタＱ１５を通して充電され、電圧レベルが上昇する。このノードＮ９の電圧レベルの上昇は、容量素子Ｃ５を介してノードＮ１０に伝達され、ノードＮ１０の電圧レベルも上昇する。ノードＮ１０の電圧レベルが上昇するとトランジスタＱ１７はオフ状態になり、ノードＮ１０はフローティング状態になるので、ノードＮ１０の電圧レベルは更に上昇し、電圧ＶＨよりも高い電圧ＶＨ＋ΔＶＡになる（ΔＶＡは、ノードＮ９の電圧変化量および、ノードＮ１０に付随する寄生容量と容量素子Ｃ５の容量値との比によって決まる）。

このようにトランジスタＱ１３〜Ｑ１６から成る回路は、トランジスタＱ１９がオンしして最終出力信号／ＯＵＴＳ１が活性化するときに、ノードＮ９の電圧レベルを上昇させることで、ノードＮ１０の電圧レベルを上昇させる。これによりトランジスタＱ１９のゲート・ソース間電圧が高められる。つまりトランジスタＱ１３〜Ｑ１６から成る回路は、最終出力信号／ＯＵＴＳ１に基づいて動作し、最終出力信号／ＯＵＴＳ１の活性化時にトランジスタＱ１９のゲート・ソース間電圧を高める昇圧回路を構成している。

このように出力段回路１３０では、トランジスタＱ１９が出力端子ＯＵＴを充電することで当該出力端子ＯＵＴの電圧レベルが上昇すると、その電圧上昇がノードＮ１０（トランジスタＱ１９のゲート）にフィードバックされるブートストラップ効果が得られる。それによりノードＮ１０の電圧レベルが上昇することで、トランジスタＱ１９は電流駆動力が高くなり、且つ非飽和動作する。従って、出力端子ＯＵＴは高速に充電されて電圧ＶＨのＨレベルになる。

なお、このときトランジスタＱ１５も非飽和動作するため、ノードＮ９の電圧レベルはＶＨになる。上記のように、トランジスタＱ１５はノードＮ１０が充電されたときにオンになり、トランジスタＱ１６はその後にノードＮ８が放電されることでオフになる。つまりトランジスタＱ１６がオフするよりも先に、トランジスタＱ１５がオンになるので、その間はトランジスタＱ１５，Ｑ１６を通して貫通電流が流れる。但し、トランジスタＱ１５，Ｑ１６の電流駆動力を充分に小さくすれば、消費電流の増大は防止できる。

またその貫通電流が生じる期間は、トランジスタＱ１５と共にトランジスタＱ１９がオンしてから出力端子ＯＵＴが充電されてＨレベルになるまでの短い期間に過ぎない。トランジスタＱ１９の電流駆動力が大きいほどその期間を短くでき、当該貫通電流による消費電流を小さくできる。特に出力端子ＯＵＴにかかる負荷容量が大きい場合には、出力端子ＯＵＴの充電に時間がかかるのを防止するために、トランジスタＱ１９の電流駆動力を充分大きく設定しておくことが望ましい。出力段回路１３０はレシオレス型の回路であり、定常状態では貫通電流が生じないので、トランジスタＱ１９の電流駆動力を大きく設定しても定常状態における消費電力の増大は伴わない。

次に、時刻ｔ₁における単位レベル変換回路ＬＳ２の出力段回路１３０の動作を説明する。当該出力段回路１３０では、単位レベル変換回路ＬＳ２（自己回路）のノードＮ４がＬレベルになったときにトランジスタＱ１７がオフし、それとほぼ同時に単位レベル変換回路ＬＳ１（他方回路）のノードＮ４がＨレベルになったときにトランジスタＱ１３がオンになる。そして他方回路のノードＮ５がＨレベルになるとトランジスタＱ１８，Ｑ２０がオンになる。

従って、ノードＮ１０および出力端子ＯＵＴが放電され、それぞれＬレベルになる。ノードＮ１０がＬレベルになるとトランジスタＱ１９，Ｑ１５はオフになるので、最終出力信号／ＯＵＴＳ２は電圧ＶＳＳのＬレベルになる。

出力端子ＯＵＴがＬレベルになりトランジスタＱ１４がオフになると、トランジスタＱ１３が既にオンしているので、ノードＮ８が充電されて電圧ＶＨ−ＶｔｈｎのＨレベルになる。応じてトランジスタＱ１６がオンし、ノードＮ９は電圧ＶＳＳのＬレベルになる。

このノードＮ８の充電の際には、トランジスタＱ１４がオフより先にトランジスタＱ１３がオンしているため、トランジスタＱ１３がオンしてトランジスタＱ１４がオフするまでの間は、トランジスタＱ１３，Ｑ１４を通して貫通電流が流れる。しかし最終出力信号／ＯＵＴＳ２は高速で放電されてＬレベル（ＶＳＳ）になるため、その期間はごく短期間でありその貫通電流の電流量は僅かである。またノードＮ９の放電に際しては、トランジスタＱ１６がオンするより先にトランジスタＱ１５がオフになるので、トランジスタＱ１５，Ｑ１６を通しての貫通電流は生じない。

以上の動作により、時刻ｔ₁後の単位レベル変換回路ＬＳ１は、時刻ｔ₀における単位レベル変換回路ＬＳ２の定常状態（初期状態）と同じ状態になり、単位レベル変換回路ＬＳ２は、時刻ｔ₀における単位レベル変換回路ＬＳ１の定常状態（初期状態）と同じ状態になる（つまり単位レベル変換回路ＬＳ１，ＬＳ２の状態が時刻ｔ₀のときから互いに入れ替わる）。この状態は、次に入力信号ＩＮＳ１，ＩＮＳ２のレベルが変化するまで継続される。先に述べたように当該レベル変換回路では、定常状態での貫通電流の経路は、Ｈレベルの入力信号が供給されている側の単位レベル変換回路のトランジスタＱ１，Ｑ４を通した経路のみであるので、時刻ｔ₁後の定常状態では単位レベル変換回路ＬＳ２のトランジスタＱ１，Ｑ４を通した経路のみで貫通電流が生じる。

そして時刻ｔ₂で、入力信号ＩＮＳ１がＨレベル（ＶＤＤ）、入力信号ＩＮＳ２がＬレベル（ＶＳＳ）にそれぞれ変化する。このとき単位レベル変換回路ＬＳ１では、時刻ｔ₁における単位レベル変換回路ＬＳ２と同じ動作が行われ、最終出力信号／ＯＵＴＳ１は電圧ＶＳＳのＬレベルに変化する。また単位レベル変換回路ＬＳ２では、時刻ｔ₁における単位レベル変換回路ＬＳ１と同じ動作が行われ、最終出力信号／ＯＵＴＳ２は電圧ＶＳＳのＬレベルに変化する。つまり時刻ｔ₁のときと単位レベル変換回路ＬＳ１，ＬＳ２の動作が入れ替わるだけであるので、その詳細な説明は省略する。

その結果、時刻ｔ₂後の単位レベル変換回路ＬＳ１，ＬＳ２は、それぞれ時刻ｔ₀における定常状態（初期状態）に戻る。よって時刻ｔ₂後の定常状態では単位レベル変換回路ＬＳ１のトランジスタＱ１，Ｑ４を通した経路のみで貫通電流が生じることになる。

その後は、入力信号ＩＮＳ１，ＩＮＳ２のレベルが変化する毎に、上記の時刻ｔ₁および時刻ｔ₂の動作が繰り返し行われる。

以上のように、本実施の形態に係るレベル変換回路では、単位レベル変換回路ＬＳ１，ＬＳ２はそれぞれレシオ回路（入力段回路１００）を１つずつ備える。そして互いに相補な入力信号ＩＮＳ１，ＩＮＳ２のレベル変換を行うとき、その２つのレシオ回路において、交互に貫通電流が生じるのみである。つまり、互いに相補な２つの入力信号ＩＮＳ１，ＩＮＳ２をレベル変換するために、実質的に１つのレシオ回路を用いるのと同程度の電流が消費されることとなる。

これに対し、特許文献１の図１３のレベル変換回路の場合、１つの信号のレベル変換を行う回路に２つのレシオ回路（入力段１００およびブートストラップ駆動段１２０）が用いられている。２つの信号のレベル変換には、当該レベル変換回路が２つ必要であるため、合計４つのレシオ回路が用いられる。互いに相補な２つの信号をレベル変換する場合には、２つのレベル変換回路が相補的に動作するため、実質的に２つのレシオ回路を用いるのと同程度の電流が消費される。

つまり本実施の形態に係るレベル変換回路では、互いに相補な２つの信号のレベル変換を、特許文献１の図１３のレベル変換回路の約半分の消費電力により実現することができる。また出力段回路１３０としてレシオレスブートストラップ型回路が用いられているため、高速且つ高駆動能力の出力信号を得ることができる。従って、高い駆動能力が必要とされる２相のクロック信号のレベル変換に適している。

そのようにクロック信号に駆動能力の高い駆動能力が求められるケースの一例としては、例えば表示装置のゲートドライバを構成するシフトレジスタを動作させるクロック信号が挙げられる。特に、画素のトランジスタと同一の導電型のトランジスタのみを用いて構成したゲートドライバ（例えば特開２００４−１０３２２６号公報の図７に開示されているシフトレジスタ）は、製造工程の簡略化を図ることができる。本実施の形態のレベル変換回路は単一導電型のトランジスタのみを用いて構成されているため、そのような画素およびゲートドライバとの組み合わせ（即ち、画素、ゲートドライバおよびレベル変換回路を全て同一導電型のトランジスタを用いて構成する）によって、製造工程数の増大を伴うことなく、さらに低消費電力化の効果を得ることができる。

なお、以上の説明では、入力信号ＩＮＳ１，ＩＮＳ２のレベル変化が同時に起こることを前提に説明を行ったが、実際の使用条件においてはその生成回路を構成する素子の特性ばらつきなどにより、入力信号ＩＮＳ１，ＩＮＳ２のレベル変化を正確に同時することは困難である。

例えば図２の時刻ｔ₁において、入力信号ＩＮＳ２の立ち上がりが、入力信号ＩＮＳ１の立ち下がりから遅れた場合、と単位レベル変換回路ＬＳ１の出力段回路１３０のトランジスタＱ１８，Ｑ２０がオフになるのが遅れる。そうなるとノードＮ１０の充電が充分に行われず、トランジスタＱ１９のゲート電圧の低下を招き、最終出力信号／ＯＵＴＳ１の立ち上がり速度の低下や、そのＨレベル電圧の低下といった問題が懸念される。

逆に、入力信号ＩＮＳ２の立ち上がりが、入力信号ＩＮＳ１の立ち下がりよりも先立った場合には、単位レベル変換回路ＬＳ１において上記の問題は生じない。単位レベル変換回路ＬＳ１のトランジスタＱ１８，Ｑ２０が早くオフになっても、ノードＮ１０および出力端子ＯＵＴの充電動作に影響しないためである。

従って実使用時には、入力信号ＩＮＳ１，ＩＮＳ２のレベル変化のタイミングの精度を考慮して、入力信号ＩＮＳ１，ＩＮＳ２の各々の立ち上がりタイミングが他方の立ち下がりタイミングよりも一定時間だけ先行するように、マージンをとって設定することが好ましい。

但し、入力信号ＩＮＳ１，ＩＮＳ２の活性期間（Ｈレベルになる期間）に、重複期間が生じるため、その重複期間においては単位レベル変換回路ＬＳ１，ＬＳ２両方の入力段回路１００で同時に貫通電流が生じることとなる。従って、その重複期間での消費電流が増大するため、それに応じた電源容量が必要になることに留意しなければならない。

［第１の変更例］
図３は、実施の形態１の第１の変更例に係るレベル変換回路であり、図１の回路に対し、単位レベル変換回路ＬＳ１，ＬＳ２それぞれにおいて、出力段回路１３０のトランジスタＱ１３のゲートを他方回路の出力端子ＯＵＴに接続させたものである。

トランジスタＱ１３のゲートの接続先が、他方回路のノードＮ４から出力端子ＯＵＴに変更されたことになるが、図２からも分かるようにノードＮ４と出力端子ＯＵＴは同じようにレベル変化する。従って本変更例に係るレベル変換回路においても、図１の回路と同様の動作が可能であり、同様の効果が得られる。

さらに、ノードＮ４の寄生容量が小さくなるので、入力段回路１００の出力信号（ノードＮ４の電圧レベル）の立ち上がりを高速化でき、それにより出力段回路１３０の最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の立ち上がりが高速化される。

なお、出力端子ＯＵＴの寄生容量がトランジスタＱ１３のゲート容量分だけ増加することになるが、出力段回路１３０は駆動能力が高く、またその増加量は出力ノードＯＵＴに接続される負荷容量に比べると無視できるほど小さいので、最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の立ち上がり速度への影響は無い。

［第２の変更例］
図４は、実施の形態１の第２の変更例に係るレベル変換回路であり、図１の回路に対し、出力段回路１３０のトランジスタＱ１３のゲートを他方回路のプッシュプル回路１１０の出力ノードＮ５に接続させたものである。

図２からも分かるようにノードＮ４とノードＮ５は同じようにレベル変化する。従って本変更例に係るレベル変換回路においても、図１の回路と同様の動作が可能であり、同様の効果が得られる。

なお、ノードＮ５の寄生容量がトランジスタＱ１３のゲート容量分だけ増加することになるが、トランジスタＱ１３は大きな駆動能力を要求されないためノードＮ５に接続する他のトランジスタＱ１８，Ｑ２０に比べてゲート幅（即ちゲート容量）は小さく設定されており、最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の立ち上がり速度への影響は無い。またプッシュプル回路１１０は駆動能力が高いことからも（入力段回路１００と異なり貫通電流が生じないので消費電力の増大を伴わずに駆動能力を大きく設定できる）、ノードＮ５の寄生容量の増加はそれほど問題とはならない。

但し、ノードＮ５のＨレベル電圧はトランジスタＱ８のしきい値電圧分の損失を伴うので、ノードＮ４のＨレベル電圧よりもＶｔｈｎだけ低くなる。よってノードＮ８を充電したときの電圧レベルもＶｔｈだけ低下し、トランジスタＱ１６のオン抵抗の上昇を伴うことが懸念される。従って本変更例においては、トランジスタＱ１６のオン抵抗値を低く維持するために、トランジスタＱ１６のゲート幅を広くすることが望ましい。

［第３の変更例］
図５は、実施の形態１の第３の変更例に係るレベル変換回路である。当該レベル変換回路は、図１の回路に対し、単位レベル変換回路ＬＳ１，ＬＳ２それぞれにおいて、Ｎ型のトランジスタＱ２１〜Ｑ２４で構成される遅延回路を出力段回路１３０に設けたものである。本変更例ではこの遅延回路が、最終出力信号（／ＯＵＴＳ１，／ＯＵＴＳ２）の活性化時にトランジスタＱ１９のゲート・ソース間電圧を高める昇圧回路として機能する。

図１の回路では、トランジスタＱ１９による出力端子ＯＵＴの充電（最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の立ち上げ）の際、ノードＮ１０（トランジスタＱ１９のゲート）がＨレベル（ＶＨ−Ｖｔｈｎ）になった後に、遅れてノードＮ９の電圧レベルが上昇する。このとき容量素子Ｃ５を介するノードＮ９，Ｎ１０間の結合により、ノードＮ１０のＨレベル電圧が昇圧されて充分に高い電圧レベル（図２に示す電圧ＶＨ＋ΔＶＡ）になり、トランジスタＱ１９が非飽和領域で動作するようになる。つまりノードＮ１０の電圧レベルの立ち上がりとノードＮ９の電圧レベルの立ち上がりとの間に、ある程度の遅延時間を確保する必要がある。

図１の回路では、その遅延時間を確保するために、最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２がノードＮ１０（トランジスタＱ１９のゲート）の電圧レベルに遅れて立ち上がることを利用している。即ち図１の回路では、ノードＮ１０の電圧レベルがＨレベルになった後に立ち上がる最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２を用いてトランジスタＱ１４をオンにし、それによりトランジスタＱ１６をオフにしてノードＮ９の電圧レベルを立ち上げている。

それに対し図５の回路では、上記遅延時間をトランジスタＱ２１〜Ｑ２４で構成される遅延回路によって作る。トランジスタＱ２１，Ｑ２２はハイ側電源線１０２とロー側電源線１０４との間に直列接続されている。その間の接続ノードをノードＮ１１とすると、ハイ側電源線１０２とノードＮ１１との間のトランジスタＱ２１のゲートは自己回路のノードＮ４に接続され、ノードＮ１１とロー側電源線１０４との間のトランジスタＱ２２のゲートは他方回路のノードＮ５に接続される。

同様にトランジスタＱ２３，Ｑ２４もハイ側電源線１０２とロー側電源線１０４との間に直列接続されている。その間の接続ノードをノードＮ１２とすると、ハイ側電源線１０２とノードＮ１１との間のトランジスタＱ２３のゲートはノードＮ１１に接続され、ノードＮ１１とロー側電源線１０４との間のトランジスタＱ２４のゲートは他方回路のノードＮ５に接続される。そして本変更例では、トランジスタＱ１４のゲートを当該遅延回路の出力ノードであるノードＮ１２に接続させる。

遅延回路では、自己回路の入力段回路１００の出力信号（ノードＮ４の電圧レベル）が立ち上がると（このときトランジスタＱ２２，Ｑ２４は他方回路のプッシュプル回路１１０の出力信号によりオフ状態にされている）、トランジスタＱ２１がオンしてノードＮ１１がＨレベルになり、それに応じてトランジスタＱ２３がオンしてノードＮ１２がＨレベルになる。つまり自己回路の入力段回路１００の出力信号がＨレベルになってからノードＮ１１，Ｎ１２の充電に要する時間だけ遅れたタイミングで、ノードＮ１２がＨレベルになる。ノードＮ１２がＨレベルになるとトランジスタＱ１４がオンになり、それによりトランジスタＱ１６がオフしてノードＮ９の電圧レベルが立ち上がる。

このように遅延回路は、自己回路の入力段回路１００の出力信号の立ち上がりから一定の時間だけ遅らせてトランジスタＱ１４をオンにする。その結果、図１の回路と同様に、出力段回路１３０のノードＮ１０の電圧レベルの立ち上がりとノードＮ９の電圧レベルの立ち上がりとの間に、ある程度の遅延時間が確保される。従って、図５のレベル変換回路も図１の回路と同様に動作し、同様の効果を得ることができる。

また図１の回路では、出力端子ＯＵＴに接続される負荷容量の影響を受けて、最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の立ち上がり速度が変化する場合があり、それによってノードＮ１０の電圧レベルの立ち上がりとノードＮ９の電圧レベルの立ち上がりとの間の遅延時間が変動することが考えられる。しかし図５の回路では、その遅延時間は負荷容量の影響を受けることなく、遅延回路により一定に保たれる。従って、負荷容量の状態によって最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の立ち上がり速度に変動が生じて動作が不安定になることが防止される。つまり安定して高速な動作が可能になる。

［第４の変更例］
図６は、実施の形態１の第４の変更例に係るレベル変換回路である。当該レベル変換回路は、図５（第３の変更例）の回路に対し、トランジスタＱ２１，Ｑ２２を削除し、Ｑ２３のゲートを自己回路のプッシュプル回路１１０の出力ノードＮ５に接続させたものである。

図５の回路では、入力段回路１００の出力信号の立ち上がりからトランジスタＱ１４がオンするまでの遅延時間を、ノードＮ１１，Ｎ１２の充電時間によって確保していたが、図６の回路ではその遅延時間がノードＮ５，Ｎ１２の充電に要する時間によって確保される。よって図５の回路と図６の回路とではほぼ同じだけの遅延時間が確保される。

さらに、ノードＮ４の寄生容量が小さくなるので、入力段回路１００の出力信号（ノードＮ４の電圧レベル）の立ち上がりを高速化でき、それにより出力段回路１３０の最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の立ち上がりが高速化される。また図５の回路と比較して使用されるトランジスタの数が減るので、回路の占有面積を小さくすることができる。

なおノードＮ５の寄生容量がトランジスタＱ２３のゲート容量分だけ増加することになるが、トランジスタＱ２３は大きな駆動能力を要求されないためノードＮ５に接続する他のトランジスタ（他方回路のトランジスタＱ１８，Ｑ２０）に比べてゲート幅（即ちゲート容量）は小さく設定されており、最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の立ち上がり速度への影響は無い。またプッシュプル回路１１０は駆動能力が高いことからも、ノードＮ５の寄生容量の増加はそれほど問題とはならない。

駆動能力の低い入力段回路１００の出力ノードＮ４の替わりに駆動能力の高いプッシュプル回路１１０の出力ノードＮ５に接続することにより、入力段回路１００の出力ノードＮ４の負荷容量が減少し、入力段回路１００の出力信号の立ち上がりを高速化でき、出力段回路１３０の最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の立ち上がりを高速化できる。また回路の占有面積を小さくすることができる。

［第５の変更例］
図７は、実施の形態１の第５の変更例に係るレベル変換回路である。当該レベル変換回路は、図５の回路に対し、単位レベル変換回路ＬＳ１，ＬＳ２それぞれにおいて、出力段回路１３０のトランジスタＱ１５のゲートとトランジスタＱ１９のゲートとを分離したものである。つまりトランジスタＱ１９のゲート（ノードＮ１０）を充放電するトランジスタＱ１７，Ｑ１８とは別に、トランジスタＱ１５のゲート（ノードＮ１０Ｄ）を充放電するＮ型のトランジスタＱ１７Ｄ，Ｑ１８Ｄを設けたものである。またノードＮ９，Ｎ１０間の容量素子Ｃ５とは別に、ノードＮ９とノードＮ１０Ｄとの間に容量素子Ｃ５Ｄが接続される。

トランジスタＱ１７Ｄ，Ｑ１８Ｄは、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続される。トランジスタＱ１７ＤのゲートはトランジスタＱ１７のゲートと共に自己回路のノードＮ４に接続され、トランジスタＱ１８ＤのゲートはトランジスタＱ１８のゲートと共に他方回路のノードＮ５に接続される。つまりトランジスタＱ１７Ｄ，Ｑ１８Ｄは、それぞれトランジスタＱ１７，Ｑ１８と同様に動作する。従って図７の回路では、図５の回路とはトランジスタＱ１５のゲート電圧を制御する回路が異なるものの、基本的にその動作は同じである。

図７の回路では、図５の回路に比較して、トランジスタＱ１９のゲート容量の分だけトランジスタＱ１５のゲートノードの寄生容量が小さくなる。そのためノードＮ９の充電時には、容量素子Ｃ５Ｄを介する結合により、トランジスタＱ１５のゲート電圧がより高く上昇される。よってそのときのトランジスタＱ１５のオン抵抗はより小さくなり、ノードＮ９の電圧レベルの立ち上がりが高速化される。その結果、容量素子Ｃ５を介する結合によるノードＮ１０（トランジスタＱ１９のゲート）の昇圧速度が速くなり、出力信号ＯＵＴＳの立ち上がり速度が高速化されるという効果が得られる。但し、図５の回路よりも占有面積が増大することに留意すべきである。

［第６の変更例］
図８は、実施の形態１の第６の変更例に係るレベル変換回路であり、図１の回路に対し、単位レベル変換回路ＬＳ１，ＬＳ２それぞれの入力段回路１００に、Ｎ型のトランジスタＱ１Ｄ，Ｑ４Ｄから成るレシオ回路を設けたものである。

トランジスタＱ１Ｄ，Ｑ４Ｄは、ハイ側電源線１０２とロー側電源線１０４との間に直列に接続している。本変更例においては、当該トランジスタＱ１Ｄ，Ｑ４Ｄ間の接続ノードＮ４Ｄが入力段回路１００の出力ノードとなる。即ち本変更例では、ノードＮ４の信号の代わりに、ノードＮ４Ｄの信号がプッシュプル回路１１０および出力段回路１３０へと入力される。

ノードＮ４Ｄとハイ側電源線１０２との間に接続するトランジスタＱ１Ｄのゲートは、ブートストラップ型負荷回路（トランジスタＱ１，Ｑ７および容量素子Ｃ３から成る回路）のノードＮ３に接続される。ノードＮ４Ｄとロー側電源線１０４との間に接続するトランジスタＱ４Ｄのゲートは入力端子ＩＮに接続される。つまりトランジスタＱ１のゲートはトランジスタＱ１Ｄのゲートに接続し、トランジスタＱ１のゲートはトランジスタＱ１Ｄのゲートに接続している。

従って、基本的にトランジスタＱ１Ｄ，Ｑ４Ｄは、それぞれトランジスタＱ１，Ｑ４と同じ動作を行うことになる。そのためノードＮ４，Ｎ４Ｄの電圧レベルはほぼ同様に変化するので、図８の回路は、図１の回路と同じ動作を行うことができる。

但し図８の回路では、ノードＮ４の信号は専ら容量素子Ｃ３を介してノードＮ３を昇圧するブートストラップ動作を行うのみであり、プッシュプル回路１１０および出力段回路１３０の駆動はノードＮ４Ｄの信号によって行われる。つまり図１の回路の場合よりもノードＮ４の寄生容量が、プッシュプル回路１１０および出力段回路１３０の入力容量分だけ小さくなり、当該ノードＮ４の電圧レベルの立ち上がり速度が速くなるので、ノードＮ３の電圧レベルの上昇速度がより高速になる。

その結果、トランジスタＱ１ＤによるノードＮ４Ｄの充電速度は、図１の回路におけるトランジスタＱ１によるノードＮ４の充電速度よりも速くなる。つまり本変更例によれば入力段回路１００の出力信号の立ち上がり速度を高速化でき、それによって最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の立ち上がり速度の向上に寄与できる。

またノードＮ４Ｄの電圧レベルの立ち下げ時においても、ノードＮ４Ｄに接続する負荷（プッシュプル回路１１０および出力段回路１３０の入力容量）の影響を受けることなく、高速にノードＮ４の電圧レベルが低下するので、ノードＮ３を素早くプリチャージ電圧ＶＨ−Ｖｔｈｎに引き下げることができる。つまりトランジスタＱ１Ｄの電流駆動力を素早く小さくすることができるので、最終出力信号／ＯＵＴＳの立ち下がり速度も速くなる。

なお、図８の回路の入力段回路１００は、それぞれトランジスタＱ１，Ｑ４から成るレシオ回路と、トランジスタＱ１Ｄ，Ｑ４Ｄから成るレシオ回路を有しているため、貫通電流の経路が２つ形成される。しかし上記のようにノードＮ４の寄生容量は小さいのでトランジスタＱ１，Ｑ２に必要とされる駆動能力は、トランジスタＱ１Ｄ，Ｑ４Ｄの数分の一程度でよい。よって例えば、図８の回路のトランジスタＱ１，Ｑ４を流れる電流とトランジスタＱ１Ｄ，Ｑ４Ｄを流れる電流との和が、図１の回路におけるトランジスタＱ１，Ｑ４を流れる電流と同じ程度になるように、トランジスタＱ１，Ｑ４，Ｑ１Ｄ，Ｑ４Ｄの駆動能力（あるいはオン抵抗）を設定することも容易に行える。

そのように設定した場合でも、図８の回路ではノードＮ３の電圧レベルの上昇速度が速いため、ノードＮ４の充電速度を図１の場合よりも高速化することができる。つまり図８の回路では、貫通電流の経路の数は増加するものの、トランジスタＱ１，Ｑ４，Ｑ１Ｄ，Ｑ４Ｄの駆動能力を適切に設定すれば、図１の回路と同等の消費電力で、それよりも高速な動作が可能なレベル変換回路を実現することができる。

図８においては、図１の回路に対する変更例を示したが、図８の入力段回路１００は、図３〜図７の回路の入力段回路１００としても適用することが可能である。

［第７の変更例］
図９は、実施の形態１の第７の変更例に係るレベル変換回路である。当該レベル変換回路は、図１の回路に対し、単位レベル変換回路ＬＳ１，ＬＳ２それぞれにおいて、入力段回路１００のトランジスタＱ１とハイ側電源線１０２との間にダイオード接続したＮ型のトランジスタＱ２５を介在させると共に、そのトランジスタＱ１，Ｑ２５間の接続ノードと自己回路のプッシュプル回路１１０の出力ノードＮ５との間に容量素子Ｃ６を接続させたものである。

図９の如く、トランジスタＱ２５は、トランジスタＱ１のドレインとハイ側電源線１０２との間に接続され、そのゲートはハイ側電源線１０２に接続される。トランジスタＱ１，Ｑ２５間の接続ノードをノードＮ１１とすると、当該トランジスタＱ２５は、ハイ側電源線１０２からノードＮ１１への向きを順方向とする一方向性電流駆動素子として機能する。また容量素子Ｃ５は、ノードＮ１１とプッシュプル回路１１０の出力ノードＮ５との結合容量として機能する。

例えば単位レベル変換回路ＬＳ１において、入力信号ＩＮＳ１がＨレベル（ＶＤＤ）のときは、トランジスタＱ４がオンになるので、トランジスタＱ２５，Ｑ１，Ｑ４を通してハイ側電源線１０２からロー側電源線１０４への電流が流れる。トランジスタＱ１はトランジスタＱ４よりもオン抵抗が充分大きく設定され、トランジスタＱ２５はトランジスタＱ１よりオン抵抗が充分小さく設定される。よってこのときノードＮ１１は略電圧ＶＨ−Ｖｔｈｎとなり、ノードＮ４は図１の場合と同様に略電圧ＶＳＳのＬレベルとなる。従ってプッシュプル回路１１０のトランジスタＱ８はオフ状態、トランジスタＱ９はオン状態であり、ノードＮ５は電圧ＶＳＳのＬレベルとなる。

その後入力信号ＩＮＳ１が電圧ＶＳＳになると、トランジスタＱ４，Ｑ９がオフになる。よって入力段回路１００のノードＮ４の電圧レベルが上昇する。応じてプッシュプル回路１１０のトランジスタＱ８がオンになり、ノードＮ５のレベルが上昇する。すると容量素子Ｃ６を介する結合により、ノードＮ１１の電圧レベルが上昇する。ノードＮ１１のレベルが上昇するとトランジスタＱ２５はオフになるのでノードＮ１１の電圧はさらに上昇する。応じてノードＮ１１の電荷がトランジスタＱ１を通してノードＮ４に流れ込み、ノードＮ４の電圧レベルが上昇し、トランジスタＱ８のゲート・ソース間電圧が高められる。つまりノードＮ５の電圧レベルの上昇が、トランジスタＱ８のゲート電圧へと正帰還（フィードバック）される。

この正帰還動作により、ノードＮ４の電圧が充分高い電圧レベルになると、トランジスタＱ８は非飽和動作するようになる。その結果、ノードＮ５の電圧レベルはトランジスタＱ８のしきい値電圧分の損失を伴わずに電圧ＶＨにまで上昇する。つまりプッシュプル回路１１０の出力信号のＨレベル電圧を、図１の場合よりもトランジスタＱ８のしきい値電圧分だけ高くできるという効果が得られる。

以上は単位レベル変換回路ＬＳ１の動作を例に挙げて説明したが、単位レベル変換回路ＬＳ２においても同様の効果が得られることは明らかである。

本実施の形態では、プッシュプル回路１１０のＨレベル電圧がトランジスタＱ８のしきい値電圧分の損失を伴わないので、図９に示すようにプッシュプル回路１１０の出力信号を自己回路の出力段回路１３０のトランジスタＱ１７のゲートに入力させることができる。つまり出力段回路１３０は（自己回路および他方回路の）プッシュプル回路１１０の出力信号のみで駆動させることができる。その結果、出力段回路１３０へ入力させる信号配線数を少なくでき、回路の占有面積を小さくできる。

また他方回路のプッシュプル回路１１０の出力信号のＨレベル電圧も高くなるため、トランジスタＱ２０をオンさせるときのゲート電圧も高くなる。よって出力端子ＯＵＴの放電の際のトランジスタＱ２０のオン抵抗を小さくでき、最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の立ち下り速度が向上されるという効果も得られる。

図９においては、図１の回路に対する変更例を示したが、図９の入力段回路１００は、図３〜図８の回路の入力段回路１００としても適用することが可能である。但し、図８の回路に適用する場合は、図３６に示すように、トランジスタＱ２５をハイ側電源線１０２とトランジスタＱ１，Ｑ１Ｄ双方のドレインとの間に接続させると共に、トランジスタＱ１，Ｑ１Ｄのドレインが接続するノードと、ノードＮ５との間に容量素子Ｃ６を接続させればよい。

［第８の変更例］
図１０は、実施の形態１の第８の変更例に係るレベル変換回路であり、図１の回路に対し、単位レベル変換回路ＬＳ１，ＬＳ２それぞれの出力段回路１３０の構成を変えたものである。

本変更例の出力段回路１３０は、プッシュプル出力回路２１０と昇圧プッシュプル回路２２０とから成っている。図１０の如く、プッシュプル出力回路２１０は、Ｎ型のトランジスタＱ４５〜Ｑ４８および容量素子Ｃ４２により構成され、昇圧プッシュプル回路２２０はＮ型のトランジスタＱ４１，Ｑ４２，Ｑ４３により構成される。本変更例の出力段回路１３０を備える単位レベル変換回路ＬＳ１，ＬＳ２からは、それぞれ入力信号ＩＮＳ１，ＩＮＳ２と同じ論理レベルをとる（同相の）の最終出力信号ＯＵＴＳ１，ＯＵＴＳ２が出力される。

プッシュプル出力回路２１０において、トランジスタＱ４５，Ｑ４６はハイ側電源線１０２とロー側電源線１０４との間に直列に接続しており、その間の接続ノードが出力端子ＯＵＴとなる。即ちトランジスタＱ４５はハイ側電源線１０２と出力端子ＯＵＴとの間に接続し、トランジスタＱ４６は出力端子ＯＵＴとロー側電源線１０４との間に接続する。またトランジスタＱ４７，Ｑ４８もハイ側電源線１０２とロー側電源線１０４との間に直列に接続しており、ハイ側電源線１０２側のトランジスタＱ４７のゲートは、トランジスタＱ４５のゲートに接続され、ロー側電源線１０４側のトランジスタＱ４８のゲートは、トランジスタＱ４６のゲートに接続される。トランジスタＱ４６，Ｑ４８のゲートは、他方回路のプッシュプル回路１１０の出力ノードＮ５に接続される。

ここで、トランジスタＱ４５，Ｑ４７のゲートが接続するノードをノードＮ４１、トランジスタＱ４７，Ｑ４８間の接続ノードをノードＮ４４と定義する。

昇圧プッシュプル回路２２０はノードＮ４１を出力ノードとしている。当該昇圧プッシュプル回路２２０において、トランジスタＱ４２はノードＮ４１とロー側電源線１０４との間に接続し、そのゲートは他方回路のプッシュプル回路１１０の出力ノードＮ５に接続される。トランジスタＱ４１は、ノードＮ４１と所定のノードＮ４３との間に接続され、そのゲートは自己回路の入力段回路１００の出力ノードＮ４に接続される。またトランジスタＱ４４は上記ノードＮ４３と昇圧プッシュプル回路２２０との間に接続し、そのゲートは昇圧プッシュプル回路２２０に接続される。つまりトランジスタＱ４４はハイ側電源線１０２からノードＮ４３への向きを順方向とする一方向性電流駆動素子として機能するようにダイオード接続されている。

また容量素子Ｃ４２は、プッシュプル出力回路２１０のノードＮ４４と昇圧プッシュプル回路２２０のノードＮ４３との間に接続される。

プッシュプル出力回路２１０において、トランジスタＱ４５，Ｑ４６とトランジスタＱ４７，Ｑ４８は、それぞれがプッシュプル回路を構成している。しかもトランジスタＱ４５，Ｑ４７のゲートが互いに接続し、トランジスタＱ４６，Ｑ４８のゲートも互いに接続しているので、それら２つのプッシュプル回路は同様に動作制御される。つまりノードＮ４４と出力端子ＯＵＴの電圧レベルは同様に変化することになる。

但し、トランジスタＱ４５，Ｑ４６から成るプッシュプル回路は出力端子ＯＵＴに接続される負荷の駆動を行うものであり、トランジスタＱ４７，Ｑ４８から成るプッシュプル回路はノードＮ４４の電圧レベルを変化させることで、容量素子Ｃ４２を介して当該ノードＮ４４と結合したノードＮ４３の電圧レベルを変化させるものである。

昇圧プッシュプル回路２２０においては、トランジスタＱ４１，Ｑ４２がプッシュプル回路として機能し、ノードＮ４３はそのハイ側電源ノードとなる。つまりダイオード接続されたトランジスタＱ４４は、ノードＮ４３にトランジスタＱ４１，Ｑ４２がプッシュプル回路のハイ側電源電圧を供給するように機能する。また昇圧プッシュプル回路２２０の出力ノードは、トランジスタＱ４１，Ｑ４２がプッシュプル回路の出力ノードとなるノードＮ４４である。

単位レベル変換回路ＬＳ１，ＬＳ２のそれぞれにおいて、プッシュプル出力回路２１０は昇圧プッシュプル回路２２０により駆動され、昇圧プッシュプル回路２２０は入力段回路１００により駆動される関係にある。昇圧プッシュプル回路２２０は、入力段回路１００よりも駆動能力が大きく設定される。即ち、トランジスタＱ４１の駆動能力はトランジスタＱ１の駆動能力よりも大きく設定される。

つまりトランジスタＱ４１，Ｑ４２はノードＮ１の信号の駆動能力を高めるためのバッファ回路として機能する。またトランジスタＱ４１，Ｑ４２は互いに相補的に（交互に）オンになるレシオレス回路を構成しているため、トランジスタＱ４１，Ｑ４２には直流的な電流が流れない。よってトランジスタＱ４１の駆動能力を大きく設定しても消費電流の増大は殆どない。

なお、プッシュプル出力回路２１０においては、トランジスタＱ４５，Ｑ４６から成るプッシュプル回路は、出力端子ＯＵＴに接続される負荷容量を駆動するため、昇圧プッシュプル回路２２０よりも駆動能力が大きく設定される。即ち、トランジスタトランジスタＱ４５の駆動能力はトランジスタＱ４１の駆動能力より大きく設定される。

以下、本変更例に係るレベル変換回路の動作を説明する。単位レベル変換回路ＬＳ１，ＬＳ２の動作は、互いに相補的ではあるが基本的に同じであるため、ここでは主に単位レベル変換回路ＬＳ１の出力段回路１３０に関する動作を説明する。なお、単位レベル変換回路ＬＳ１，ＬＳ２それぞれの入力段回路１００およびプッシュプル回路１１０の動作は図９の回路の場合と同様であるので、ここでの詳細な説明は省略する。

例えば入力信号ＩＮＳ１がＨレベル（ＶＤＤ）、入力信号ＩＮＳ２がＬレベル（ＶＳＳ）のとき、単位レベル変換回路ＬＳ１では、入力段回路１００の出力信号（ノードＮ４の信号）はのＬレベル（略ＶＳＳ）であり、プッシュプル回路１１０の出力信号（ノードＮ５の信号）はＬレベル（ＶＳＳ）である。また単位レベル変換回路ＬＳ２では、入力段回路１００の出力信号（ノードＮ４の信号）はＨレベルであり（第７の変更例で説明したように、このときノードＮ４は充分に高い電圧レベルに昇圧されている）、プッシュプル回路１１０の出力信号（ノードＮ５の信号）はＨレベル（ＶＨ）である。

従って単位レベル変換回路ＬＳ１の昇圧プッシュプル回路２２０は、トランジスタＱ４１がオフ、トランジスタＱ４２がオンの状態であるので、その出力ノードＮ４１はＬレベル（ＶＳＳ）である。よってプッシュプル出力回路２１０のトランジスタＱ４５，Ｑ４７はオフ状態であり、また単位レベル変換回路ＬＳ２のノードＮ５がＨレベルなのでトランジスタＱ４６，Ｑ４８はオン状態であるため、ノードＮ４４および出力端子ＯＵＴはＬレベル（ＶＳＳ）である。

この状態から、入力信号ＩＮＳ１がＬレベル（ＶＳＳ）、入力信号ＩＮＳ２がＨレベル（ＶＤＤ）に変化すると、単位レベル変換回路ＬＳ１では、入力段回路１００の出力信号（ノードＮ４の信号）は充分高い電圧のＨレベルになり、プッシュプル回路１１０の出力信号（ノードＮ５の信号）はＨレベル（ＶＨ）になる。また単位レベル変換回路ＬＳ２では、入力段回路１００の出力信号（ノードＮ４の信号）はＬレベル（略ＶＳＳ）になり、プッシュプル回路１１０の出力信号（ノードＮ５の信号）はＬレベル（ＶＳＳ）になる。

すると単位レベル変換回路ＬＳ１の昇圧プッシュプル回路２２０では、トランジスタＱ４１がオン、トランジスタＱ４２がオフの状態になる。このときノードＮ４３はトランジスタＱ４４により電圧ＶＨ−Ｖｔｈｎに充電されているので、ノードＮ４１はＨレベルになる。一方、プッシュプル出力回路２１０では、トランジスタＱ４６，Ｑ４８がオフ状態になっており、またノードＮ４１がＨレベルになったことでトランジスタＱ４５，Ｑ４７がオンするため、ノードＮ４４および出力端子ＯＵＴ（最終出力信号ＯＵＴＳ１）の電圧レベルが上昇する。

このようにノードＮ４４の電圧レベルが上昇するとき、容量素子Ｃ４２を介した結合により、ノードＮ４３の電圧レベルが上昇される。ノードＮ４３の電圧レベルはトランジスタＱ４１を通してノードＮ４１に伝達され、ノードＮ４１の電圧レベルも上昇する。つまりノードＮ４４および出力端子ＯＵＴの電圧上昇が、容量素子Ｃ４１を介してノードＮ４３，Ｎ４１の電圧を上昇させ、その結果トランジスタＱ４５，Ｑ４７のゲート電圧に正帰還される。これによりトランジスタＱ４５，Ｑ４７は非飽和動作し、ノードＮ４４および出力端子ＯＵＴは高速に充電されて、電圧ＶＨのＨレベルになる。

このように本変更例によれば、出力端子ＯＵＴおよびノードＮ４４の電圧レベルの上昇が、トランジスタＱ４５，Ｑ４７のゲート電圧へと正帰還される。その結果トランジスタＱ４５，Ｑ４７のゲート・ソース間電圧が高められ、それらが非飽和動作するので、最終出力信号ＯＵＴＳ１，ＯＵＴＳ２の立ち上がり速度が高速になる。

またプッシュプル出力回路２１０では、トランジスタＱ４７，Ｑ４８から成るプッシュプル回路は専ら上記の正帰還を行う目的でノードＮ４４を充放電し、トランジスタＱ４５，Ｑ４６から成るプッシュプル回路は専ら出力端子ＯＵＴに接続される負荷容量を駆動する。ノードＮ４４と出力端子ＯＵＴとは分離されているため、上記の正帰還動作に出力端子ＯＵＴの電圧レベルの変化速度は影響しない。従って、出力端子ＯＵＴに大きな容量負荷が接続された場合など、最終出力信号ＯＵＴＳ１，ＯＵＴＳ２の立ち上がり速度が低下しても上記の正帰還動作の速度（ノードＮ４１の電圧上昇速度）には影響しない。よって安定して高速な動作が可能になる。

さらに昇圧プッシュプル回路２２０の駆動能力は入力段回路１００よりも大きく設定されているため、プッシュプル出力回路２１０へは、入力段回路１００の出力信号の駆動能力を高めた信号が供給される。このことも最終出力信号ＯＵＴＳ１，ＯＵＴＳ２の立ち上がり速度の向上に寄与している。

なお、プッシュプル出力回路２１０および昇圧プッシュプル回路２２０はいずれもレシオレス型の回路であり、定常状態での貫通電流は生じないので、実施の形態１と同様に消費電力は低く抑えられている。

図１０においては、図１の回路に対する変更例を示したが、図１０の入力段回路１００およびプッシュプル回路１１０は、図３〜図９の回路の入力段回路１００およびプッシュプル回路１１０としても適用することが可能である。

［第９の変更例］
図１１は、実施の形態１の第９の変更例に係るレベル変換回路を示す図である。本変更例は、図１０の回路の更なる変更例であり、トランジスタＱ４１，Ｑ４２，Ｑ４４から成る単位回路を１段のみ備える図１０の昇圧プッシュプル回路２２０を、それと同様のトランジスタＱ４１ａ，Ｑ４２ａ，Ｑ４４ａから成る単位回路を複数段（ｎ段）備えた多段構成としたものである。

多段構成の昇圧プッシュプル回路２２０において、トランジスタＱ４１ａ１，Ｑ４２ａ１，Ｑ４４ａ１および容量素子Ｃ１ａ１から成る最前段の単位回路は、図１０の昇圧プッシュプル回路１２０と同様に入力段回路１００により駆動される（即ち、トランジスタＱ４１ａ１のゲートは入力段回路１００のノードＮ４に接続される）。２段目以降の単位回路は自己の前段の単位回路により駆動される。即ち各段のトランジスタＱ４１ａ（Ｑ４１ａ２〜Ｑ４１ａｎ）のゲートは自己の前段のノードＮ４１ａ（Ｎ４１ａ１〜Ｎ４１ａ［ｎ−１］）に接続される。

また各段のノードＮ４３（Ｑ４１ａ１〜Ｑ４１ａｎ）は自己の次段のノードＮ４１ａ（Ｎ４１ａ１〜Ｎ４１ａｎ）に、容量素子Ｃ４１ａ（Ｃ４１ａ２〜Ｑ４１ａｎ）を介して接続される。最終段のノードＮ４３ａｎは、プッシュプル出力回路２１０のノードＮ４４に容量素子Ｃ４２を介して接続される。

そしてプッシュプル出力回路２１０は、最後段の単位回路によって駆動される（即ち、トランジスタＱ４７，Ｑ４５のゲートは最後段のノードＮ４ａｎに接続される）。

多段構成の昇圧プッシュプル回路２２０では、それを構成する複数の単位回路において、各段のトランジスタＱ４１ａ（Ｑ４１ａ１〜Ｑ４１ａｎ）の駆動能力が、後段のものほど大きく設定されている。

本変更例によれば、トランジスタＱ４５のゲートを充電する最後段のトランジスタＱ４１ａｎの駆動能力を極めて大きく設定することができる。そのため、出力端子ＯＵＴに接続される負荷容量が極めて大きい場合に対応可能なようにトランジスタＱ４５の駆動能力（ゲート幅）が大きく設計されていても、そのゲートを高速に充電することができ、最終出力信号ＯＵＴＳ１，ＯＵＴＳ２の立ち上がり速度の低下を防止することができる。

［第１０の変更例］
図１２は、実施の形態１の第１０の変更例に係るレベル変換回路を示す図である。本変更例は、図１１の回路の更なる変更例であり、多段構成の昇圧プッシュプル回路２２０において、その最後段を除く各段のトランジスタＱ４２ａ（Ｑ４２ａ１〜Ｑ４２ａ［ｎ−１］）のゲートを自己回路の入力端子ＩＮに接続させたものである。

図１１の回路では、他方回路のプッシュプル回路１１０の出力ノードＮ５に、全ての単位回路のトランジスタＱ４２ａ接続されるため、そのゲート容量の影響により当該ノードＮ５の寄生容量が増大し、入力段回路１００の出力信号の立ち上がり速度の低下が懸念される。本変更例では図１１の回路と比較して、ノードＮ５の寄生容量が小さくなり、入力段回路１００の出力信号の立ち上がり速度が速くなる。その結果、プッシュプル出力回路２１０のトランジスタＱ４６が高速に出力端子ＯＵＴを放電できるようになり、最終出力信号ＯＵＴＳ１，ＯＵＴＳ２の立ち下がり速度を向上できる。

さらに、昇圧プッシュプル回路２２０の最後段のトランジスタＱ４２ａｎ並びにプッシュプル出力回路２１０のトランジスタＱ４６のゲートを入力端子ＩＮに接続させても、動作させることは可能ではある。しかしその場合には、トランジスタＱ４５のゲート（ノードＮ４１ｎ）の電圧の立ち下がり速度が遅くなるので、トランジスタＱ４５がオフするタイミングが遅れ、トランジスタＱ４５，Ｑ４６を通して大きな貫通電流が流れるため好ましくない。

［第１１の変更例］
図１の回路においては単位レベル変換回路ＬＳ１，ＬＳ２の最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２のレベルは互いに相補的な関係になる。しかし用途によっては、例えば起動時などの所定期間にそれら２つの最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の両方を一旦非活性レベル（Ｌレベル）にすることが要求される場合がある。ここでは、そのような場合に対応可能な変更例を示す。

図１３は、実施の形態１の第１１の変更例に係るレベル変換回路であり、図１の回路に対し、単位レベル変換回路ＬＳ１，ＬＳ２において、所定のリセット信号ＲＳＴＳによって制御されるＮ型のトランジスタＱ２６，Ｑ２７，Ｑ２８を設けたものである。

トランジスタＱ２６，Ｑ２７，Ｑ２８各々のゲートはリセット信号ＲＳＴＳが供給されるリセット端子ＲＳＴに接続している。そしてトランジスタＱ２６がノードＮ１０とロー側電源線１０４との間に接続され、トランジスタＱ２７が出力端子ＯＵＴとロー側電源線１０４との間に接続され、トランジスタＱ２８はノードＮ８とハイ側電源線１０２との間に接続される。

よってリセット信号ＲＳＴＳがＨレベルになると、単位レベル変換回路ＬＳ１，ＬＳ２の両方において、ノードＮ１０および出力端子ＯＵＴがそれぞれトランジスタＱ２６，Ｑ２７により放電されてＬレベルにされ、ノードＮ８はトランジスタＱ２８により充電されたＨレベルにされる。

図１４は、図１３の回路の動作を示す信号波形図であり、最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の両方を一旦非活性レベル（Ｌレベル）にするときの動作を示している。この場合、入力信号ＩＮＳ１，ＩＮＳ２は電圧ＶＤＤで入力される（時刻ｔ₀）。すると単位レベル変換回路ＬＳ１，ＬＳ２の各々で入力段回路１００およびプッシュプル回路１１０の出力信号がＬレベル（ＶＳＳ）になる。その結果、単位レベル変換回路ＬＳ１，ＬＳ２の両方において、トランジスタＱ１７，Ｑ１８，Ｑ２０が全てオフになるため最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の電圧レベルは共に不定状態となる。

続いてリセット信号ＲＳＴＳがＨレベル（ＶＨ）にされる（時刻ｔ₁）。すると単位レベル変換回路ＬＳ１，ＬＳ２それぞれのトランジスタＱ２６，Ｑ２７，Ｑ２８がオンになり、ノードＮ８がＨレベル（ＶＨ−Ｖｔｈｎ）、ノードＮ１０および出力端子ＯＵＴをＬレベル（ＶＳＳ）になる。つまり最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２の両方が、非活性レベル（Ｌレベル）になる。

その後リセット信号ＲＳＴＳのレベルがＶＳＳにされる（時刻ｔ₂）。すると単位レベル変換回路ＬＳ１，ＬＳ２それぞれのトランジスタＱ２６，Ｑ２７がオフになり、ノードＮ１０および出力端子ＯＵＴのレベルが高インピーダンス状態（フローティング状態）になる。このときノードＮ１０および出力端子ＯＵＴは、容量素子Ｃ５および出力端子ＯＵＴに接続された負荷容量によってＬレベルに保持される。

そして時刻ｔ₃以降は、入力信号ＩＮＳ１，ＩＮＳ２が相補的に変化する通常動作になる。例えば時刻ｔ₃で、入力信号ＩＮＳ２はＨレベルのまま入力信号ＩＮＳ１がＬレベルに変化すると、最終出力信号／ＯＵＴＳ２はＬレベルのまま最終出力信号／ＯＵＴＳ１がＨレベルに変化する。

さらに時刻ｔ₄で、入力信号ＩＮＳ１がＨレベル、入力信号ＩＮＳ２がＬレベルにそれぞれ変化すると、応じて最終出力信号／ＯＵＴＳ１がＬレベル、入力信号ＩＮＳ２がＨレベルにそれぞれ変化する。

以降、入力信号ＩＮＳ１，ＩＮＳ２のレベル変化に応じて、時刻ｔ₃，ｔ₄と同様に、最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２のレベルが変化する。

以上の説明では、リセット信号ＲＳＴＳを、Ｈレベル電圧がＶＨ、Ｌレベル電圧がＶＳＳの信号として説明した。そのようなリセット信号ＲＳＴＳは、例えば入力段回路１００と同じ構成の信号生成回路（リセット信号生成回路）を用いて生成することが可能である。

トランジスタＱ２６，Ｑ２７，Ｑ２８は大きな駆動能力を必要とされるものではなくゲート容量は小さく設定されるため、それらを駆動するリセット信号ＲＳＴＳの駆動能力は小さくてよい。そのため入力段回路１００と同じ構成すなわちレシオ回路のリセット信号生成回路を用いても、その駆動能力は小さくてよく、消費電力の増大を抑えることができる。

なお、ノードＮ８がフローティング状態になったときに、当該ノードＮ８がトランジスタＱ１３のオフリーク電流によって自ずからＨレベルに充電される場合には、トランジスタＱ２８は省略してもよい。

また単位レベル変換回路ＬＳ１，ＬＳ２のノードＮ１０および出力端子ＯＵＴが長期間高インピーダンス状態になることが、出力端子ＯＵＴに接続される回路の誤動作を引き起こすなどの問題を生じさせる場合には、リセット信号ＲＳＴＳを立ち下げるタイミング（図１４の時刻ｔ₂）を、通常動作が開始される（時刻ｔ₃）に近づければよい。

図１４においては、図１の回路に対する変更例を示したが、図１４のトランジスタＱ２６，Ｑ２７，Ｑ２８は、図３〜図９の出力段回路１３０に対しても適用することが可能である。

＜実施の形態２＞
実施の形態２では、実施の形態１と同様の機能を有するレベル変換回路を、Ｐ型トランジスタを用いて構成する。

図１５は、実施の形態２に係るレベル変換回路の構成を示す図である。当該レベル変換回路は、図１の回路と同様に機能する回路を、Ｐ型トランジスタにより実現した例である。即ち図１５の回路は、図１の回路に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし（図１の電源線１０２にロー側電源電圧を供給し、電源線１０４にハイ側電源電圧を供給する）、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）したものである。なお図１５において、図１のレベル変換回路に示したものに対応する各要素については、それと同一の符号に「Ｂ」の添え字を付して示している。

図１５は、本発明の実施の形態２に係るレベル変換回路の構成を示す図である。当該レベル変換回路も２つの単位レベル変換回路ＬＳ１，ＬＳ２により構成されている。

単位レベル変換回路ＬＳ１，ＬＳ２のそれぞれには、ロー側電源として電圧ＶＬＢ、ハイ側電源として電圧ＶＨＢが供給されている。ロー側電源電圧ＶＬＢは、各信号の電圧の基準レベルとなる基準電圧ＧＮＤ（＝０Ｖ）と同じ電圧でも、それよりも低い負極性の電圧でもよい。

当該単位レベル変換回路ＬＳ１，ＬＳ２は、それぞれ最終出力信号／ＯＵＴＳＢ１，／ＯＵＴＳＢ２として、Ｌレベルがロー側電源電圧ＶＬＢ、Ｈレベルがハイ側電源電圧ＶＨＢとなる電圧信号を出力することができる。一方、入力信号ＩＮＳＢ１，ＩＮＳＢ２は、Ｌレベルが電圧ＶＭＢ、Ｈレベルが電圧ＶＨＢである電圧信号とする。

電圧ＶＭＢは、出力信号／ＯＵＴＳＢのＬレベル電圧ＶＬＢよりも高い。実使用上では、電圧ＶＬＢは、Ｎ型トランジスタを用いた場合のロー側電圧レベル（電圧ＶＳＳ）と同じに設定される。ここでは説明の簡単のため、入力信号ＩＮＳ１，ＩＮＳ２のＨレベル電圧と最終出力信号／ＯＵＴＳ１，／ＯＵＴＳ２のＨレベル電圧とを同じ電圧レベル（ＶＨＢ）とする。また電圧ＶＭＢと電圧ＶＨＢとの差をＶＤＤとすると、この電圧ＶＤＤは、トランジスタＱ２Ｂ，Ｑ６Ｂのしきい値電圧の絶対値よりもある程度大きい値であればよい。

つまり単位レベル変換回路ＬＳ１，ＬＳ２は、振幅ＶＤＤを有する入力信号ＩＮＳＢ１，ＩＮＳＢ２を、それよりも大きな振幅ＶＨＢを有し且つ論理レベルが反転した（逆相の）出力信号／ＯＵＴＳＢ１，／ＯＵＴＳＢ２に変換するようにそれぞれ機能する。入力信号ＩＮＳＢ１，ＩＮＳＢ２は、互いに逆の論理レベルをとる相補な信号である。従って２つの出力信号／ＯＵＴＳＢ１，／ＯＵＴＳＢ２も互いに相補な信号となる。

図１５の如く、単位レベル変換回路ＬＳ１，ＬＳ２１は互いにほぼ同様の構成を有しており、それぞれ入力段回路１００Ｂ、プッシュプル回路１１０Ｂおよび出力段回路１３０Ｂから成っている。

入力段回路１００Ｂは、ブートストラップ型のインバータであり、入力端子ＩＮＢの信号（入力信号ＩＮＳＢ１またはＩＮＳＢ２）を電圧ＶＬＢと電圧ＶＨＢとの間で変化する逆相の信号に変換する。プッシュプル回路１１０Ｂは、入力端子ＩＮＢの信号（入力信号ＩＮＳＢ１またはＩＮＳＢ２）および入力段回路１００Ｂの出力信号（第１内部信号）により制御され、同じく電圧ＶＬＢと電圧ＶＨＢとの間で変化する信号を出力する。入力段回路１００Ｂからは、入力段回路１００Ｂの出力信号と同じ論理レベルをとる（同相の）信号が出力される。即ちプッシュプル回路１１０Ｂの出力信号（第２内部信号）も、入力端子ＩＮＢの信号とは逆相になる。

出力段回路１３０Ｂは、単位レベル変換回路（ＬＳ１またはＬＳ２）の最終出力信号（／ＯＵＴＳＢ１または／ＯＵＴＳＢ２）を生成するための回路であり、特許文献１の図１３に開示されているレシオレスブートストラップ型出力駆動段（１３０）をＰ型トランジスタを用いて構成したものである。

出力段回路１３０Ｂは、自己回路に属する入力段回路１００Ｂおよびプッシュプル回路１１０Ｂの出力信号と、他方回路に属するプッシュプル回路１１０Ｂの出力信号によって駆動される。即ち、単位レベル変換回路ＬＳ１の出力段回路１３０Ｂは、単位レベル変換回路ＬＳ１の入力段回路１００Ｂおよびプッシュプル回路１１０Ｂと、単位レベル変換回路ＬＳ２のプッシュプル回路１１０Ｂとにより駆動される。同様に単位レベル変換回路ＬＳ２の出力段回路１３０Ｂは、単位レベル変換回路ＬＳ２の入力段回路１００Ｂおよびプッシュプル回路１１０Ｂと、単位レベル変換回路ＬＳ１のプッシュプル回路１１０Ｂとにより駆動される。

単位レベル変換回路ＬＳ１，ＬＳ２それぞれにおいて、入力段回路１００Ｂは、Ｐ型のトランジスタＱ１Ｂ，Ｑ４Ｂ，Ｑ７Ｂと、容量素子Ｃ３Ｂとから構成されている。上記のとおり入力段回路１００Ｂはブートストラップ型インバータであり、トランジスタＱ１Ｂ，Ｑ７Ｂおよび容量素子Ｃ３Ｂから成る回路が当該インバータの負荷回路（ブートストラップ型負荷回路）として機能し、トランジスタＱ４Ｂが当該インバータのドライブ素子として機能する。

ロー側電源ノードＳ２Ｂを介して電圧ＶＬＢが供給されるロー側電源線１０２Ｂと、ハイ側電源ノードＳ１Ｂを介して電圧ＶＨＢが供給されるハイ側電源線１０４Ｂとの間には、トランジスタＱ１Ｂ，Ｑ４Ｂが直列に接続される。トランジスタＱ１Ｂ，Ｑ４Ｂ間の接続ノードＮ４Ｂが、当該入力段回路１００Ｂの出力ノードとなる。トランジスタＱ４Ｂは、ハイ側電源線１０４ＢとノードＮ４Ｂとの間に接続し、そのゲートは入力端子ＩＮＢに接続されている。

トランジスタＱ１Ｂは、ロー側電源線１０２ＢとノードＮ４Ｂとの間に接続し、そのゲートが接続するノードＮ３ＢとノードＮ４Ｂとの間にフィードバック容量（ブートストラップ容量）としての容量素子Ｃ３Ｂが接続される。

トランジスタＱ７Ｂは、ノードＮ３Ｂとロー側電源線１０２Ｂとの間に接続し、そのゲートはロー側電源線１０２Ｂに接続される。つまりトランジスタＱ７Ｂは、ノードＮ３Ｂからロー側電源線１０２Ｂへの向きのみに電流を流すようにダイオード接続されており、その方向を順方向とする一方向性電流駆動素子として働く。

このトランジスタＱ７Ｂは、ノードＮ３Ｂを放電して電圧ＶＬＢ＋Ｖｔｈｐにする（このＶｔｈｐはトランジスタＱ７Ｂのしきい値電圧の絶対値である）。ロー側電源電圧ＶＬＢは、このＶＬＢ＋Ｖｔｈｐの値がトランジスタＱ１Ｂのしきい値電圧の絶対値よりも大きくなるように設定されている。つまりノードＮ３Ｂが電圧ＶＬＢ＋Ｖｔｈｐのとき、トランジスタＱ１Ｂはオン状態になる。

プッシュプル回路１１０Ｂは、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列接続したトランジスタＱ８Ｂ，Ｑ９Ｂから成る。その間の接続ノードＮ５Ｂが、プッシュプル回路１１０Ｂの出力ノードになる。トランジスタＱ８Ｂはロー側電源線１０２ＢとノードＮ５Ｂとの間に接続し、ゲートは入力段回路１００ＢのノードＮ４Ｂに接続される。トランジスタＱ９Ｂは、ノードＮ５Ｂとハイ側電源線１０４Ｂとの間に接続し、ゲートは入力端子ＩＮＢに接続される。

出力段回路１３０Ｂは、Ｐ型のトランジスタＱ１３Ｂ〜Ｑ２０Ｂおよび容量素子Ｃ５Ｂから成っている。トランジスタＱ１３Ｂ，Ｑ１４Ｂは、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１３Ｂ，Ｑ１４Ｂ間の接続ノードをノードＮ８Ｂとすると、ロー側電源線１０２ＢとノードＮ８Ｂとの間に接続するトランジスタＱ１３Ｂのゲートは、他方回路のノードＮ４Ｂに接続される。具体的には、単位レベル変換回路ＬＳ１のトランジスタＱ１３Ｂのゲートは単位レベル変換回路ＬＳ２のノードＮ４Ｂに接続され、単位レベル変換回路ＬＳ２のトランジスタＱ１３Ｂのゲートは単位レベル変換回路ＬＳ１のノードＮ４Ｂに接続される。即ち、トランジスタＱ１３Ｂは、他方回路の入力段回路１００Ｂの出力信号に従って、ノードＮ８Ｂの電荷をロー側電源線１０２Ｂへと放電するものである。

またノードＮ８Ｂとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ１４Ｂのゲートは、自己回路の出力端子ＯＵＴＢに接続される。つまりトランジスタＱ１４Ｂは、自己回路の最終出力信号（／ＯＵＴＳＢ１または／ＯＵＴＳＢ２）に従ってノードＮ８Ｂをハイ側電源線１０４Ｂからの電流で充電するものである。

トランジスタＱ１７Ｂ，Ｑ１８Ｂも、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１７Ｂ，Ｑ１８Ｂ間の接続ノードをノードＮ１０Ｂとすると、ロー側電源線１０２ＢとノードＮ１０Ｂとの間に接続するトランジスタＱ１７Ｂのゲートは、自己回路のノードＮ４Ｂに接続される。即ち、トランジスタＱ１７Ｂは、自己回路の入力段回路１００Ｂの出力信号に従ってノードＮ１０Ｂの電荷をロー側電源線１０２Ｂへと放電するものである。

ノードＮ１０Ｂとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ１８Ｂのゲートは、他方回路のノードＮ５Ｂに接続される。即ちトランジスタＱ１８Ｂは、他方回路のプッシュプル回路１１０Ｂの出力信号に従ってノードＮ１０Ｂをハイ側電源線１０４Ｂからの電流で充電するものである。

トランジスタＱ１５Ｂ，Ｑ１６Ｂも、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１５Ｂ，Ｑ１６Ｂ間の接続ノードをノードＮ９Ｂとすると、ロー側電源線１０２ＢとノードＮ９Ｂとの間に接続するトランジスタＱ１５ＢのゲートはノードＮ１０Ｂに接続され、ノードＮ９Ｂとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ１６ＢのゲートはノードＮ８Ｂに接続される。また容量素子Ｃ５Ｂは、ノードＮ９ＢとノードＮ１０Ｂとの間に接続される。

即ち、トランジスタＱ１５Ｂは、ノードＮ１０Ｂの電圧レベルに従ってノードＮ９Ｂの電荷をロー側電源線１０２Ｂへと放電するものであり、トランジスタＱ１６Ｂは、ノードＮ８Ｂの電圧レベルに従ってノードＮ９Ｂをハイ側電源線１０４Ｂからの電流で充電するものである。

トランジスタＱ１９Ｂ，Ｑ２０Ｂも、ロー側電源線１０２Ｂとハイ側電源線１０４Ｂとの間に直列に接続している。トランジスタＱ１９Ｂ，Ｑ２０Ｂ間の接続ノードが当該単位レベル変換回路の出力端子ＯＵＴＢとなり、そこから最終出力信号（／ＯＵＴＳＢ１または／ＯＵＴＳＢ２）が出力される。ロー側電源線１０２Ｂと出力端子ＯＵＴＢとの間に接続するトランジスタＱ１９ＢのゲートはノードＮ１０Ｂに接続される。即ち、トランジスタＱ１９Ｂは、ノードＮ１０Ｂの電圧レベルに従って出力端子ＯＵＴＢの電荷をロー側電源線１０２Ｂへと放電するものである。

また出力端子ＯＵＴＢとハイ側電源線１０４Ｂとの間に接続するトランジスタＱ２０Ｂのゲートは、上記のトランジスタＱ１８Ｂのゲート共に、他方回路のノードＮ５Ｂに接続される。つまりトランジスタＱ２０Ｂは、他方回路のプッシュプル回路１１０Ｂの出力信号に従って出力端子ＯＵＴＢをハイ側電源線１０４Ｂからの電流で充電するものである。

出力段回路１３０Ｂにおいては、以下に詳細にその動作を説明するように、自己回路および他方回路の各ノードの電圧変化の遅延を利用して、ロー側電源線１０２Ｂからハイ側電源線１０４Ｂへの貫通電流経路を遮断しており、それにより消費電流を抑制している。また、この出力段回路１３０Ｂの動作によって、最終出力信号（／ＯＵＴＳＢ１または／ＯＵＴＳＢ２）は正確に電圧ＶＬＢおよびＶＨＢの間で変化するようになる。

図１６は、本実施の形態のレベル変換回路（図１５）の動作を示す信号波形図である。図１６を参照し、当該レベル変換回路の動作を説明する。なおレベル変換回路を構成する各Ｐ型トランジスタのしきい値電圧は全て等しく、その絶対値をＶｔｈｐとする。

まず初期状態として、単位レベル変換回路ＬＳ１の入力信号ＩＮＳＢ１がＬレベル（ＶＭＢ）、単位レベル変換回路ＬＳ２の入力信号ＩＮＳＢ２がＨレベル（ＶＨＢ）であるとする（図１６の時刻ｔ₁₀）。

このとき単位レベル変換回路ＬＳ１の入力段回路１００Ｂおよびプッシュプル回路１１０Ｂでは、トランジスタＱ４Ｂ，Ｑ９Ｂがオン状態である。ノードＮ３ＢはトランジスタＱ３Ｂにより電圧ＶＬＢ＋Ｖｔｈｐに放電されているので、トランジスタＱ１Ｂはオン状態であるが、トランジスタＱ４Ｂの駆動能力（電流を流す能力）はトランジスタＱ１Ｂよりも充分小さく設定されているので、ノードＮ４ＢはＨレベルである。よってトランジスタＱ８Ｂはオフ状態であり、ノードＮ５ＢもＨレベルである。

入力段回路１００Ｂはレシオ回路であり、その出力信号（ノードＮ４Ｂの電圧レベル）のＨレベル電圧はトランジスタＱ１Ｂ，Ｑ４Ｂのオン抵抗比により決まる。トランジスタＱ４Ｂのオン抵抗をトランジスタＱ１Ｂよりも充分小さく設定すれば、出力オフセット電圧をほぼ０に（Ｈレベル電圧をほぼＶＨＢに）することができる。そうすれば、入力段回路１００Ｂがプッシュプル回路１１０ＢのトランジスタＱ８Ｂをより確実にオフにすることができるようになり、動作の信頼性が向上する。

一方、単位レベル変換回路ＬＳ２の入力段回路１００Ｂおよびプッシュプル回路１１０Ｂでは、トランジスタＱ４Ｂ，Ｑ９Ｂがオフ状態である。ノードＮ３ＢはＬレベルに放電されておりトランジスタＱ１Ｂはオン状態であるので、ノードＮ４ＢはＬレベルである。よってトランジスタＱ８Ｂはオン状態であり、ノードＮ５ＢもＬレベルである。詳細は後述するが、このときトランジスタＱ１Ｂは、容量素子Ｃ３Ｂを介したブートストラップ作用により非飽和領域で動作しており、ノードＮ４ＢのＬレベルは電圧ＶＬＢとなっている。

従って、単位レベル変換回路ＬＳ１の出力段回路１３０Ｂでは、トランジスタＱ１８Ｂ，Ｑ２０Ｂがオン状態、トランジスタＱ１７Ｂがオフ状態であるので、ノードＮ１０Ｂおよび出力端子ＯＵＴＢ（最終出力信号／ＯＵＴＳＢ１）はＨレベルである。応じてトランジスタＱ１４Ｂはオフ状態であり、またトランジスタＱ１３Ｂはオン状態であるのでノードＮ８ＢはＬレベル（ＶＬＢ＋Ｖｔｈｐ）である。よってトランジスタＱ１５Ｂはオフ状態、トランジスタＱ１６Ｂはオン状態であるのでノードＮ９ＢはＨレベル（ＶＨＢ）である。

逆に単位レベル変換回路ＬＳ２の出力段回路１３０Ｂでは、トランジスタＱ１８Ｂ，２０がオフ状態であり、ノードＮ１０ＢはＬレベルに放電されておりトランジスタＱ１９Ｂがオンしており出力端子ＯＵＴＢ（最終出力信号／ＯＵＴＳＢ２）はＬレベルである。よってトランジスタＱ１４Ｂはオン状態であり、またトランジスタＱ１３Ｂはオフ状態であるのでノードＮ８ＢはＨレベル（ＶＨＢ）である。よってトランジスタＱ１５Ｂはオン状態、トランジスタＱ１６Ｂはオフ状態であるのでノードＮ９ＢはＬレベル（ＶＬＢ）である。詳細は後述するが、このときトランジスタＱ１５Ｂ，Ｑ１９Ｂは非飽和領域で動作しており、ノードＮ９Ｂおよび最終出力信号／ＯＵＴＳＢ２のＬレベルは電圧ＶＬＢとなっている。

この初期状態の説明から分かるように図１５のレベル変換回路では、定常状態においてロー側電源線１０２Ｂからハイ側電源線１０４Ｂへ直流電流（貫通電流）が流れる経路は、Ｌレベルの入力信号が供給されている側の単位レベル変換回路（上記の初期状態では単位レベル変換回路ＬＳ１）の入力段回路１００ＢのトランジスタＱ１Ｂ，Ｑ４Ｂを通した経路のみである。

この初期状態から、時刻ｔ₁₁で、入力信号ＩＮＳＢ１がＨレベル（ＶＨＢ）、入力信号ＩＮＳＢ２がＬレベル（ＶＭＢ）にそれぞれ変化する。

このとき単位レベル変換回路ＬＳ１の入力段回路１００Ｂでは、トランジスタＱ４Ｂがオフになり、トランジスタＱ１Ｂを流れる電流によってノードＮ４Ｂが放電され、その電圧レベルが低下する。このとき容量素子Ｃ３Ｂを介する結合により、ノードＮ３Ｂの電圧レベルが低下しようとする。するとダイオード接続したトランジスタＱ７Ｂがオフになり、ノードＮ３Ｂは所定の電圧レベルにまで引き下げられ、トランジスタＱ１Ｂのゲート・ソース間電圧が高められる（ブートストラップ作用）。その結果、トランジスタＱ１Ｂは非飽和領域で動作するようになり、ノードＮ４Ｂは電圧ＶＬＢのＬレベルになる。

よって単位レベル変換回路ＬＳ１のプッシュプル回路１１０Ｂでは、トランジスタＱ９Ｂがオフ、トランジスタＱ８Ｂがオンになり、ノードＮ５ＢはＬレベルになる。このＬレベル電圧は、トランジスタＱ８Ｂのしきい値電圧分の損失を伴うため、ＶＬＢ＋Ｖｔｈｐである。また上記入力段回路１００Ｂの動作から分かるように、ノードＮ４Ｂのレベル変化は、入力信号ＩＮＳＢ１のレベル変化に追随して生じる。よってノードＮ５Ｂの放電の際には、トランジスタＱ９Ｂがオフした後でトランジスタＱ８Ｂがオンする。従ってその際にトランジスタＱ８Ｂ，Ｑ９Ｂを流れる貫通電流は殆ど生じない。

一方、単位レベル変換回路ＬＳ２の入力段回路１００Ｂでは、トランジスタＱ４Ｂがオンになり、ノードＮ４Ｂが充電されてその電圧レベルが上昇する。応じてノードＮ３Ｂの電圧レベルも上昇するがトランジスタＱ７Ｂによる放電により電圧ＶＬＢ＋Ｖｔｈｐに保持され、トランジスタＱ１Ｂはオン状態を維持する。しかしトランジスタＱ４ＢはトランジスタＱ１Ｂよりも充分大きな駆動能力（充分低いオン抵抗）を有しているため、ノードＮ４ＢはＨレベル（≒ＶＨＢ）になる（入力段回路１００Ｂの出力オフセット電圧はほぼ０である）。

よって単位レベル変換回路ＬＳ２のプッシュプル回路１１０Ｂでは、トランジスタＱ９Ｂがオン、トランジスタＱ８Ｂがオフになり、ノードＮ５Ｂは充電されてＨレベルになる。またノードＮ４Ｂのレベル変化は入力信号ＩＮＳＢ１のレベル変化に追随して生じるので、このノードＮ５Ｂの充電の際には、トランジスタＱ９Ｂがオンした後でトランジスタＱ８Ｂがオフになる。よってトランジスタＱ９ＢがオンしてからトランジスタＱ８Ｂがオフになるまでの間に貫通電流が生じることとなるが、それはごく短い期間であるのでその電流量は僅かである。また、入力段回路１００Ｂの出力オフセット電圧がほぼ０であるので、トランジスタＱ８Ｂは確実にオフになっており、定常状態での貫通電流は生じない。

このように時刻ｔ₁₁においては、単位レベル変換回路ＬＳ１では、入力段回路１００Ｂの出力信号（ノードＮ４Ｂの信号）は略電圧ＶＨＢのＨレベルになり、それに追随してプッシュプル回路１１０Ｂの出力信号（ノードＮ５Ｂの信号）が電圧ＶＨＢのＨレベルとなる。また、単位レベル変換回路ＬＳ２では、入力段回路１００Ｂの出力信号（ノードＮ４Ｂの信号）は電圧ＶＬＢのＬレベル（ＶＬＢ）になり、それに追随してプッシュプル回路１１０Ｂの出力信号（ノードＮ５Ｂの信号）が電圧ＶＬＢ＋ＶｔｈｐのＬレベルとなる。

以上を踏まえ、時刻ｔ₁₁における単位レベル変換回路ＬＳ１，ＬＳ２それぞれの出力段回路１３０Ｂの動作を説明する。

まずは単位レベル変換回路ＬＳ１の出力段回路１３０Ｂの動作から説明する。当該出力段回路１３０Ｂでは、まず当該単位レベル変換回路ＬＳ１（自己回路）のＮ４ＢがＬレベルになったときにトランジスタＱ１７Ｂがオンし、それとほぼ同時に単位レベル変換回路ＬＳ２（他方回路）のノードＮ４ＢがＨレベルになったときにトランジスタＱ１３Ｂがオフになる。そして他方回路のノードＮ５ＢがＨレベルになるとトランジスタＱ１８Ｂ，Ｑ２０Ｂもオフになる。

この時点では最終出力信号／ＯＵＴＳＢ１はまだＨレベル（ＶＨＢ）であるので、トランジスタＱ１４Ｂはオフ状態にある。よってトランジスタＱ１３Ｂがオフになっても、ノードＮ８Ｂはフローティング状態で電圧ＶＬＢ＋ＶｔｈｐのＬレベルに維持される。

またトランジスタＱ１７Ｂがオン、トランジスタＱ１８ＢがオフになったことでノードＮ１０Ｂが放電され、その電圧レベルが低下する。ノードＮ１０Ｂは容量素子Ｃ５Ｂを介してノードＮ９Ｂと容量結合しているが、この時点ではノードＮ８ＢはＬレベルに維持されておりトランジスタＱ１６Ｂはオン状態であるので、ノードＮ１０Ｂの電圧レベルが低下してもノードＮ９Ｂはほぼ電圧ＶＨＢでＨレベルに維持される。またノードＮ１０Ｂの放電が進み、ノードＮ１０Ｂ，Ｎ９Ｂ間の電圧がトランジスタＱ１５Ｂのしきい値電圧を超えるとトランジスタＱ１５Ｂがオンになるが、トランジスタＱ１５ＢはトランジスタＱ１６Ｂよりもオン抵抗が充分大きく設定されており、このときもノードＮ９Ｂはほぼ電圧ＶＨＢでＨレベルに維持される。その結果ノードＮ１０Ｂは電圧ＶＬＢ＋ＶｔｈｐのＬレベルになる。

ノードＮ１０ＢがＬレベル（ＶＬＢ＋Ｖｔｈｐ）になるとトランジスタＱ１９Ｂがオンになり、出力端子ＯＵＴＢは放電され、その電圧レベルが低下する。上記の動作から分かるようにこの出力端子ＯＵＴＢの放電の際、トランジスタＱ１９Ｂがオンするより先にトランジスタＱ２０Ｂがオフになるので、トランジスタＱ１９Ｂ，Ｑ２０Ｂを経路とする貫通電流の発生は防止されている。

出力端子ＯＵＴＢの放電が進むと、トランジスタＱ１４Ｂがオンになり、ノードＮ８Ｂが充電されてＨレベル（ＶＨＢ）になる。応じて、トランジスタＱ１６Ｂがオフになるので、ノードＮ９ＢはトランジスタＱ１５Ｂを通して放電され、電圧レベルが低下する。このノードＮ９Ｂの電圧レベルの低下は、容量素子Ｃ５Ｂを介してノードＮ１０Ｂに伝達され、ノードＮ１０Ｂの電圧レベルも低下する。ノードＮ１０Ｂの電圧レベルが低下するとトランジスタＱ１７Ｂはオフ状態になり、ノードＮ１０Ｂはフローティング状態になるので、ノードＮ１０Ｂの電圧レベルは更に低下し、電圧ＶＬＢよりも高い電圧ＶＬＢ＋ΔＶＡになる（ΔＶＡは、ノードＮ９Ｂの電圧変化量および、ノードＮ１０Ｂに付随する寄生容量と容量素子Ｃ５Ｂの容量値との比によって決まる）。

このようにトランジスタＱ１３Ｂ〜Ｑ１６Ｂから成る回路は、トランジスタＱ１９Ｂがオンしして最終出力信号／ＯＵＴＳＢ１が活性化するときに、ノードＮ９Ｂの電圧レベルを低下させることで、ノードＮ１０Ｂの電圧レベルを低下させる。これによりトランジスタＱ１９Ｂのゲート・ソース間電圧が高められる。つまりトランジスタＱ１３Ｂ〜Ｑ１６Ｂから成る回路は、最終出力信号／ＯＵＴＳＢ１に基づいて動作し、最終出力信号／ＯＵＴＳＢ１の活性化時にトランジスタＱ１９Ｂのゲート・ソース間電圧を高める昇圧回路を構成している。

このように出力段回路１３０Ｂでは、トランジスタＱ１９Ｂが出力端子ＯＵＴＢを放電することで当該出力端子ＯＵＴＢの電圧レベルが低下すると、その電圧低下がノードＮ１０Ｂ（トランジスタＱ１９Ｂのゲート）にフィードバックされるブートストラップ効果が得られる。それによりノードＮ１０Ｂの電圧レベルが低下することで、トランジスタＱ１９Ｂは電流駆動力が高くなり、且つ非飽和動作する。従って、出力端子ＯＵＴＢは高速に放電されて電圧ＶＬＢのＬレベルになる。

なお、このときトランジスタＱ１５Ｂも非飽和動作するため、ノードＮ９Ｂの電圧レベルはＶＬＢになる。上記のように、トランジスタＱ１５ＢはノードＮ１０Ｂが放電されたときにオンになり、トランジスタＱ１６Ｂはその後にノードＮ８Ｂが充電されることでオフになる。つまりトランジスタＱ１６Ｂがオフするよりも先に、トランジスタＱ１５Ｂがオンになるので、その間はトランジスタＱ１５Ｂ，Ｑ１６Ｂを通して貫通電流が流れる。但し、トランジスタＱ１５Ｂ，Ｑ１６Ｂの電流駆動力を充分に小さくすれば、消費電流の増大は防止できる。

またその貫通電流が生じる期間は、トランジスタＱ１５Ｂと共にトランジスタＱ１９Ｂがオンしてから出力端子ＯＵＴＢが放電されてＬレベルになるまでの短い期間に過ぎない。トランジスタＱ１９Ｂの電流駆動力が大きいほどその期間を短くでき、当該貫通電流による消費電流を小さくできる。特に出力端子ＯＵＴＢにかかる負荷容量が大きい場合には、出力端子ＯＵＴＢの放電に時間がかかるのを防止するために、トランジスタＱ１９Ｂの電流駆動力を充分大きく設定しておくことが望ましい。出力段回路１３０Ｂはレシオレス型の回路であり、定常状態では貫通電流が生じないので、トランジスタＱ１９Ｂの電流駆動力を大きく設定しても定常状態における消費電力の増大は伴わない。

次に、時刻ｔ₁₁における単位レベル変換回路ＬＳ２の出力段回路１３０Ｂの動作を説明する。当該出力段回路１３０Ｂでは、単位レベル変換回路ＬＳ２（自己回路）のノードＮ４ＢがＨレベルになったときにトランジスタＱ１７Ｂがオフし、それとほぼ同時に単位レベル変換回路ＬＳ１（他方回路）のノードＮ４ＢがＬレベルになったときにトランジスタＱ１３Ｂがオンになる。そして他方回路のノードＮ５ＢがＬレベルになるとトランジスタＱ１８Ｂ，Ｑ２０Ｂがオンになる。

従って、ノードＮ１０Ｂおよび出力端子ＯＵＴＢが充電され、それぞれＨレベルになる。ノードＮ１０ＢがＨレベルになるとトランジスタＱ１９Ｂ，Ｑ１５Ｂはオフになるので、最終出力信号／ＯＵＴＳＢ２は電圧ＶＨＢのＨレベルになる。

出力端子ＯＵＴＢがＨレベルになりトランジスタＱ１４Ｂがオフになると、トランジスタＱ１３Ｂが既にオンしているので、ノードＮ８Ｂが放電されて電圧ＶＬＢ＋ＶｔｈｐのＬレベルになる。応じてトランジスタＱ１６Ｂがオンし、ノードＮ９Ｂは電圧ＶＨＢのＨレベルになる。

このノードＮ８Ｂの放電の際には、トランジスタＱ１４Ｂがオフより先にトランジスタＱ１３Ｂがオンしているため、トランジスタＱ１３ＢがオンしてトランジスタＱ１４Ｂがオフするまでの間は、トランジスタＱ１３Ｂ，Ｑ１４Ｂを通して貫通電流が流れる。しかし最終出力信号／ＯＵＴＳＢ２は高速で充電されてＨレベル（ＶＨＢ）になるため、その期間はごく短期間でありその貫通電流の電流量は僅かである。またノードＮ９Ｂの充電に際しては、トランジスタＱ１６Ｂがオンするより先にトランジスタＱ１５Ｂがオフになるので、トランジスタＱ１５Ｂ，Ｑ１６Ｂを通しての貫通電流は生じない。

以上の動作により、時刻ｔ₁₁後の単位レベル変換回路ＬＳ１は、時刻ｔ₁₀における単位レベル変換回路ＬＳ２の定常状態（初期状態）と同じ状態になり、単位レベル変換回路ＬＳ２は、時刻ｔ₁₀における単位レベル変換回路ＬＳ１の定常状態（初期状態）と同じ状態になる（つまり単位レベル変換回路ＬＳ１，ＬＳ２の状態が時刻ｔ₁₀のときから互いに入れ替わる）。この状態は、次に入力信号ＩＮＳＢ１，ＩＮＳＢ２のレベルが変化するまで継続される。先に述べたように当該レベル変換回路では、定常状態での貫通電流の経路は、Ｌレベルの入力信号が供給されている側の単位レベル変換回路のトランジスタＱ１Ｂ，Ｑ４Ｂを通した経路のみであるので、時刻ｔ₁₁後の定常状態では単位レベル変換回路ＬＳ２のトランジスタＱ１Ｂ，Ｑ４Ｂを通した経路のみで貫通電流が生じる。

そして時刻ｔ₁₂で、入力信号ＩＮＳＢ１がＬレベル（ＶＭＢ）、入力信号ＩＮＳＢ２がＨレベル（ＶＨＢ）にそれぞれ変化する。このとき単位レベル変換回路ＬＳ１では、時刻ｔ₁₁における単位レベル変換回路ＬＳ２と同じ動作が行われ、最終出力信号／ＯＵＴＳＢ１は電圧ＶＨＢのＨレベルに変化する。また単位レベル変換回路ＬＳ２では、時刻ｔ₁₁における単位レベル変換回路ＬＳ１と同じ動作が行われ、最終出力信号／ＯＵＴＳＢ２は電圧ＶＨＢのＨレベルに変化する。つまり時刻ｔ₁₁のときと単位レベル変換回路ＬＳ１，ＬＳ２の動作が入れ替わるだけであるので、その詳細な説明は省略する。

その結果、時刻ｔ₁₂後の単位レベル変換回路ＬＳ１，ＬＳ２は、それぞれ時刻ｔ₁₀における定常状態（初期状態）に戻る。よって時刻ｔ₁₂後の定常状態では単位レベル変換回路ＬＳ１のトランジスタＱ１Ｂ，Ｑ４Ｂを通した経路のみで貫通電流が生じることになる。

その後は、入力信号ＩＮＳＢ１，ＩＮＳＢ２のレベルが変化する毎に、上記の時刻ｔ₁₁および時刻ｔ₁₂の動作が繰り返し行われる。

以上のように、本実施の形態に係るレベル変換回路では、単位レベル変換回路ＬＳ１，ＬＳ２はそれぞれレシオ回路（プッシュプル回路１１０Ｂ）を１つずつ備える。そして互いに相補な入力信号ＩＮＳＢ１，ＩＮＳＢ２のレベル変換を行うとき、その２つのレシオ回路において、交互に貫通電流が生じるのみである。つまり、互いに相補な２つの入力信号ＩＮＳＢ１，ＩＮＳＢ２をレベル変換するために、実質的に１つのレシオ回路を用いるのと同程度の電流が消費されることとなる。

つまり本実施の形態に係るレベル変換回路では、互いに相補な２つの信号のレベル変換を、特許文献１の３のレベル変換回路の約半分の消費電力により実現することができる。また出力段回路１３０Ｂとしてレシオレスブートストラップ型回路が用いられているため、高速且つ高駆動能力の出力信号を得ることができる。従って、高い駆動能力が必要とされる２相のクロック信号（例えば表示装置のゲートドライバを構成するシフトレジスタを動作させるクロック信号）のレベル変換に適している。

なお、以上の説明では、入力信号ＩＮＳＢ１，ＩＮＳＢ２のレベル変化が同時に起こることを前提に説明を行ったが、実際の使用条件においてはその生成回路を構成する素子の特性ばらつきなどにより、入力信号ＩＮＳＢ１，ＩＮＳＢ２のレベル変化を正確に同時することは困難である。

例えば図１６の時刻ｔ₁₁において、入力信号ＩＮＳＢ２の立ち下がりが、入力信号ＩＮＳＢ１の立ち上がりから遅れた場合、と単位レベル変換回路ＬＳ１の出力段回路１３０ＢのトランジスタＱ１８Ｂ，Ｑ２０Ｂがオフになるのが遅れる。そうなるとノードＮ１０Ｂの放電が充分に行われず、トランジスタＱ１９Ｂのゲート電圧の上昇を招き、最終出力信号／ＯＵＴＳＢ１の立ち下がり速度の低下や、そのＬレベル電圧の上昇といった問題が懸念される。

逆に、入力信号ＩＮＳＢ２の立ち下がりが、入力信号ＩＮＳＢ１の立ち上がりよりも先立った場合には、単位レベル変換回路ＬＳ１において上記の問題は生じない。単位レベル変換回路ＬＳ１のトランジスタＱ１８Ｂ，Ｑ２０Ｂが早くオフになっても、ノードＮ１０Ｂおよび出力端子ＯＵＴＢの放電動作に影響しないためである。

従って実使用時には、入力信号ＩＮＳＢ１，ＩＮＳＢ２のレベル変化のタイミングの精度を考慮して、入力信号ＩＮＳＢ１，ＩＮＳＢ２の各々の立ち下がりタイミングが他方の立ち上がりタイミングよりも一定時間だけ先行するように、マージンをとって設定することが好ましい。

但し、入力信号ＩＮＳＢ１，ＩＮＳＢ２の活性期間（Ｌレベルになる期間）に、重複期間が生じるため、その重複期間においては単位レベル変換回路ＬＳ１，ＬＳ２両方の入力段回路１００Ｂで同時に貫通電流が生じることとなる。従って、その重複期間での消費電流が増大するため、それに応じた電源容量が必要になることに留意しなければならない。

［変更例］
以上では、図１の回路と同様の機能を有するレベル変換回路をＰ型トランジスタを用いて構成した例を示したが、本実施の形態は、実施の形態１の各変更例の回路（図３〜図１４）の回路にも適用することができる。

即ち、図３〜図１４の回路に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし（各図の電源線１０２にロー側電源電圧ＶＬＢを供給し、電源線１０４にハイ側電源電圧ＶＨＢを供給する）、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）すれば、それらの回路と同様の機能を有するレベル変換回路をＰ型トランジスタを用いて構成することができる（図示は省略する）。

＜実施の形態３＞
図１７は、本発明の実施の形態３に係るレベル変換回路の構成を示す図である。当該レベル変換回路は、互いに位相の異なる３相の入力信号ＩＮＳ１〜ＩＮＳ３をレベル変換するものである。

図１７の如く、本実施の形態のレベル変換回路は、３つの単位レベル変換回路ＬＳ１〜ＬＳ３より構成されている。単位レベル変換回路ＬＳ１〜ＬＳ３の入力端子ＩＮには、それぞれ入力信号ＩＮＳ１〜ＩＮＳ３が入力される。そして単位レベル変換回路ＬＳ１〜ＬＳ３の出力端子ＯＵＴには、それら入力信号ＩＮＳ１〜ＩＮＳ３をレベル変換した最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３が出力される。なお、最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３の論理レベル（Ｈレベル、Ｌレベル）は、それぞれ入力信号ＩＮＳ１〜ＩＮＳ３の論理レベルを反転したものとなる。

図１７においては、単位レベル変換回路ＬＳ１〜ＬＳ３として、図１の単位レベル変換回路をベースとして用いた例を示すが、もちろん上記の図３〜図１３に示したものを用いてもよい。

ここで３相の入力信号ＩＮＳ１〜ＩＮＳ３は、ＩＮＳ１，ＩＮＳ２，ＩＮＳ３，ＩＮＳ１，ＩＮＳ２，…の順に繰り返して非活性レベル（Ｌレベル）になる信号である（図１８参照）。つまり、単位レベル変換回路ＬＳ１〜ＬＳ３における入力段回路１００およびプッシュプル回路１１０の出力信号は、ＬＳ１，ＬＳ２，ＬＳ３，ＬＳ１，ＬＳ２，…の順に繰り返して活性レベル（Ｈレベル）になる。

以下では、３相以上の入力信号が入力される本発明のレベル変換回路において、ある単位レベル変換回路から見て、自身（自己回路）の入力信号が非活性レベルになった後でｋ番目に非活性レベルになる他の入力信号が入力される単位レベル変換回路を「ｋ相遅れ回路」と称する。また自己回路の入力信号が非活性レベルになる直前に非活性レベルになる他の入力信号が入力される単位レベル変換回路を「前相回路」とも称することとする。入力信号がｎ相の信号である場合、「ｎ−１相遅れ回路」と「前相回路」とは共に同じ単位レベル変換回路を指すこととなる。

本実施の形態では、３相の入力信号ＩＮＳ１〜ＩＮＳ３が、ＩＮＳ１，ＩＮＳ２，ＩＮＳ３，ＩＮＳ１，…の順に非活性レベル（Ｌレベル）になるので、例えば変換回路ＬＳ１を「自己回路」とすると、その「１相遅れ回路」は単位レベル変換回路ＬＳ２であり、「２相遅れ回路」は単位レベル変換回路ＬＳ３である。また単位レベル変換回路ＬＳ３は、単位レベル変換回路ＬＳ１の「前相回路」でもある。

図１７の如く、単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれにおいては、出力段回路１３０のトランジスタＱ１７は自己回路の入力段回路１００の出力信号により駆動され、トランジスタＱ１３は１相遅れ回路の入力段回路１００の出力信号により駆動され、トランジスタＱ１８，Ｑ２０は１相遅れ回路のプッシュプル回路１１０の出力信号により駆動される。

本実施の形態ではさらに、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの出力段回路１３０に、出力端子ＯＵＴとロー側電源線１０４との間に接続し、２相遅れ回路（前相回路）により駆動されるトランジスタＱ２９が設けられる。このトランジスタＱ２９は、トランジスタＱ１９，Ｑ２０の両方がオフ状態になるときに、出力端子ＯＵＴを低インピーダンスでＬレベルに維持するために設けられている。

図１８は、図１７のレベル変換回路の動作を示す信号波形図である。以下、図１８を参照して当該レベル変換回路の動作を説明するが、単位レベル変換回路ＬＳ１〜ＬＳ３の動作は基本的に同じであるため（但し、動作タイミングが異なる）、ここでは代表的に単位レベル変換回路ＬＳ１の動作を説明する。

図１８の如く時刻ｔ₂₁で入力信号ＩＮＳ１がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化すると、単位レベル変換回路ＬＳ１において入力段回路１００の出力ノードＮ４がＨレベル（ＶＨ）になると共に、プッシュプル回路１１０の出力ノードＮ５もＨレベル（ＶＨ−Ｖｔｈ）になる。このとき入力信号ＩＮＳ２，ＩＮＳ３はＨレベル（ＶＤＤ）であるので、単位レベル変換回路ＬＳ２，ＬＳ３においては、入力段回路１００の出力ノードＮ４およびプッシュプル回路１１０の出力ノードＮ５はいずれもＬレベルになっている。

従って、単位レベル変換回路ＬＳ１の出力段回路１３０では、トランジスタＱ１７がオン、トランジスタＱ１３，Ｑ１８，Ｑ２０，Ｑ２９がオフの状態になる。その結果、単位レベル変換回路ＬＳ１の最終出力信号／ＯＵＴＳ１はＨレベル（ＶＨ）になる。このときの単位レベル変換回路ＬＳ１の動作は、実施の形態１で説明した図２の時刻ｔ₁での単位レベル変換回路ＬＳ１の動作と同様であるので、ここでの詳細な説明は省略する。

そして時刻ｔ₂２で、入力信号ＩＮＳ１がＨレベル（ＶＤＤ）に戻ると、単位レベル変換回路ＬＳ１のノードＮ４，Ｎ５はいずれもＬレベルになる。またこのとき入力信号ＩＮＳ２がＬレベル（ＶＳＳ）に変化するので、今度は単位レベル変換回路ＬＳ２のノードＮ４，Ｎ５がＨレベルに変化する。

従って、単位レベル変換回路ＬＳ１の出力段回路１３０では、トランジスタＱ１３，Ｑ１８，Ｑ２０がオン、トランジスタＱ１７，Ｑ２９はオフの状態になる。その結果、単位レベル変換回路ＬＳ１の最終出力信号／ＯＵＴＳ１はＬレベル（ＶＳＳ）になる。このときの単位レベル変換回路ＬＳ１の動作は、実施の形態１で説明した図２の時刻ｔ₁での単位レベル変換回路ＬＳ２の動作と同様であるので、ここでの詳細な説明は省略する。

なお時刻ｔ₂２では、単位レベル変換回路ＬＳ２において、時刻ｔ₂₁での単位レベル変換回路ＬＳ１と同様の動作が行われるため、単位レベル変換回路ＬＳ２の最終出力信号／ＯＵＴＳ２がＨレベルになる。

続いて時刻ｔ₂₃で、入力信号ＩＮＳ２がＨレベル（ＶＤＤ）に戻ると、単位レベル変換回路ＬＳ２のノードＮ４，Ｎ５がいずれもＬレベルになる。またこのとき入力信号ＩＮＳ３がＬレベル（ＶＳＳ）に変化するので、今度は単位レベル変換回路ＬＳ３のノードＮ４，Ｎ５がＨレベルに変化する。

このとき単位レベル変換回路ＬＳ１の出力段回路１３０では、トランジスタＱ１３，Ｑ１８，Ｑ２０がオン、トランジスタＱ１７はオフの状態に変化は無いが、トランジスタＱ２９がオンに変化する。それにより最終出力信号／ＯＵＴＳ１は低インピーダンスでＬレベルに維持される。

なお時刻ｔ₂₃では、単位レベル変換回路ＬＳ２において、時刻ｔ₂２での単位レベル変換回路ＬＳ１と同様の動作が行われるため、最終出力信号／ＯＵＴＳ２がＬレベルになる。また単位レベル変換回路ＬＳ３において、時刻ｔ₂₁での単位レベル変換回路ＬＳ１と同様の動作が行われるため、最終出力信号／ＯＵＴＳ３がＨレベルになる。

以降、入力信号ＩＮＳ１〜ＩＮＳ３のレベル変化に応じて、上記の時刻ｔ₂₁〜ｔ₂₃の動作が繰り返し行われる。

このように単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの出力段回路１３０は、基本的に自己回路の入力段回路１００およびプッシュプル回路１１０、並びに１相遅れ回路の入力段回路１００およびプッシュプル回路１１０によって駆動される。但しトランジスタＱ２９は、２相遅れ回路（前相回路）のプッシュプル回路１１０によって駆動される。

つまり最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３のそれぞれは、自己回路の入力信号がＬレベルのときはトランジスタＱ１９がオンすることでＨレベルになり、１相遅れ回路の入力信号がＬレベルのときはトランジスタＱ２０がオンすることでＬレベルにされ、それ以外の期間はトランジスタＱ２９がオンすることでＬレベルに維持される。その結果、３相の入力信号ＩＮＳ１〜ＩＮＳ３のレベル変換が行われることになる。

なお単位レベル変換回路ＬＳ１〜ＬＳ３の出力段回路１３０においては、トランジスタＱ２０，Ｑ２９が並列に接続されるが、そのうちトランジスタＱ２０は出力端子ＯＵＴを所定時間内に放電する必要があるため、比較的駆動能力の高い（ゲート幅の広い）トランジスタが用いられる。またトランジスタＱ２９は、トランジスタＱ２０により既に放電済みの出力端子ＯＵＴの電圧を維持するだけでよいので、比較的駆動能力の低い（ゲート幅の狭い）トランジスタでよい。

［第１の変更例］
図１９は、実施の形態３の第１の変更例に係るレベル変換回路であり、図１７の回路に対し、実施の形態１の第１１の変更例を適用したものである。つまりリセット信号ＲＳＴＳを用いて、最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３の全てを非活性レベル（Ｌレベルに）にすることを可能にしたものである。

この場合、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの出力段回路１３０に対し、図１７の回路と同じように、リセット信号ＲＳＴＳによって制御されるトランジスタＱ２６，Ｑ２７，Ｑ２８を設ければよい。

［第２の変更例］
上では、順番に非活性レベルになる３相の入力信号のレベル変換を行うレベル変換回路の例を示したが、本発明は４相以上の入力信号のレベル変換を行うレベル変換回路に対しても適用可能である。

例えばｎ相の入力信号ＩＮＳ１〜ＩＮＳｎのレベル変換を行うレベル変換回路に適用する場合、入力段回路１００、プッシュプル回路１１０および出力段回路１３０から成るｎ個の単位レベル変換回路ＬＳ１〜ＬＳｎを用いればよい。この場合も図１７の例と同様に、単位レベル変換回路ＬＳ１〜ＬＳｎそれぞれの出力段回路１３０を、自己回路の入力段回路１００およびプッシュプル回路１１０、並びに１相遅れ回路の入力段回路１００およびプッシュプル回路１１０によって駆動させる。そして出力端子ＯＵＴとロー側電源線１０４との間に、２相遅れ回路からｎ−１相遅れ回路（前相回路）までの各プッシュプル回路１１０によって駆動される複数のトランジスタ（それぞれトランジスタＱ２９に相当）が設けられる。

それにより、最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳｎのそれぞれは、自己回路の入力信号がＬレベルのときはトランジスタＱ１９がオンすることでＨレベルになり、１相遅れ回路の入力信号がＬレベルのときはトランジスタＱ２０がオンすることでＬレベルにされ、それ以外の期間はトランジスタＱ２９に相当する複数のトランジスタが順次オンすることでＬレベルに維持される。その結果、ｎ相の入力信号ＩＮＳ１〜ＩＮＳｎのレベル変換が行われることになる。

但し、入力信号の数を増やす場合、以下のことを考慮する必要がある。特許文献１の図１３のレベル変換回路（従来の単位レベル変換回路）においては、レシオ回路である入力段（１００）とブートストラップ段（１２０）には、電源電流（ハイ側電源からロー側電源への貫通電流）が流れる。両者の電源電流はほぼ等しくその電流をＩｂとすると、それらは互いに相補的に動作するため電源電流も交互に流れるので、入力信号の１周期に１つのレベル変換回路（単位レベル変換回路に相当）に流れる全電源電流はＩｂとなる。ｎ相の信号のレベル変換には、単位レベル変換回路がｎ個必要であるから、その場合の全電源電流Ｉｈは次の（１）式で表される。
Ｉｈ＝ｎ・Ｉｂ …（１）
一方、本発明の実施の形態１のレベル変換回路（図１）を用いて２相の信号をレベル変換する場合の全電源電流Ｉｈを、図２０（ａ）を参照して考える。単位レベル変換回路ＬＳ１，ＬＳ２の電源電流をそれぞれＩ１，Ｉ２とすると、入力信号ＩＮＳ１，ＩＮＳ２の１周期における全電源電流はＩｈ＝Ｉ１＋Ｉ２である。但し、単位レベル変換回路ＬＳ１の電源電流Ｉ１は、入力信号ＩＮＳ１がＨレベルの期間にだけ流れ、それがＬレベルの期間には流れない。同様に単位レベル変換回路ＬＳ２の電源電流Ｉ２は、入力信号ＩＮＳ２がＨレベルの期間にだけ流れ、それがＬレベルの期間には流れない。つまり図２０（ａ）の如く、電源電流は、常に２つの単位レベル変換回路ＬＳ１，ＬＳ２のうちの１つだけに流れる。従って図１の回路における全電源電流はＩｈ＝Ｉ１＋Ｉ２＝Ｉｂとなる。

他方、従来の単位レベル変換回路で２相の信号のレベル変換を行うと、（１）式よりＩｈ＝２・Ｉｂとなる。つまり図１の回路における全電源電流は、従来のレベル変換回路の１／２（即ち５０％）になる。

次に、図１７の回路を用いて３相の信号をレベル変換する場合の全電源電流Ｉｈを、図２０（ｂ）を参照して考える。単位レベル変換回路ＬＳ１〜ＬＳ３の電源電流をそれぞれＩ１〜Ｉ３とすると、この場合の電源電流は図２０（ｂ）の如く、常に３つの単位レベル変換回路ＬＳ１〜ＬＳ３のうちの２つに流れる。従って図１７の回路における全電源電流はＩｈ＝Ｉ１＋Ｉ２＋Ｉ３＝２・Ｉｂとなる。また従来の単位レベル変換回路で３相の信号のレベル変換を行うと、（１）式よりＩｈ＝３・Ｉｂとなる。つまり図１７の回路における全電源電流は、従来のレベル変換回路の２／３（即ち６７％）になる。

同様に、本実施の形態のレベル変換回路を用いて４相の信号をレベル変換する場合には、常に４つの単位レベル変換回路のうちの３つに電源電流が流れる。従ってこの場合の全電源電流はＩｈ＝３・Ｉｂとなる。また従来の単位レベル変換回路で４相の信号のレベル変換を行うと、（１）式よりＩｈ＝４・Ｉｂとなる。つまり図１７の回路における全電源電流は、従来のレベル変換回路の３／４（即ち７５％）になる。

このように実施の形態１〜３のレベル変換回路においては、レベル変換する信号の数が少ないほど従来のレベル変換回路と比較しての電源電流低減の効果が大きいが、入力信号数が増えるにつれその効果は小さくなる。

［第３の変更例］
図１７の回路のように、本実施の形態において３相の入力信号入力信号ＩＮＳ１〜ＩＮＳ３のレベルシフトを行う場合には、単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれに、出力ノードＯＵＴを低インピーダンスで非活性レベル（Ｌレベル）に維持するためにトランジスタＱ２９がトランジスタＱ２０に並列に設けられてる。入力信号が３相の場合は、トランジスタＱ２０と並列に接続するトランジスタは１個でよいが、本実施の形態の第２の変更例でも述べたように、入力信号の相数が多くなった場合には、それに相当する数だけトランジスタＱ２９に相当するトランジスタを設ける必要がある。しかしそれら数多くのトランジスタを制御するための信号配線も相当数必要になり、回路の占有面積の増大を招く。ここではこの問題を解決するための変更例を示す。

図３０は、実施の形態３に係るレベル変換回路の第３の変更例を示す図であり、図１７の回路に対し、単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれにおいて、トランジスタＱ２９のゲートをトランジスタＱ３２，Ｑ３３から成る保持回路に接続させたものである。

トランジスタＱ２９のゲートが接続するノードをノードＮ１３とすると、トランジスタＱ３２はノードＮ１３とハイ側電源線１０２との間に接続し、そのゲートは２相遅れ回路のプッシュプル回路１１０の出力ノードＮ５に接続される。トランジスタＱ３３はノードＮ１３とロー側電源線１０４との間に接続し、そのゲートは自己回路の出力端子ＯＵＴに接続される。

よってノードＮ１３は、２相遅れ回路の入力信号がＬレベルになったときにトランジスタＱ３２によってＨレベルに充電され、その後に自己回路の入力信号がＬレベルになってその出力端子ＯＵＴがＨレベルになったときにトランジスタＱ３３により放電されてＬレベルになる。なお、ノードＮ１３がトランジスタＱ３２によって充電されてから、トランジスタＱ３３によって放電されるまでの期間は、トランジスタＱ３２，Ｑ３３は共にオフになるので、ノードＮ１３は高インピーダンスでＨレベルに維持される。

従って、トランジスタＱ２９は、２相遅れ回路の入力信号がＬレベルになったときから、自己回路の入力信号がＬレベルになる（出力端子ＯＵＴがＨレベルになる）までの間オンに維持され、出力端子ＯＵＴを低インピーダンスでＬレベルに維持させる。

なお、トランジスタＱ２９は、トランジスタＱ１９がオンしたときに出力端子ＯＵＴがＨレベルに変化できるようにトランジスタＱ１９よりもオン抵抗が充分大きく設定される必要がある。

本変更例によれば、トランジスタＱ３２，Ｑ３３から成る保持回路の働きにより、自己回路の出力端子ＯＵＴがＬレベルの期間トランジスタＱ２９がオンに保持されるので、入力信号の相数を増やす場合でも出力端子ＯＵＴを非活性レベルに維持するためのトランジスタの数を増やす必要がない。従って特に入力信号の相数が多い場合に、回路の占有面積を小さくすることができるという効果が得られる。

図３０においては、図７の回路に対する変更例を示したが、図８のトランジスタＱ２９，Ｑ３２，Ｑ３３から成る回路は、３相以上の入力信号のレベル変換行う場合の本発明に係るレベル変換回路のいずれにも適用可能である。

＜実施の形態４＞
上記のように、実施の形態１〜３のレベル変換回路では、レベル変換する信号の数が多くなると従来のレベル変換回路と比較しての電源電流低減の効果が小さくなる。実施の形態４ではその点を改善し、レベル変換する信号の数が多くなるほど従来のレベル変換回路と比較したときの電源電流低減の効果が大きくなるレベル変換回路を提案する。

図２１は実施の形態４に係るレベル変換回路の回路図である。ここでは図１７と同様に３相の入力信号ＩＮＳ１〜ＩＮＳ３のレベル変換を行う例を示す。本実施の形態のレベル変換回路は、３つの単位レベル変換回路ＬＳ１〜ＬＳ３より構成される。なお図２１においては、単位レベル変換回路ＬＳ１〜ＬＳ３として、図１の単位レベル変換回路をベースとして用いた例を示すが、もちろん上記の図３〜図１３に示したものを用いてもよい。

図２１のレベル変換回路は、以下の点を除いて基本的に図１７と同じであるので、ここでは図１７とは異なる部分のみの説明を行う。

図２１の回路では、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの入力段回路１００において、ノードＮ３とロー側電源線１０４との間に接続するトランジスタＱ３０が設けられる。当該トランジスタＱ３０のゲートは、１相遅れ回路のプッシュプル回路１１０の出力ノードＮ５に接続される。またトランジスタＱ７のゲートの接続先が、前相回路（２相遅れ回路）の入力段回路１００の出力ノードＮ４に変更されている。よってトランジスタＱ７は、前相回路の入力信号がＬレベルの期間にオンになってノードＮ３を充電し、トランジスタＱ３０は１相遅れ回路の入力信号がＬレベルの期間にオンになってノードＮ３を放電する。

図２１のレベル変換回路の動作は基本的に図１７の回路と同様であるため、ここでのレベル変換回路の全体的な動作の説明は省略し、各単位レベル変換回路の入力段回路１００に生じる電源電流について説明する。単位レベル変換回路ＬＳ１〜ＬＳ３の動作は基本的に同じである（但し、動作タイミングが異なる）ので、ここでは代表的に単位レベル変換回路ＬＳ１の入力段回路１００の動作を説明する。またここでも図１８の信号波形図を参照する。

まず図１８の時刻ｔ₂₁の直前においては、入力信号ＩＮＳ３がＬレベルであり、入力信号ＩＮＳ１，ＩＮＳ２はＨレベルである。この状態では単位レベル変換回路ＬＳ３のノードＮ４，Ｎ５はＨレベルであり、単位レベル変換回路ＬＳ１，ＬＳ２のノードＮ４，Ｎ５はＬレベルである。このとき単位レベル変換回路ＬＳ１では、トランジスタＱ７がオン、トランジスタＱ３０がオフであるのでノードＮ３はＨレベル（ＶＨ−Ｖｔｈ）に充電されている。よって単位レベル変換回路ＬＳ１のトランジスタＱ１はオン状態であり、またトランジスタＱ４もオンしているので電源電流が流れる。

時刻ｔ₂₁で入力信号ＩＮＳ３がＨレベルになり、入力信号ＩＮＳ１がＬレベルに変化すると、単位レベル変換回路ＬＳ３のノードＮ４，Ｎ５はＬレベルに変化し、単位レベル変換回路ＬＳ１のノードＮ４，Ｎ５はＨレベルに変化する。このとき単位レベル変換回路ＬＳ１では、トランジスタＱ７がオフになるがトランジスタＱ３０もオフであるので、ノードＮ３はフローティング状態になり容量素子Ｃ３によるフィードバック作用により昇圧される。よって単位レベル変換回路ＬＳ１のトランジスタＱ１は非飽和状態でオンしているが、トランジスタＱ４はオフしているので電源電流は流れない。

そして時刻ｔ₂２で、入力信号ＩＮＳ１がＨレベルなり、入力信号ＩＮＳ２がＬレベルに変化すると、単位レベル変換回路ＬＳ１のノードＮ４，Ｎ５はＬレベルに変化し、単位レベル変換回路ＬＳ２のノードＮ４，Ｎ５はＨレベルに変化する。このとき単位レベル変換回路ＬＳ１では、トランジスタＱ３０がオンになるので、ノードＮ３は放電されてＬレベル（ＶＳＳ）になる。よって単位レベル変換回路ＬＳ１のトランジスタＱ１はオフになり、このときトランジスタＱ４がオンになっても電源電流は流れない。

続いて時刻ｔ₂₃で、入力信号ＩＮＳ２がＨレベルになり、入力信号ＩＮＳ３がＬレベルに変化すると、単位レベル変換回路ＬＳ２のノードＮ４，Ｎ５はＬレベルに変化し、単位レベル変換回路ＬＳ３のノードＮ４，Ｎ５はＨレベルに変化する。つまり時刻ｔ₂₁の直前の状態に戻る。よって単位レベル変換回路ＬＳ１では、トランジスタＱ７によってノードＮ３はＨレベル（ＶＨ−Ｖｔｈ）に充電され、トランジスタＱ１，Ｑ４を通して電源電流が流れる。

以降、入力信号ＩＮＳ１〜ＩＮＳ３のレベル変化に応じて、上記の時刻ｔ₂₁〜ｔ₂₃の動作が繰り返し行われる。またレベル変換回路ＬＳ２，ＬＳ３でも同様の動作が行われる。

このように図２１の回路においては、単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれの入力段回路１００において、電源電流が流れる期間はノードＮ３がＨレベルであり且つ自己回路の入力信号がＨレベルである期間、即ち前相回路の入力信号がＨレベルである期間のみである。よって単位レベル変換回路ＬＳ１〜ＬＳ３のそれぞれにおいて、電源電流が流れるのは入力信号の周期の１／３の期間のみとなる。

単位レベル変換回路ＬＳ１〜ＬＳ３の電源電流をそれぞれＩ１〜Ｉ３とすると、この場合の電源電流は図２２（ａ）の如く、常に３つの単位レベル変換回路ＬＳ１〜ＬＳ３のうちの１つにしか流れない。従って図２０の回路における全電源電流はＩｈ＝Ｉ１＋Ｉ２＋Ｉ３＝Ｉｂとなる。つまり全電源電流は、従来の単位レベル変換回路で３相の信号のレベル変換を行う場合の１／３（即ち３３％）になる。

同様に、本実施の形態の単位レベル変換回路を用いて４相の信号をレベル変換する場合には、図２２（ｂ）の如く、常に４つの単位レベル変換回路のうちの１つにしか電源電流が流れない。よって４つの単位レベル変換回路を流れる電源電流をそれぞれＩ１〜Ｉ４とすると、この場合の全電源電流もＩｈ＝Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４＝Ｉｂとなる。つまり全電源電流は、従来の単位レベル変換回路で４相の信号のレベル変換を行う場合の１／４（即ち２５％）になる。

このように本実施の形態によれば、入力信号の相数とは無関係にレベル変換回路の全電源電流はＩｂで一定となる。従って、入力信号の相数を増加するほど、電源電流の低減効果が増大することになる。

なお入力信号の相数が２相の場合には、実施の形態１〜３のレベル変換回路でも全電源電流はＩｂとなるので、本実施の形態は特に３相以上の入力信号のレベル変換を行う場合に有効である。

［第１の変更例］
図２３（ａ），（ｂ）は実施の形態４に係るレベル変換回路の第１の変更例を説明するための図である。図２１においては、トランジスタＱ７のドレインはハイ側電源線１０２に接続され、トランジスタＱ３０のソースはロー側電源線１０４（ロー側電源ノードＳ１）に接続させていたが、それらの接続は図２３（ａ），（ｂ）のように変更してもよい。

図２３（ａ）は、トランジスタＱ７のドレインをゲート共に前相回路のノードＮ４に接続させたものである（トランジスタＱ７は前相回路のノードＮ４から自己回路のノードＮ３への向きが順方向となるようにダイオード接続される）。トランジスタＱ７がハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になる。

また図２３（ｂ）は、図２３（ａ）の構成からさらに、トランジスタＱ３０のソースも前相回路のノードＮ４に接続させたものである。トランジスタＱ３０がロー側電源線１０４に接続しなくなるため、ロー側電源線１０４のレイアウト設計も容易になる。

なお本変更例は、図２１のように単位レベル変換回路ＬＳ１〜ＬＳ３として図１の単位レベル変換回路をベースとして用いた場合のみならず、図３〜図１３に示したものを用いた場合にも適用可能である。

［第２の変更例］
図２４は、実施の形態４に係るレベル変換回路の第２の変更例を示す図であり、図２１の回路に対し、図９（実施の形態１の第７の変更例）に示した入力段回路１００およびプッシュプル回路１１０を適用した例である。

即ち本変更例では、図２２において図９の入力段回路１００およびプッシュプル回路１１０を適用し、そのノードＮ３とロー側電源線１０４との間にトランジスタＱ３０を設けている。当該トランジスタＱ３０のゲートは１相遅れ回路のプッシュプル回路１１０の出力ノードＮ５に接続される。またトランジスタＱ７のゲートを前相回路（２相遅れ回路）のプッシュプル回路１１０の出力ノードＮ５に接続している。

本変更例では、プッシュプル回路１１０のＨレベル電圧がトランジスタＱ８のしきい値電圧分の損失を伴わないので、図２４に示すように出力段回路１３０のトランジスタＱ１７のゲート並びに入力段回路１００のトランジスタＱ７ゲートにも、プッシュプル回路１１０の出力信号を入力させることができる。出力段回路１３０へ入力させる信号配線数を少なくでき、回路の占有面積を小さくできる。

また、入力段回路１００の出力ノードＮ４の寄生容量が低減され、その充電速度が向上されるのでその分トランジスタＱ１の駆動能力を小さくすることが可能になる。つまり入力段回路１００の電源電流の低減に寄与できる。

［第３の変更例］
図２５（ａ），（ｂ）は実施の形態４に係るレベル変換回路の第３の変更例を説明するための図である。図２４においては、トランジスタＱ７のドレインはハイ側電源線１０２に接続され、トランジスタＱ３０のソースはロー側電源線１０４（ロー側電源ノードＳ１）に接続させていたが、それらの接続は図２５（ａ），（ｂ）のように変更してもよい。

図２５（ａ）は、トランジスタＱ７のドレインをゲート共に前相回路のノードＮ５に接続させたものである（トランジスタＱ７は前相回路のノードＮ５から自己回路のノードＮ３への向きが順方向となるようにダイオード接続される）。トランジスタＱ７がハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になる。

また図２５（ｂ）は、図２５（ａ）の構成からさらに、トランジスタＱ３０のソースも前相回路のノードＮ５に接続させたものである。トランジスタＱ３０がロー側電源線１０４に接続しなくなるため、ロー側電源線１０４のレイアウト設計も容易になる。

［第４の変更例］
図２６は、実施の形態４に係るレベル変換回路の第４の変更例を示す図であり、図２４の回路に対し、図１０（実施の形態１の第８の変更例）に示した出力段回路１３０を適用した例である。

この場合、図２６に示すが如く、各単位レベル変換回路の出力段回路１３０において、トランジスタＱ４１のゲートは自己回路の入力段回路１００の出力ノードＮ４に接続され、トランジスタＱ４２，Ｑ４８，Ｑ４６は１相遅れ回路のプッシュプル回路１１０の出力ノードＮ５に接続される。

そして図１７の例と同様に、出力端子ＯＵＴとロー側電源線１０４との間に接続し、前相回路により駆動されるトランジスタＱ２９が設けられる。このトランジスタＱ２９は、トランジスタＱ４５，Ｑ４６の両方がオフ状態になるときに、出力端子ＯＵＴを低インピーダンスでＬレベルに維持するために設けられている。

［第５の変更例］
図２７は、実施の形態４に係るレベル変換回路の第５の変更例を示す図であり、トランジスタＱ７，Ｑ３０を最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３を用いて制御する例を示している。即ち、各単位レベル変換回路において、トランジスタＱ７のゲートは前相回路の出力端子ＯＵＴに接続され、トランジスタＱ３０のゲートは１相遅れ回路の出力端子ＯＵＴに接続される。

最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３は出力端子ＯＵＴに接続される負荷容量を駆動するため駆動能力が大きく設定されているので、トランジスタＱ７，Ｑ３０のゲート容量による最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３の立ち上がり速度への影響（信号遅延の増大）は殆どない。

但し、本変更例では起動時におけるノードＮ３のレベルが不定状態となる。よって必要に応じて、出力段回路１３０に実施の形態１の第１１の変更例（図１３）を適用し、図２７のように最終出力信号／ＯＵＴＳ１〜／ＯＵＴＳ３を特定のレベルに設定するためのトランジスタＱ２６〜Ｑ２８（場合によってはトランジスタＱ２８は省略可能）を設けることが好ましい。

［第６の変更例］
図２８（ａ），（ｂ）は実施の形態４に係るレベル変換回路の第６の変更例を説明するための図である。図２７においては、トランジスタＱ７のドレインはハイ側電源線１０２に接続され、トランジスタＱ３０のソースはロー側電源線１０４（ロー側電源ノードＳ１）に接続させていたが、それらの接続は図２８（ａ），（ｂ）のように変更してもよい。

図２８（ａ）は、トランジスタＱ７のドレインをゲート共に前相回路の出力端子ＯＵＴに接続させたものである（トランジスタＱ７は前相回路の出力端子ＯＵＴから自己回路のノードＮ３への向きが順方向となるようにダイオード接続される）。トランジスタＱ７がハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になる。

また図２８（ｂ）は、図２８（ａ）の構成からさらに、トランジスタＱ３０のソースも前相回路の出力端子ＯＵＴに接続させたものである。トランジスタＱ３０がロー側電源線１０４に接続しなくなるため、ロー側電源線１０４のレイアウト設計も容易になる。

［第７の変更例］
図２７の回路においては、レベル変換回路の動作開始前に各単位レベル変換回路のノードＮ３がトランジスタＱ７のオフリーク電流により、予めＨレベルに充電されていることを想定している。しかしその充電が不充分である場合、トランジスタＱ１がオンにならないため入力信号がＬレベルになってもノードＮ４がＨレベルにならないという誤動作が生じる。

ここでは単位レベル変換回路ＬＳ１〜ＬＳ３のうち単位レベル変換回路ＬＳ１が最初に動作する（入力信号ＩＮＳ１〜ＩＮＳ３のうち入力信号ＩＮＳ１が最初にＬレベルに変化する）場合を想定する。

図２９は、実施の形態４に係るレベル変換回路の第７の変更例を示す図であり、図２７の回路の単位レベル変換回路ＬＳ１に対し、リセット信号ＲＳＴＳにより制御されノードＮ３を充電するトランジスタＱ３１を設けたものである。当該トランジスタＱ３１は、単位レベル変換回路ＬＳ１のノードＮ３とロー側電源線１０４との間に接続され、ゲートはリセット信号ＲＳＴＳが入力されるリセット端子ＲＳＴに接続されている。

トランジスタＱ３１は、動作開始前にリセット信号ＲＳＴＳにより一定期間オンにされ、ノードＮ３を所定電圧レベルに充電する。その結果、単位レベル変換回路ＬＳ１のトランジスタＱ１がオンになり、当該単位レベル変換回路ＬＳ１が正常に動作できるようになる。

なお、ここでは単位レベル変換回路ＬＳ１〜ＬＳ３のうち単位レベル変換回路ＬＳ１から動作が開始することを想定しているが、仮にレベル変換回路ＬＳ２から動作を開始する場合は、トランジスタＱ３１はレベル変換回路ＬＳ２に設けられる。同様にレベル変換回路ＬＳ３から動作を開始する場合、トランジスタＱ３１は単位レベル変換回路ＬＳ３に設けられる。

またここでは図２７に対する変更例を示したが、ノードＮ３とハイ側電源線１０２との間に接続し、リセット信号ＲＳＴＳにより制御されるトランジスタＱ３１は、本実施の形態およびその各変更例の入力段回路１００の何れにも適用可能である。

［第８の変更例］
図３７は、実施の形態４に係るレベル変換回路の第８の変更例を示す図であり、図２１の回路に対し、ノードＮ３を放電して非活性レベルにするトランジスタＱ３０のゲートおよびソース（ノードＮ３に接続しない側の主電極）の各接続先を変更したものである。即ち図３７に示すように、トランジスタＱ３０のソースを前相回路の入力段回路１００の出力ノードＮ４に接続させると共に、ゲートを自己回路の入力端子ＩＮに接続させている。

この構成では、トランジスタＱ７が前相回路の入力段回路１００の出力信号に応じてノードＮ３の充電を行うとき、トランジスタＱ３０のゲートに供給される入力信号はＨレベルである。しかしトランジスタＱ３０のソースにも前相回路の入力段回路１００の出力信号が供給されているので、そのときトランジスタＱ３０のソースもＨレベルになっており、トランジスタＱ３０を通してノードＮ３が放電されることはない。よって図３７の回路でもノードＮ３の充放電は図２１の場合と同様に行われる。従って図３７の回路は図２１の回路と同様に動作することができる。

本変更例では、トランジスタＱ３０のゲートを１相遅れ回路に接続させる必要がないので、図２１の構成よりも配線のレイアウト設計が容易になる。なお、トランジスタＱ３０のソースに前相回路の入力段回路１００の出力信号（ノードＮ４の信号）を供給する必要が生じるが、その信号は本来的にトランジスタＱ７のゲートに供給されている信号であるため、それを同じ単位レベル変換回路に属するトランジスタＱ３０のソースにも供給させるように配線のレイアウトを変更することは容易である。

ここでは図２１の回路に対する変更例を示したが、本変更例はノードＮ３を放電するトランジスタＱ３０を備える他の実施の形態および変更例に対しても適用可能である。例えば図２４の回路のように、トランジスタＱ７のゲートに前相回路のプッシュプル回路１１０の出力信号（ノードＮ５の信号）が供給される構成に対しては、トランジスタＱ３０のソースにも同じく前相回路のプッシュプル回路１１０の出力信号を供給させるとよい。そのようにトランジスタＱ３０のソースにトランジスタＱ７のゲートと同じ信号を供給するように配線のレイアウトを変更することは容易である。

なお、本変形例を図２７の回路に応用した例は、後述の第１０の変更例にて示される。

［第９の変更例］
図３８は実施の形態４に係るレベル変換回路の第９の変更例を説明するための図である。図３７においてはトランジスタＱ７のドレインはハイ側電源線１０２に接続させていたが、図３８の如く、トランジスタＱ７のドレインをゲート共に前相回路のノードＮ４に接続させてもよい（トランジスタＱ７は前相回路のノードＮ４から自己回路のノードＮ３への向きが順方向となるようにダイオード接続される）。トランジスタＱ７がハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になる。

図示は省略するが、例えば図２４の回路のように、トランジスタＱ７のゲートに前相回路のプッシュプル回路１１０の出力信号（ノードＮ５の信号）が供給される構成に対しては、トランジスタＱ７のゲートおよびドレイン、並びにトランジスタＱ３０のソースは、前相回路のノードＮ５が接続される。

［第１０の変更例］
図３９は、実施の形態４に係るレベル変換回路の第１０の変更例を示す図であり、図２７の回路に対し、ノードＮ３を放電して非活性レベルにするトランジスタＱ３０のゲートおよびソース（ノードＮ３に接続しない側の主電極）の各接続先を変更したものである。即ち図３９に示すように、トランジスタＱ３０のソースを前相回路の出力端子ＯＵＴに接続させると共に、ゲートを自己回路の入力端子ＩＮに接続させている。

この構成では、トランジスタＱ７が前相回路の最終出力信号に応じてノードＮ３の充電を行うとき、トランジスタＱ３０のゲートに供給される入力信号はＨレベルである。しかしトランジスタＱ３０のソースにも前相回路の最終出力信号が供給されているので、そのときトランジスタＱ３０のソースもＨレベルになっており、トランジスタＱ３０を通してノードＮ３が放電されることはない。よって、図３９の回路でもノードＮ３の充放電は図２７の回路と同様に行われる。従って図３９の回路も図２７の回路と同様に動作することができる。

上記の第８の変更例と同様に、トランジスタＱ３０のゲートを１相遅れ回路に接続させる必要がないので、図２７の構成よりも配線のレイアウト設計が容易になる。またトランジスタＱ３０のソースに前相回路の最終出力信号を供給する必要が生じるが、その信号は図２７の回路でもトランジスタＱ７のゲートに供給されているため、それを同一の単位レベル変換回路に属するトランジスタＱ３０のソースにも供給させるように配線のレイアウトを変更することは容易である。

ここでは図２７の回路に対する変更例を示したが、本変更例はノードＮ３を放電するトランジスタＱ３０を備える他の実施の形態および変更例に対しても適用可能である。但し、例えば図２１の回路のようにトランジスタＱ７のゲートに前相回路の入力段回路１００の出力信号が供給される構成に対しては、トランジスタＱ３０のソースに前相回路の最終出力信号を供給させるのに配線の大幅なレイアウト変更を伴うことも考えられる。その点で、そのような構成の回路に対しては上記の第８の変更例を適用する方が効果的である。

［第１１の変更例］
図４０は実施の形態４に係るレベル変換回路の第１１の変更例を説明するための図である。図３９においてはトランジスタＱ７のドレインはハイ側電源線１０２に接続させていたが、図４０の如く、トランジスタＱ７のドレインをゲート共に前相回路の出力端子ＯＵＴに接続させてもよい（トランジスタＱ７は前相回路の出力端子ＯＵＴから自己回路のノードＮ３への向きが順方向となるようにダイオード接続される）。トランジスタＱ７がハイ側電源線１０２に接続しなくなるため、ハイ側電源線１０２のレイアウト設計が容易になる。

＜実施の形態５＞
以上の各実施の形態では、入力信号のＬレベル電圧と、レベル変換回路のロー側電源電圧ＶＳＳとが互いに等しいものと仮定して説明したが、本実施の形態では両者が互いに異なる場合にも対応可能な形態を示す。実使用においても、液晶素子や有機ＥＬ（エレクトロルミネセンス）等の表示素子を用いた表示装置においては、ゲート線駆動回路のロー側電源電圧は制御信号の生成回路のロー側電源電圧と異なることが多く、例えばクロック信号のレベル変換回路には、そのようなものが必要とされる。

図３１は、本発明の実施の形態５に係るレベル変換回路の構成を示す図である。ここでは２相の入力信号ＩＮＳ１，ＩＮＳ２のレベル変換を行う例を示す。当該レベル変換回路は、図１の回路に対し、入力段回路１００の構成を変更している。また当該レベル変換回路のロー側電源ノードＳ１（ハイ側電源線１０２）には、入力信号ＩＮＳ１，ＩＮＳ２のＬレベル電位ＶＳＳ（基準電圧ＧＮＤ）よりも低い負電圧−ＶＬが供給されている。

図３１の如く、単位レベル変換回路ＬＳ１，ＬＳ２の入力段回路１００において、トランジスタＱ４のゲートは、容量素子Ｃ１を介して入力端子ＩＮに接続している。従って、入力信号が容量素子Ｃ１による容量結合を介してトランジスタＱ４のゲートに伝達されるので、トランジスタＱ４のゲート電圧は入力信号の電圧レベルを問わず、その振幅に依存して変化する。よって入力信号のＬレベル電圧とレベル変換回路のロー側電源電圧とが互いに異なる場合にも適用可能である。

トランジスタＱ４のゲートが接続するノードＮ１の電圧レベルは、例えば電圧源投入の直後などに不定状態になる。例えば各電圧源が供給されている状態から停電等により電圧源が切断されたケースでは、切断時の動作状態によってはノードＮ１にＨレベルの電圧が残る場合があるためである。その場合、電圧源の投入時点でトランジスタＱ４はオンになり、入力段回路１００の出力信号（ノードＮ４の電圧レベル）はＬレベルになる。

例えば単位レベル変換回路ＬＳ１がそのような状態になり、入力信号ＩＮＳ１がＬレベルからＨレベルに変化すると、容量素子Ｃ１を介する結合によりノードＮ１の電圧レベルも上昇するが、それがＨレベルであることに変わりはなく、トランジスタＱ４はオンに維持されるのでノードＮ４はＬレベルから変化しない。続いて入力信号ＩＮＳ１がＨレベルからＬレベルに変化すると、容量素子Ｃ１を介する結合によりノードＮ１の電圧レベルは低下するが、やはりＨレベルのままでありノードＮ４はＬレベルに維持される。つまり入力段回路１００の出力信号（ノードＮ４の電圧レベル）が入力信号ＩＮＳ１に応じたレベルにならないという誤動作が生じる。

その誤動作を防止するために、図３１の単位レベル変換回路ＬＳ１，ＬＳ２の入力段回路１００には、容量素子Ｃ２、Ｎ型のトランジスタＱ６および電流駆動素子Ｉ２から成るリセット回路が設けられている。当該リセット回路は、所定のリセット信号ＲＳＴＳに応じて、ノードＮ１の初期値をＬレベル（ＶＳＳ）に設定するものである。ノードＮ１がＬレベルに初期化されるトランジスタＱ４がオフになるので、入力段回路１００の出力信号（ノードＮ４の信号）はＨレベル（ＶＨ）に設定される。電圧源投入の直後の誤動作を防止するのであれば、リセット信号ＲＳＴＳとして、例えば各電圧源の投入直後の一定期間活性化される（Ｈレベルになる）パワーオンリセット信号を用いればよい。

トランジスタＱ６は、ノードＮ１とロー側電源線１０４の間に接続され、ゲートは容量素子Ｃ２を介してリセット信号ＲＳＴＳが供給されるリセット端子ＲＳＴに接続される。電流駆動素子Ｉ２は、トランジスタＱ６のゲートが接続するノードＮ２とロー側電源線１０４との間に接続される。

また入力段回路１００は、ノードＮ１とロー側電源線１０４との間に接続し、ゲートが自己回路のプッシュプル回路１１０の出力ノードＮ５に接続されたＮ型のトランジスタＱ５を備えている。当該トランジスタＱ５は、ノードＮ１がＬレベルにされてノードＮ５がＨレベルになったときに、ノードＮ１を低インピーダンスでＬレベルに維持することで入力段回路１００の動作を安定させるものである。

図３１の回路のレベル変換動作は基本的に図１の回路と同じであるので説明は省略し、単位レベル変換回路ＬＳ１，ＬＳ２の入力段回路１００（特にリセット回路）の動作を説明する。ここでは代表的に単位レベル変換回路ＬＳ１の入力段回路１００の動作を説明する。

電圧源が投入された直後における単位レベル変換回路ＬＳ１を想定する。このとき入力信号ＩＮＳ１およびリセット信号ＲＳＴＳは、共にＬレベル（ＧＮＤ）であり、ノードＮ１は不定状態であるとする。またリセット信号ＲＳＴＳはパワーオンリセット信号であるとする。なお、ノードＮ２は電流駆動素子Ｉ２を流れる電流によりＬレベル（−ＶＬ）になるので、トランジスタＱ６はオフしている。

電圧源が投入された後に、リセット信号ＲＳＴＳ（パワーオンリセット信号）がＨレベル（ＶＤＤ）に変化すると、この電圧変化が容量素子Ｃ２を介してトランジスタＱ６のゲート（ノードＮ２）に伝達される。ノードＮ２には、トランジスタＱ６のゲート容量や配線容量等を含む寄生容量が存在しており、当該寄生容量はこのときのノードＮ２の電圧変化を抑制するように働く。しかし容量素子Ｃ２の容量値は、その寄生容量に対して充分大きく設定されており、このときのノードＮ２の電圧変化は、リセット信号ＲＳＴＳの電圧変化とほぼ同じ（ＶＤＤ）である。つまりノードＮ２の電圧レベルは、−ＶＬからＶＤＤだけ上昇してＶＤＤ−ＶＬとなる。

ノードＮ２の電圧が上昇すると、トランジスタＱ６のゲート・ソース間電圧がＶＤＤとなる。するとトランジスタＱ６がオンし（トランジスタＱ６のしきい値電圧は電圧ＶＤＤよりも充分低く設定されている）、ノードＮ１がＬレベルに初期化される。応じてトランジスタＱ４がオフになり、ノードＮ４はＨレベル（ＶＨ）になる。ノードＮ４がＨレベルになると、プッシュプル回路１１０はトランジスタＱ８がオン、トランジスタＱ９がオフの状態となるのでノードＮ５はＨレベル（ＶＨ−Ｖｔｈ）になる。応じてトランジスタＱ５がオンになり、トランジスタＱ６と共にノードＮ１を低インピーダンスのＬレベルにする。

このようにノードＮ２の電圧レベルが−ＶＬから上昇すると、ノードＮ２は電流駆動素子Ｉ２を通して放電されることとなるが、電流駆動素子Ｉ２は抵抗値が高く設定されており、ノードＮ２の電圧レベルはＶＤＤ−ＶＬから僅かずつ低下するだけである。つまり電流駆動素子Ｉ２は、ノードＮ２からロー側電源線１０４へ流れる電流を制限する電流制限素子として機能している。

その後、リセット信号ＲＳＴＳがＬレベル（ＧＮＤ）に戻ると、この電圧変化が容量素子Ｃ２を介してノードＮ２に伝達され、ノードＮ２の電圧レベルはＶＤＤだけ低下して略−ＶＬに戻る。これによりトランジスタＱ６がオフになるが、トランジスタＱ５はオンしているので、ノードＮ１は低インピーダンスのＬレベル（−ＶＬ）に維持される。以上でリセット回路による初期化動作は完了する。

そして入力信号ＩＮＳ１が、Ｌレベル（ＧＮＤ）からＨレベル（ＶＤＤ）に変化すると、この電圧変化が、容量素子Ｃ１を介してノードＮ１に伝達される。ノードＮ１には、トランジスタＱ４のゲート容量や配線容量等の寄生容量が存在し、それがノードＮ１の電圧変化を抑制するように働く。しかし容量素子Ｃ１の容量値は当該寄生容量に対して充分大きく設定されており、ノードＮ１の電圧変化は入力信号ＩＮＳ１の電圧変化とほぼ同じくＶＤＤだけ上昇してＶＤＤ−ＶＬとなる。

ノードＮ１の電圧がＶＤＤ−ＶＬに上昇すると、トランジスタＱ４のゲート・ソース間電圧はＶＤＤとなる。するとトランジスタＱ４がオンし（トランジスタＱ４のしきい値電圧は電圧ＶＤＤよりも充分低く設定されている）、ノードＮ４の電圧レベルはＬレベル（−ＶＬ）になる。

その結果プッシュプル回路１１０は、トランジスタＱ８がオフ、トランジスタＱ９がオンの状態となり、ノードＮ５はＬレベル（−ＶＬ）になる。応じてトランジスタＱ５はオフになるのでノードＮ１は高インピーダンスでＨレベルに保持される。

その後、さらに入力信号ＩＮＳ１がＬレベル（ＧＮＤ）に変化すると、この電圧変化が、容量素子Ｃ１を介してノードＮ１に伝達され、ノードＮ１の電圧レベルはＶＤＤだけ低下してＬレベルになる。これによりトランジスタＱ４がオフとなり、ノードＮ４がＨレベル（ＶＨ）になる。応じてプッシュプル回路１１０のノードＮ５はＨレベルになる。よってこのときトランジスタＱ５はオンになり、ノードＮ１を低インピーダンスでＬレベルに維持する。

以降は、図１の回路と同様に、入力信号ＩＮＳ１のレベルが変化する毎に、入力段回路１００およびプッシュプル回路１１０の出力信号のレベルが変化する。

このように本変更例によれば、単位レベル変換回路ＬＳ１，ＬＳ２において、トランジスタＱ４のゲート（ノードＮ１）に、容量素子Ｃ１による容量結合を介して入力信号が供給されるので、入力信号の電圧レベルを問わずレベルシフト動作を行うことができる。

またリセット回路が、リセット信号ＲＳＴＳに応じてノードＮ１をＬレベルに初期化することができるので、ノードＮ１が不定状態になることに起因する誤動作の問題は解決される。しかも当該リセット回路は、容量素子Ｃ２、電流駆動素子Ｉ２およびトランジスタＱ６から成るシンプルな構成であるので小占有面積で実現可能である。

先に述べたようにノードＮ２とロー側電源線１０４との間に接続する電流駆動素子Ｉ２は、電流駆動能力が制限されることにより、ノードＮ２からロー側電源線１０４へ流れる電流を抑制する電流制限素子として機能する。図３２（ａ）〜（ｄ）にその構成の具体例を示す。

例えば図３２（ａ）の如く、電流駆動素子Ｉ２は、高い抵抗値を有する抵抗素子Ｒ２により構成できる。また図３２（ｂ）の如く、定電流源ＣＳ２を用いてもよい。電流駆動素子Ｉ２として定電流源ＣＳ２を用いた場合、定電流源ＣＳ２の駆動電流を調整することによりノードＮ１の放電速度を正確に設定することができる。

また電流駆動素子Ｉ２もＮ型のトランジスタを用いて構成できる。例えば図３２（ｃ）の如く、ゲートとソースがノードＮ２に接続し、ドレインがロー側電源線１０４に接続したトランジスタＱ２を用いる。即ち当該トランジスタＱ２はダイオード接続され、そのオン抵抗が抵抗素子として機能する抵抗モードで動作することになる。また図３２（ｃ）の如く、ソースがノードＮ２に接続し、ドレインがロー側電源線１０４に接続したトランジスタＱ２を用い、そのゲートを基準電圧ＧＮＤが供給される基準電源ノードＳ１に接続させてもよい。この場合もトランジスタＱ２は、抵抗モードで動作するのに変わりはないが、非飽和領域で動作することになる。なお図３２（ｃ）の例においては、トランジスタＱ２のゲートには当該トランジスタＱ２がオンになる電圧が供給されていればよいので、基準電圧ＧＮＤに代えて、例えば電圧ＶＤＤあるいは電圧ＶＨを供給してもよい。

このように電流駆動素子Ｉ２を、駆動能力を制限したトランジスタにより構成することにより、小占有面積の電流駆動素子Ｉ２を実現することができる。また電流駆動素子Ｉ２が、レベル変換回路を構成する他のトランジスタと同じＮ型トランジスタで構成されるため、それらを同一プロセスで形成することができ、製造工程数の削減を図ることができる。

＜実施の形態６＞
図２１（実施の形態４）の回路では、ノードＮ３にトランジスタＱ９が接続されるため、図１の回路に比べてノードＮ３の寄生容量は大きくなる。よって容量素子Ｃ３を介したブートストラップ作用によりノードＮ３が上昇するときその上昇速度は遅くなり、応じてノードＮ４の充電速度（入力段回路１００の出力信号の立ち上がり速度）が低下するという問題がある。

また図２１の回路では、容量素子Ｃ３を介したブートストラップ作用によりノードＮ３が昇圧されたとき、トランジスタＱ７，Ｑ３０のゲートはＬレベル（ＶＳＳ）に設定されるので、トランジスタＱ７，Ｑ３０のドレイン（ノードＮ３）とゲートとの間に２・ＶＨ−Ｖｔｈｎもの高い電圧が掛かるという問題もある。

実施の形態６では以上の２つの問題を解決することが可能なレベル変換回路を提案する。図３４は、実施の形態６に係るレベル変換回路の構成を示す図である。当該レベル変換回路は、図２１の回路に対し、単位レベル変換回路ＬＳ１〜ＬＳ３それぞれの入力段回路１００において、トランジスタＱ１のゲートとトランジスタＱ７，Ｑ３０間の接続ノード（ノードＮ３）との間を、ゲートをハイ側電源線１０２に接続させたトランジスタＱ３４を介して接続させたものである。なお、容量素子Ｃ３は、トランジスタＱ１のゲート（トランジスタＱ１のゲートとトランジスタＱ３４と間の接続ノード（ノードＮ８））とノードＮ４との間に接続させる。

本実施の形態の入力段回路１００では、ノードＮ４の充電時に容量素子Ｃ３を介する結合によってトランジスタＱ１のゲート（ノードＮ８）が昇圧されたとき（ブートストラップ作用）、トランジスタＱ３４がオフになる。その結果ノードＮ３がトランジスタＱ１のゲートから電気的に分離され、トランジスタＱ１のゲートに係る寄生容量が低減される。従って、トランジスタＱ１のゲートの電圧レベルの上昇速度が速くなり、応じてトランジスタＱ１によるノードＮ４の充電速度（入力段回路１００の出力信号の立ち上がり速度）が高速化される。

また図３４の回路では、ブートストラップ作用によりトランジスタＱ１のゲート（ノードＮ８）が昇圧されたときでも、トランジスタＱ７，Ｑ３０のドレイン（ノードＮ３）の電圧レベルはＶＨ−Ｖｔｈｎから上昇しない。つまり、図２１の回路よりも、トランジスタＱ７，Ｑ３０のドレイン・ゲート間電圧が緩和される。

ここでは図２１の入力段回路１００に対してトランジスタＱ３４を設けた例のみを示したが、当該トランジスタＱ３４は、実施の形態４のあらゆる変更例における入力段回路１００に対しても適用することができる。

＜実施の形態７＞
実施の形態３〜６に係るレベル変換回路も、上記の実施の形態２を適用して、Ｐ型トランジスタのみを用いて構成することができる。即ち、実施の形態３〜５の回路に対し、Ｎ型トランジスタに代えてＰ型トランジスタを用い、電源電圧の極性を逆にし、また各信号の電圧極性を逆に（活性レベルをＬレベル、非活性レベルをＨレベルにする）すればよい。

例えば実施の形態５（図３１）に対応するレベル変換回路をＰ型トランジスタを用いて構成すると図３３のレベル変換回路になる。図３３において、図３１のレベル変換回路に示したものに対応する各要素については、それと同一の符号に「Ｂ」の添え字を付して示している。この場合の電流駆動素子Ｉ２Ｂも、図３２（ａ）〜（ｄ）の回路に対して上記と同じ変更を適用することにより、抵抗素子、定電流源あるいはＰ型トランジスタを用いて構成することができる。但し、電流駆動素子Ｉ２Ｂを、定電流源あるいはＰ型トランジスタを用いた１方向性素子とする場合には、図３３におけるハイ側電源線１０４ＢからノードＮ２Ｂへの方向を順方向する点に留意する必要がある。

また例えば実施の形態６（図３４）に対応するレベル変換回路をＰ型トランジスタを用いて構成すると図３５のレベル変換回路になる。

実施の形態１に係るレベル変換回路の回路図である。実施の形態１に係るレベル変換回路の動作を示す信号波形図である。実施の形態１の第１の変更例に係るレベル変換回路の回路図である。実施の形態１の第２の変更例に係るレベル変換回路の回路図である。実施の形態１の第３の変更例に係るレベル変換回路の回路図である。実施の形態１の第４の変更例に係るレベル変換回路の回路図である。実施の形態１の第５の変更例に係るレベル変換回路の回路図である。実施の形態１の第６の変更例に係るレベル変換回路の回路図である。実施の形態１の第７の変更例に係るレベル変換回路の回路図である。実施の形態１の第８の変更例に係るレベル変換回路の回路図である。実施の形態１の第９の変更例に係るレベル変換回路の回路図である。実施の形態１の第１０の変更例に係るレベル変換回路の回路図である。実施の形態１の第１１の変更例に係るレベル変換回路の回路図である。実施の形態１の第１１の変更例に係るレベル変換回路の動作を示す信号波形図である。実施の形態２に係るレベル変換回路の回路図である。実施の形態２に係るレベル変換回路の動作を示す信号波形図である。実施の形態３に係るレベル変換回路の回路図である。実施の形態３の係るレベル変換回路の動作を示す信号波形図である。実施の形態３の第１の変更例に係るレベル変換回路の回路図である。実施の形態３の第２の変更例に係るレベル変換回路の効果を説明するための図である。実施の形態４に係るレベル変換回路の回路図である。実施の形態４に係るレベル変換回路の効果を説明するための図である。実施の形態４の第１の変更例を説明するための図である。実施の形態４の第２の変更例に係るレベル変換回路の回路図である。実施の形態４の第３の変更例を説明するための図である。実施の形態４の第４の変更例に係るレベル変換回路の回路図である。実施の形態４の第５の変更例に係るレベル変換回路の回路図である。実施の形態４の第６の変更例を説明するための図である。実施の形態４の第７の変更例に係るレベル変換回路の回路図である。実施の形態３の第３の変更例に係るレベル変換回路の回路図である。実施の形態５に係るレベル変換回路の回路図である。実施の形態５に係るレベル変換回路の変更例を説明するための図である。実施の形態７に係るレベル変換回路の一例を示す図である。実施の形態６に係るレベル変換回路の回路図である。実施の形態７の変更例に係るレベル変換回路の一例を示す図である。実施の形態１の第７の変更例に係るレベル変換回路の一例を示す回路図である。実施の形態４の第８の変更例に係るレベル変換回路の回路図である。実施の形態４の第９の変更例に係るレベル変換回路の回路図である。実施の形態４の第１０の変更例に係るレベル変換回路の回路図である。実施の形態４の第１１の変更例に係るレベル変換回路の回路図である。

符号の説明

１００入力段回路、１０２ハイ側電源線、１０４ロー側電源線、１１０プッシュプル回路、２１０プッシュプル出力回路、１３０出力段回路、２２０昇圧プッシュプル回路、ＬＳ１〜ＬＳ３単位レベル変換回路、ＲＳＴリセット端子、Ｉ２電流駆動素子、ＩＮ入力端子、ＯＵＴ出力端子。

Claims

第１電源および第２電源を有し、
前記第１電源と前記第２電源の電圧の差よりも小さな振幅を有する複数の入力信号に基づき、前記第１電源の電圧に対応する電圧レベルと前記第２電源の電圧に対応する電圧レベルとの間で変化する複数の出力信号を生成するレベル変換回路であって、
１つの前記入力信号が入力され１つの前記出力信号を出力する単位レベル変換回路を複数個備え、
前記単位レベル変換回路のそれぞれは、
前記出力信号を、自己の前記入力信号に基づいて活性化させ、他の単位レベル変換回路から供給される信号に基づいて非活性化させる
ことを特徴とするレベル変換回路。
請求項１記載のレベル変換回路であって、
前記単位レベル変換回路のそれぞれは、
前記入力信号のレベル変化に応じてレベル変化する第１内部信号を生成する入力段回路と、
前記第１内部信号のレベル変化に応じてレベル変化する第２内部信号を生成するプッシュプル回路と、
前記出力信号を、前記第１または第２内部信号の活性化に応じて活性化させ、前記他の単位レベル変換回路の前記第２内部信号の活性化に応じて非活性化させる出力段回路とを備える
ことを特徴とするレベル変換回路。
請求項２記載のレベル変換回路であって、
前記単位レベル変換回路の各々の前記入力段回路は、
前記第１内部信号の出力ノードである第１ノードと前記第１電源との間に接続され、前記入力信号を受けるゲートを有する所定導電型の第１トランジスタと、
前記第２電源と前記第１ノードとの間に接続される前記所定導電型の第２トランジスタと、
前記第２電源と前記第２トランジスタのゲートが接続する第２ノードとの間に接続され、前記第２電源に接続したゲートを有する前記所定導電型の第３トランジスタと、
前記第１ノードと前記第２ノードのゲートとの間に接続される第１容量素子とを備える
ことを特徴とするレベル変換回路。
請求項１から請求項３のいずれか記載のレベル変換回路であって、
前記単位レベル変換回路は２つであり、
当該２つの単位レベル変換回路のそれぞれに入力される前記入力信号は、互いに相補な信号である
ことを特徴とするレベル変換回路。
請求項１から請求項３のいずれか記載のレベル変換回路であって、
前記単位レベル変換回路を３つ以上備え、
複数の前記入力信号は特定の順序でレベル変化するものであり、
単位レベル変換回路の各々において、
前記他の単位レベル変換回路は、当該単位レベル変換回路の後に前記出力信号が活性化されるものである
ことを特徴とするレベル変換回路。
請求項２記載のレベル変換回路であって、
前記単位レベル変換回路を３つ以上備え、
前記単位レベル変換回路の各々の前記入力段回路は、
前記第１内部信号の出力ノードである第１ノードと前記第１電源との間に接続され、前記入力信号を受けるゲートを有する所定導電型の第１トランジスタと、
前記第２電源と前記第１ノードとの間に接続される前記所定導電型の第２トランジスタと、
前記第１内部信号を活性化させる前に前記第２トランジスタのゲートが接続する第２ノードを活性レベルにする活性化手段と、
前記第１内部信号を非活性化させたときに前記第２ノードを非活性レベルにする非活性化手段と、
前記第１ノードと前記第２ノードのゲートとの間に接続される第１容量素子とを備える
ことを特徴とするレベル変換回路。
請求項６記載のレベル変換回路であって、
単位レベル変換回路の各々において、
前記活性化手段は、
前記第２ノードと前記第２電源との間に接続し、第１の他の単位レベル変換回路の前記第１内部信号、前記第２内部信号および前記出力信号のいずれかによって制御される第３トランジスタであり、
前記非活性化手段は、
前記第２ノードと前記第１電源との間に接続し、第２の他の単位レベル変換回路の前記第１内部信号、前記第２内部信号および前記出力信号のいずれかによって制御される第４トランジスタである
ことを特徴とするレベル変換回路。
請求項７記載のレベル変換回路であって、
複数の前記入力信号は特定の順序でレベル変化するものであり、
単位レベル変換回路の各々において、
前記第１の他の単位レベル変換回路は、当該単位レベル変換回路の前に前記出力信号が活性化されるものであり、
前記第２の他の単位レベル変換回路は、当該単位レベル変換回路の後に前記出力信号が活性化されるものである
ことを特徴とするレベル変換回路。
請求項６記載のレベル変換回路であって、
単位レベル変換回路の各々において、
前記活性化手段は、
前記第２ノードと前記第２電源との間に接続し、当該単位レベル変換回路の直前に前記出力信号が活性化される他の単位レベル変換回路の前記第１内部信号、前記第２内部信号および前記出力信号のいずれかによって制御される第３トランジスタであり、
前記非活性化手段は、
当該単位レベル変換回路の直前に前記出力信号が活性化される前記他の単位レベル変換回路の前記第１内部信号、前記第２内部信号および前記出力信号のいずれかが供給されるノードと前記第２ノードとの間に接続し、前記入力信号によって制御される第４トランジスタである
ことを特徴とするレベル変換回路。
請求項６から請求項９のいずれか記載のレベル変換回路であって、
前記単位レベル変換回路の少なくとも１つにおいて、
前記入力段回路が、
前記第２ノードと前記第２電源との間に接続し、所定のリセット信号により制御される前記所定の導電型の第５トランジスタをさらに備える
ことを特徴とするレベル変換回路。
請求項６から請求項９のいずれか記載のレベル変換回路であって、
前記単位レベル変換回路の各々の前記入力段回路において、
前記第１容量素子と前記第２トランジスタのゲートとの接続ノードと前記第２ノードとの間に、ゲートが前記第２電源に接続した第６トランジスタが介在している
ことを特徴とするレベル変換回路。
請求項２から請求項１１のいずれか記載のレベル変換回路であって、
前記単位レベル変換回路の各々の前記プッシュプル回路は、
前記第２内部信号の出力ノードである第３ノードと前記第１電源との間に接続され、前記入力信号を受けるゲートを有する前記所定導電型の第７トランジスタと、
前記第２電源と前記第３ノードとの間に接続され、前記第１内部信号を受けるゲートを有する前記所定導電型の第８トランジスタと
を備えることを特徴とする
ことを特徴とするレベル変換回路。
請求項１２記載のレベル変換回路であって、
前記単位レベル変換回路の各々において、
前記第２トランジスタと前記第２電源との間には、ゲートが前記第２電源に接続した前記所定導電型の第９トランジスタが介在しており、
前記第２トランジスタと前記第９トランジスタとの間の接続ノードである第４ノードと前記第３ノードとの間には、第２容量素子が接続されている
ことを特徴とするレベル変換回路。
請求項２から請求項１３のいずれか記載のレベル変換回路であって、
前記出力段回路は、
前記出力信号が出力される出力端子と前記第１電源との間に接続された第１０トランジスタと、
前記出力端子と前記第２電源との間に接続され、前記第１または第２内部信号により制御された第１１トランジスタとを備え、
前記第１１トランジスタがオンした後に、当該第１１トランジスタのゲート・ソース間電圧がより大きくなる方向に前記第１１トランジスタのゲートが接続する第５ノードの電圧が変化するように構成されており、
前記第１０トランジスタは、
前記他の単位レベル変換回路の前記第２内部信号により制御されている
ことを特徴とするレベル変換回路。
請求項１４記載のレベル変換回路であって、
前記出力段回路は、
前記第１電源と前記第５ノードとの間に接続する第１２トランジスタと、
前記第２電源と前記第５ノードとの間に接続し、前記第１または第２内部信号を受けるゲートを有する第１３トランジスタと、
前記第５ノードと所定の第６ノードとの間に接続した第３容量素子と、
前記第１１トランジスタがオンした後に、前記第６ノードの電圧レベルを変化させることにより前記第５ノードの電圧レベルを変化させて前記第１１トランジスタのゲート・ソース間電圧をより大きくする昇圧回路とを備え、
第１２トランジスタは、
前記他の単位レベル変換回路の前記第２内部信号により制御されている
ことを特徴とするレベル変換回路。
請求項１５記載のレベル変換回路であって、
前記昇圧回路は、前記出力信号に応じて動作する
ことを特徴とするレベル変換回路。
請求項１５記載のレベル変換回路であって、
前記昇圧回路は、
前記第１または第２内部信号を遅延させる遅延回路を含み、当該遅延回路によって遅延させた前記第１または第２内部信号に応じて動作する
ことを特徴とするレベル変換回路。
請求項１４記載のレベル変換回路であって、
前記出力段回路は、
前記第１電源と所定の第７ノードとの間に接続された前記所定導電型の第１４トランジスタと、
前記第２電源と前記第７ノードとの間に接続され、前記第５ノードに接続したゲートを有する前記所定導電型の第１５トランジスタと、
前記第１電源と前記第５ノードとの間に接続された前記所定導電型の第１６トランジスタと、
前記第５ノードと所定の第８ノードとの間に接続され、前記第１または第２内部信号により制御される前記所定導電型の第１７トランジスタと、
前記第８ノードと前記第２電源との間に接続され、前記第２電源に接続したゲートを有する第１８トランジスタと、
前記第７ノードと前記第８ノードとの間に接続された第４容量素子とをさらに備え、
前記第１４トランジスタおよび前記第１６トランジスタは、
前記他の単位レベル変換回路の前記第２内部信号に制御されている
ことを特徴とするレベル変換回路。
請求項１から請求項１８のいずれか記載のレベル変換回路であって、
前記単位レベル変換回路の各々の前記出力段回路が、
前記出力信号が出力される出力端子と前記第１電源との間に接続する前記所定の導電型の第１９トランジスタと、
前記出力信号が非活性の期間に前記第１９トランジスタをオンに維持させる保持回路とを備える
ことを特徴とするレベル変換回路。
請求項１９記載のレベル変換回路であって、
前記単位レベル変換回路の各々において、
前記保持回路は、
前記前記第１９トランジスタのゲートと第１電源との間に接続し、当該単位レベルシフト回路の前記出力信号の活性化に応じてオンになる前記所定の導電型の第２０トランジスタと、
前記前記第１９トランジスタのゲートと第２電源との間に接続し、他の単位レベル変換回路の前記出力信号の活性化に応じてオンになる前記所定の導電型の第２１トランジスタとを備える
ことを特徴とするレベル変換回路。
前記第１電源は、前記第２電源よりも低い電圧レベルを供給し、
前記入力信号のローレベルの電圧レベルは、前記第１電源の電圧レベルよりも高く、
前記所定導電型はＮ型である
請求項１から請求項２０のいずれか記載のレベル変換回路。
前記入力信号のローレベルは接地電圧レベルである
請求項２１記載のレベル変換回路。
前記第１電源は、前記第２電源よりも高い電圧レベルを供給し、
前記入力信号のハイレベルの電圧レベルは、前記第１電源の電圧レベルよりも低く、
前記所定導電型はＰ型である
請求項１から請求項２０のいずれか記載のレベル変換回路。
ゲート線に接続した画素を駆動するゲート線駆動回路と、
所定のクロック信号をレベル変換して前記ゲート線駆動回路に供給するレベル変換回路とを備える画像表示装置であって、
前記レベル変換回路は、請求項１から請求項２３のいずれか記載のものであり、
前記画素およびゲート線駆動回路を構成するトランジスタは、全て前記所定導電型のものである
ことを特徴とする画像表示装置。