JP2520167B2 - 表示装置のための駆動回路 - Google Patents
表示装置のための駆動回路Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は表示装置のための駆動回路に関し、特に、振
幅変調駆動方式によって階調表示を行うことができる表
示装置のための駆動回路に関する。以下ではマトリクス
型液晶表示装置を表示装置の例にとって説明を行うが、
本発明は他の種類の表示装置、例えばEL（エレクトロル
ミネッセンス）表示装置、プラズマディスプレイ等のた
めの駆動回路にも適用可能である。
幅変調駆動方式によって階調表示を行うことができる表
示装置のための駆動回路に関する。以下ではマトリクス
型液晶表示装置を表示装置の例にとって説明を行うが、
本発明は他の種類の表示装置、例えばEL（エレクトロル
ミネッセンス）表示装置、プラズマディスプレイ等のた
めの駆動回路にも適用可能である。
（従来の技術） 第８図に従来のマトリクス型液晶表示装置の一例を模
式的に示す。第８図のマトリクス型液晶表示装置は、絵
素を駆動するためのスイッチング素子としてTFT（Thin
Film Transistor）を用いたものである。TFT液晶パネル
100は、互いに平行に配設されたｎ本（番号０〜ｎ−
１）の走査電極101と走査電極101に直交して互いに平行
に配設されたｍ本（番号０〜ｍ−１）の信号電極102と
を備えている。走査電極101と信号電極102との各交点に
近接して、絵素電極103を駆動するためのTFT104が設け
られている。１本の走査電極101に対応するｍ個の絵素1
03によって１本の水平走査線が構成されている。
式的に示す。第８図のマトリクス型液晶表示装置は、絵
素を駆動するためのスイッチング素子としてTFT（Thin
Film Transistor）を用いたものである。TFT液晶パネル
100は、互いに平行に配設されたｎ本（番号０〜ｎ−
１）の走査電極101と走査電極101に直交して互いに平行
に配設されたｍ本（番号０〜ｍ−１）の信号電極102と
を備えている。走査電極101と信号電極102との各交点に
近接して、絵素電極103を駆動するためのTFT104が設け
られている。１本の走査電極101に対応するｍ個の絵素1
03によって１本の水平走査線が構成されている。
TFT液晶パネル100はソースドライバ200及びゲートド
ライバ300を含む駆動回路によって駆動される。ソース
ドライバ200及びゲートドライバ300はTFTパネル100の信
号電極102及び走査電極101にそれぞれ接続されている。
ソースドライバ200は、入力されるアナログ画像信号或
は映像信号をサンプル、ホールドし、信号電極102に供
給する。他方、ゲートドライバ300は走査電極101に順次
に走査パルスを出力する。ゲートドライバ300及びソー
スドライバ200に入力されるクロック等の制御信号はコ
ントロール回路400から与えられる。
ライバ300を含む駆動回路によって駆動される。ソース
ドライバ200及びゲートドライバ300はTFTパネル100の信
号電極102及び走査電極101にそれぞれ接続されている。
ソースドライバ200は、入力されるアナログ画像信号或
は映像信号をサンプル、ホールドし、信号電極102に供
給する。他方、ゲートドライバ300は走査電極101に順次
に走査パルスを出力する。ゲートドライバ300及びソー
スドライバ200に入力されるクロック等の制御信号はコ
ントロール回路400から与えられる。
第９図を参照してソースドライバ200について詳細に
説明する。ソースドライバ200は、シフトレジスタ210、
サンプルホールド回路220及び出力バッファ230を備えて
いる。シフトレジスタ210では、コントロール回路400か
ら入力されるシフトパルスがシフトクロックに従ってシ
フトされ、ラインB1、B2、…、Bi、…、Bmに順次にサン
プリングパルスが出力される。これに伴ってサンプルホ
ールド回路220のアナログスイッチASW1（１）、…、ASW
1（ｉ）、…、ASW1（ｍ）が順次に導通状態になり、サ
ンプリングコンデンサ221が入力アナログ画像信号の瞬
時振幅ｖ（i,j）にまで順次に充電される。ここで、ｖ
（i,j）は、TFTパネル100のｉ番目の信号電極とｊ番目
の走査電極との交点に対応する絵素電極103に書き込ま
れるべきアナログ画像信号の瞬時振幅である。このよう
にして１水平走査期間の画像信号がサンプルホールド回
路220によってサンプリングされた後、出力用パルスOE
が入力され、画像信号がサンプリングコンデンサ221か
らホールドコンデンサ222に移される。ホールドコンデ
ンサ222によって保持された画像信号は出力バッファ230
を介して信号電極102に出力される。
説明する。ソースドライバ200は、シフトレジスタ210、
サンプルホールド回路220及び出力バッファ230を備えて
いる。シフトレジスタ210では、コントロール回路400か
ら入力されるシフトパルスがシフトクロックに従ってシ
フトされ、ラインB1、B2、…、Bi、…、Bmに順次にサン
プリングパルスが出力される。これに伴ってサンプルホ
ールド回路220のアナログスイッチASW1（１）、…、ASW
1（ｉ）、…、ASW1（ｍ）が順次に導通状態になり、サ
ンプリングコンデンサ221が入力アナログ画像信号の瞬
時振幅ｖ（i,j）にまで順次に充電される。ここで、ｖ
（i,j）は、TFTパネル100のｉ番目の信号電極とｊ番目
の走査電極との交点に対応する絵素電極103に書き込ま
れるべきアナログ画像信号の瞬時振幅である。このよう
にして１水平走査期間の画像信号がサンプルホールド回
路220によってサンプリングされた後、出力用パルスOE
が入力され、画像信号がサンプリングコンデンサ221か
らホールドコンデンサ222に移される。ホールドコンデ
ンサ222によって保持された画像信号は出力バッファ230
を介して信号電極102に出力される。
第10図にソースドライバ200に於ける入出力信号の波
形の概略を示す。第10図に於いて、ｖ（CSPL（ｉ））、
ｖ（CH（ｉ））及びv5（ｉ）は、ｉ番目のサンプリング
コンデンサ221の電圧、ｉ番目のホールドコンデンサ222
の電圧及びｉ番目の出力バッファ230の出力電圧をそれ
ぞれ示している。
形の概略を示す。第10図に於いて、ｖ（CSPL（ｉ））、
ｖ（CH（ｉ））及びv5（ｉ）は、ｉ番目のサンプリング
コンデンサ221の電圧、ｉ番目のホールドコンデンサ222
の電圧及びｉ番目の出力バッファ230の出力電圧をそれ
ぞれ示している。
（発明が解決しようとする課題） 上述したようないわゆるアナログ画像信号サンプリン
グ方式の駆動回路には、TFT液晶パネル100等の表示パネ
ルの大容量化、高精細化を進める上で次のようないくつ
かの問題があることが明らかになっている。
グ方式の駆動回路には、TFT液晶パネル100等の表示パネ
ルの大容量化、高精細化を進める上で次のようないくつ
かの問題があることが明らかになっている。
（１）アナログ画像信号の振幅をサンプリングする駆動
回路では、サンプリングされる画像信号振幅ｖ（i,j）
の精度は、アナログスイッチASW1（ｉ）の導通時のオン
抵抗RONとサンプリングコンデンサ221の容量CSPLとで定
まる時定数によって決定されるので、サンプリングによ
って画像信号の周波数帯域が狭められることのないよう
に上記時定数を選択する必要がある。即ち、入力アナロ
グ画像信号の周波数特性に於いて信号レベルが3dB低下
する周波数をｆ（−3dB）Hzとすれば、次式の条件が満
足されなければならない。
回路では、サンプリングされる画像信号振幅ｖ（i,j）
の精度は、アナログスイッチASW1（ｉ）の導通時のオン
抵抗RONとサンプリングコンデンサ221の容量CSPLとで定
まる時定数によって決定されるので、サンプリングによ
って画像信号の周波数帯域が狭められることのないよう
に上記時定数を選択する必要がある。即ち、入力アナロ
グ画像信号の周波数特性に於いて信号レベルが3dB低下
する周波数をｆ（−3dB）Hzとすれば、次式の条件が満
足されなければならない。
ところが、表示パネル（TFT液晶パネル100）の大容量
化、高精細化に伴って入力画像信号の周波数帯域は広く
なりつつあり、従って高速のサンプリングが要求され、
上式を満たすために低RON及び小CSPLが要求される。
化、高精細化に伴って入力画像信号の周波数帯域は広く
なりつつあり、従って高速のサンプリングが要求され、
上式を満たすために低RON及び小CSPLが要求される。
ところが、OEパルスによってサンプリングコンデンサ
221の電荷がホールドコンデンサ222に配分されることに
より、容量CHのホールドコンデンサ222の電圧は、 となり、CH（ｉ）＜＜CSPL（ｉ）のとき、ｖ（C
H（ｉ））＋ｖ（i,j）である。従って、サンプリングコ
ンデンサ221からホールドコンデンサ222への電荷配分に
よる振幅減衰を極力小さくするためには、容量CSPLの小
容量化には限界がある。また、オン抵抗RON並びに容量C
SPL及びCHの製造上のばらつきに起因する入出力直線性
の劣化や不揃いを抑制するためにも、容量CSPLをあまり
小さくすることはできない。このようにサンプリングコ
ンデンサ221の小容量化には限界があり、入力画像信号
の周波数帯域を大幅に広げることは困難である。このこ
とが表示パネルの大容量化の妨げとなっていた。
221の電荷がホールドコンデンサ222に配分されることに
より、容量CHのホールドコンデンサ222の電圧は、 となり、CH（ｉ）＜＜CSPL（ｉ）のとき、ｖ（C
H（ｉ））＋ｖ（i,j）である。従って、サンプリングコ
ンデンサ221からホールドコンデンサ222への電荷配分に
よる振幅減衰を極力小さくするためには、容量CSPLの小
容量化には限界がある。また、オン抵抗RON並びに容量C
SPL及びCHの製造上のばらつきに起因する入出力直線性
の劣化や不揃いを抑制するためにも、容量CSPLをあまり
小さくすることはできない。このようにサンプリングコ
ンデンサ221の小容量化には限界があり、入力画像信号
の周波数帯域を大幅に広げることは困難である。このこ
とが表示パネルの大容量化の妨げとなっていた。
（２）アナログ画像信号は、第９図に示すようにバスラ
インを介してソースドライバ200に供給されるが、表示
パネルの大容量化、高精細化に伴って画像信号の周波数
帯域が広くなると共にバスラインの配線容量が大きくな
る。従って画像信号を供給する回路の側で広帯域電力増
幅器が必要とされ、コストアップ等の要因となる。
インを介してソースドライバ200に供給されるが、表示
パネルの大容量化、高精細化に伴って画像信号の周波数
帯域が広くなると共にバスラインの配線容量が大きくな
る。従って画像信号を供給する回路の側で広帯域電力増
幅器が必要とされ、コストアップ等の要因となる。
（３）Ｒ、Ｇ及びＢビデオ信号を必要とするカラー画像
表示に於けるように複数のアナログ画像信号供給用バス
ラインが設けられる場合には、表示パネルの大容量化、
高精細化に伴い、上述の広帯域電力増幅器に対して、複
数の画像信号間に位相差がなく、しかも振幅特性及び周
波数特性にばらつきの生じない極めて高い品質が要求さ
れる。
表示に於けるように複数のアナログ画像信号供給用バス
ラインが設けられる場合には、表示パネルの大容量化、
高精細化に伴い、上述の広帯域電力増幅器に対して、複
数の画像信号間に位相差がなく、しかも振幅特性及び周
波数特性にばらつきの生じない極めて高い品質が要求さ
れる。
（４）マトリクス型表示装置に於ける駆動回路では、CR
Tへの表示の場合とは異なり、クロックに従ってアナロ
グ画像信号をサンプリングし、マトリクス状に配列され
た絵素に表示を行うのであるが、バスラインに於ける遅
延を含む駆動回路内の遅延が避けられないことから、ア
ナログ画像信号に対するサンプリング位置の精度を確保
することが非常に困難である。特に、画像信号と表示絵
素のアドレスとの間の関係が明確に定まっているコンピ
ュータグラフィックスをマトリクス型表示装置に表示す
る場合には、原理的にはコンピュータで作成された画像
を完全に表示パネル上に再現できるはずであるにも拘ら
ず、駆動システム内で生じる遅延及び周波数特性の劣化
に起因する画像の表示位置のずれ、画像のにじみ等は、
従来のアナログ画像信号サンプリング方式の駆動回路で
は避けることができない。
Tへの表示の場合とは異なり、クロックに従ってアナロ
グ画像信号をサンプリングし、マトリクス状に配列され
た絵素に表示を行うのであるが、バスラインに於ける遅
延を含む駆動回路内の遅延が避けられないことから、ア
ナログ画像信号に対するサンプリング位置の精度を確保
することが非常に困難である。特に、画像信号と表示絵
素のアドレスとの間の関係が明確に定まっているコンピ
ュータグラフィックスをマトリクス型表示装置に表示す
る場合には、原理的にはコンピュータで作成された画像
を完全に表示パネル上に再現できるはずであるにも拘ら
ず、駆動システム内で生じる遅延及び周波数特性の劣化
に起因する画像の表示位置のずれ、画像のにじみ等は、
従来のアナログ画像信号サンプリング方式の駆動回路で
は避けることができない。
本発明はこのような現状に鑑みてなされたものであ
り、その目的とするところは、上述したアナログ画像信
号サンプリング方式の表示システムの欠点を解消するこ
とができる表示装置のための駆動回路を提供することに
ある。
り、その目的とするところは、上述したアナログ画像信
号サンプリング方式の表示システムの欠点を解消するこ
とができる表示装置のための駆動回路を提供することに
ある。
（課題を解決するための手段） 本発明に係る表示装置のための駆動回路は、並行する
複数の信号電極が設けられた表示ユニットを有する表示
装置のための駆動回路であって、デジタル画像信号をデ
ジタル−アナログ変換して振幅変調するデジタル−アナ
ログ変換回路を有し、得られたアナログ信号を該信号電
極に送出する信号電極駆動手段を備えている。そして、
該デジタル−アナログ変換回路は、階段状波形を有する
電圧信号を、該電圧信号が段階的に変化するタイミング
と同期した、該デジタル画像信号の情報に対応したパル
ス幅を有するサンプリング信号により、サンプリングし
てアナログ信号を発生するよう構成されている。そのこ
とにより上記目的が達成される。
複数の信号電極が設けられた表示ユニットを有する表示
装置のための駆動回路であって、デジタル画像信号をデ
ジタル−アナログ変換して振幅変調するデジタル−アナ
ログ変換回路を有し、得られたアナログ信号を該信号電
極に送出する信号電極駆動手段を備えている。そして、
該デジタル−アナログ変換回路は、階段状波形を有する
電圧信号を、該電圧信号が段階的に変化するタイミング
と同期した、該デジタル画像信号の情報に対応したパル
ス幅を有するサンプリング信号により、サンプリングし
てアナログ信号を発生するよう構成されている。そのこ
とにより上記目的が達成される。
本発明は、上記表示装置のための駆動回路において、
前記信号電極駆動手段が、前記デジタル−アナログ変換
回路の前段側に設けられ、少なくとも１水平走査分の前
記入力デジタル画像信号が格納されるデジタル画像信号
記憶回路を備えている。また、該デジタル−アナログ変
換回路は、該デジタル画像信号記憶回路に格納されたデ
ジタル画像信号の情報をパルス幅に変換するパルス幅変
換回路と、該パルス幅変換回路の出力パルスのパルス幅
を、その立ち上がり及び立ち下がりタイミングと同期し
て段階的に変化する階段状波形を有する信号電圧に基づ
いてアナログ信号の振幅に変換するパルス幅振幅変換回
路とから構成されている。さらに、該信号電極駆動手段
が、該パルス幅振幅変換回路の出力アナログ信号に従っ
て前記信号電極を駆動する駆動信号を出力する出力回路
を備えている。
前記信号電極駆動手段が、前記デジタル−アナログ変換
回路の前段側に設けられ、少なくとも１水平走査分の前
記入力デジタル画像信号が格納されるデジタル画像信号
記憶回路を備えている。また、該デジタル−アナログ変
換回路は、該デジタル画像信号記憶回路に格納されたデ
ジタル画像信号の情報をパルス幅に変換するパルス幅変
換回路と、該パルス幅変換回路の出力パルスのパルス幅
を、その立ち上がり及び立ち下がりタイミングと同期し
て段階的に変化する階段状波形を有する信号電圧に基づ
いてアナログ信号の振幅に変換するパルス幅振幅変換回
路とから構成されている。さらに、該信号電極駆動手段
が、該パルス幅振幅変換回路の出力アナログ信号に従っ
て前記信号電極を駆動する駆動信号を出力する出力回路
を備えている。
本発明は、上記表示装置のための駆動回路において、
前記出力回路を、前記駆動信号を保持するための静電容
量手段を有する構成としている。
前記出力回路を、前記駆動信号を保持するための静電容
量手段を有する構成としている。
（作用） この発明においては、デジタル画像信号をデジタル−
アナログ変換して振幅変調し、得られたアナログ信号を
信号電極に印加するようにしているため、アナログ画像
信号の振幅をサンプリングする場合の、サンプリング時
定数に起因する周波数特性の劣化を回避することがで
き、サンプリングコンデンサとホールドコンデンサとの
間での電荷配分による振幅減衰も回避することができ
る。
アナログ変換して振幅変調し、得られたアナログ信号を
信号電極に印加するようにしているため、アナログ画像
信号の振幅をサンプリングする場合の、サンプリング時
定数に起因する周波数特性の劣化を回避することがで
き、サンプリングコンデンサとホールドコンデンサとの
間での電荷配分による振幅減衰も回避することができ
る。
また、階段状波形を有する電圧信号を、該電圧信号が
段階的に変化するタイミングと同期した、該デジタル画
像信号の情報に対応したパルス幅を有するサンプリング
信号により、サンプリングしてアナログ信号を発生する
ようにしているため、絵素印加用アナログ駆動電圧とし
て、入力デジタル画像信号に含まれる階調レベルの情報
を忠実に受け継いだ高精度のアナログ信号を得ることが
でき、これによりコンピュータグラフィック表示等に要
求される高精細画像表示をより正確に行うことができ
る。
段階的に変化するタイミングと同期した、該デジタル画
像信号の情報に対応したパルス幅を有するサンプリング
信号により、サンプリングしてアナログ信号を発生する
ようにしているため、絵素印加用アナログ駆動電圧とし
て、入力デジタル画像信号に含まれる階調レベルの情報
を忠実に受け継いだ高精度のアナログ信号を得ることが
でき、これによりコンピュータグラフィック表示等に要
求される高精細画像表示をより正確に行うことができ
る。
（実施例） 本発明を実施例について以下に説明する。
第１図に本発明の一実施例を用いたマトリクス型液晶
表示装置の一例を模式的に示す。TFT液晶パネル100上に
表示を行うための駆動回路は、ソースドライバ２、ゲー
トドライバ300及びコントロール回路４を備えている。
ゲートドライバ300は第８図に示した従来のものと実質
的に同様の構成を有している。ソースドライバ２は、入
力されるデジタル画像信号又は映像信号をデジタル−ア
ナログ変換して振幅変調されたアナログ信号を得て、そ
のアナログ信号をTFT液晶パネル100の信号電極12に送出
するものであり、アップダウンカウンタ及びデコーダ回
路20、デジタルデータメモリ30、ビット比較パルス幅変
換回路40、レベルシフタ回路60並びにD/A変換及び出力
回路50を備えている。ソースドライバ２の動作に必要な
各種信号は、コントロール回路４から供給される。
表示装置の一例を模式的に示す。TFT液晶パネル100上に
表示を行うための駆動回路は、ソースドライバ２、ゲー
トドライバ300及びコントロール回路４を備えている。
ゲートドライバ300は第８図に示した従来のものと実質
的に同様の構成を有している。ソースドライバ２は、入
力されるデジタル画像信号又は映像信号をデジタル−ア
ナログ変換して振幅変調されたアナログ信号を得て、そ
のアナログ信号をTFT液晶パネル100の信号電極12に送出
するものであり、アップダウンカウンタ及びデコーダ回
路20、デジタルデータメモリ30、ビット比較パルス幅変
換回路40、レベルシフタ回路60並びにD/A変換及び出力
回路50を備えている。ソースドライバ２の動作に必要な
各種信号は、コントロール回路４から供給される。
第２図にソースドライバ２をより詳細に示す。第２図
に示す例はカラー表示を行うためのものであり、Ｒ、Ｇ
及びＢ画像信号がそれぞれ４ビットのデータR0〜R3、G0
〜G3、及びB0〜B3で表現されている。アップダウンカウ
ンタ21には、増加方向のカウント又は減少方向のカウン
トを指定するためのU/D信号並びにカウント動作をさせ
るためのクロックCKが入力されている。アップダウンカ
ウンタ21の出力はデコーダ22によってデコードされる。
入力デジタル画像信号に含まれるＲ信号（R0〜R3）、Ｇ
信号（G0〜G3）及びＢ信号（B0〜B3）は、一旦、ラッチ
31、32及び33にそれぞれラッチされた後、デコーダ22の
出力に従って、デジタルデータメモリ30を構成するＲメ
モリ34、Ｇメモリ35及びＢメモリ36内の対応する記憶ユ
ニットにそれぞれ格納される。１水平走査期間に亙るデ
ジタル画像信号がデジタルデータメモリ30に格納された
後、ラッチストローブ信号LSの入力により、デジタルデ
ータメモリ30内の信号がビット比較パルス幅変換回路40
に並列に与えられる。尚、アップダウンカウンタ及びデ
コーダ回路20をシフトレジスタで構成することも可能で
ある。
に示す例はカラー表示を行うためのものであり、Ｒ、Ｇ
及びＢ画像信号がそれぞれ４ビットのデータR0〜R3、G0
〜G3、及びB0〜B3で表現されている。アップダウンカウ
ンタ21には、増加方向のカウント又は減少方向のカウン
トを指定するためのU/D信号並びにカウント動作をさせ
るためのクロックCKが入力されている。アップダウンカ
ウンタ21の出力はデコーダ22によってデコードされる。
入力デジタル画像信号に含まれるＲ信号（R0〜R3）、Ｇ
信号（G0〜G3）及びＢ信号（B0〜B3）は、一旦、ラッチ
31、32及び33にそれぞれラッチされた後、デコーダ22の
出力に従って、デジタルデータメモリ30を構成するＲメ
モリ34、Ｇメモリ35及びＢメモリ36内の対応する記憶ユ
ニットにそれぞれ格納される。１水平走査期間に亙るデ
ジタル画像信号がデジタルデータメモリ30に格納された
後、ラッチストローブ信号LSの入力により、デジタルデ
ータメモリ30内の信号がビット比較パルス幅変換回路40
に並列に与えられる。尚、アップダウンカウンタ及びデ
コーダ回路20をシフトレジスタで構成することも可能で
ある。
デジタルデータメモリ30及びビット比較パルス幅変換
回路40のＲ信号を処理する系のブロック図を第３図に示
す。Ｒメモリ34には、TFT液晶パネル100の信号電極102
に１対１に対応する記憶ユニット341が設けられてい
る。各記憶ユニット341は４ビット分の画像信号を記憶
するための４個の記憶素子を有している。各記憶ユニッ
ト341に対応して、ビット比較パルス幅変換回路40はBPC
（Bit−Pulsewidth−Converter）回路41を有している。
各記憶ユニット341に格納されたデジタル画像信号は、L
S信号によって、対応するBPC回路41に転送される。各BP
C回路41には、LS信号に加えて、スタートパルスST及び
カウント信号C0〜C3が入力されている。各BPC回路41で
は、記憶ユニット341から入力される画像信号の情報が
パルス幅に変換され、そのようにして得られた出力RPW
がレベルシフタ60に与えられる。Ｇ信号及びＢ信号につ
いても第３図の回路と同様のものが設けられている。
回路40のＲ信号を処理する系のブロック図を第３図に示
す。Ｒメモリ34には、TFT液晶パネル100の信号電極102
に１対１に対応する記憶ユニット341が設けられてい
る。各記憶ユニット341は４ビット分の画像信号を記憶
するための４個の記憶素子を有している。各記憶ユニッ
ト341に対応して、ビット比較パルス幅変換回路40はBPC
（Bit−Pulsewidth−Converter）回路41を有している。
各記憶ユニット341に格納されたデジタル画像信号は、L
S信号によって、対応するBPC回路41に転送される。各BP
C回路41には、LS信号に加えて、スタートパルスST及び
カウント信号C0〜C3が入力されている。各BPC回路41で
は、記憶ユニット341から入力される画像信号の情報が
パルス幅に変換され、そのようにして得られた出力RPW
がレベルシフタ60に与えられる。Ｇ信号及びＢ信号につ
いても第３図の回路と同様のものが設けられている。
BPC回路41の一構成例を第４図に示す。画像信号R0〜R
3は、LS信号によって動作するラッチL0〜L3にそれぞれ
ラッチされる。画像信号R0〜R3は排他的論理和（Exclus
ive−OR）ゲート411によってカウント信号C0〜C3とビッ
ト毎に比較される。４ビットの全てが一致した場合に
は、全ての排他的論理和ゲート411の出力がＨレベルに
なり、その結果、NANDゲート412の出力信号RCがＬレベ
ルになる。
3は、LS信号によって動作するラッチL0〜L3にそれぞれ
ラッチされる。画像信号R0〜R3は排他的論理和（Exclus
ive−OR）ゲート411によってカウント信号C0〜C3とビッ
ト毎に比較される。４ビットの全てが一致した場合に
は、全ての排他的論理和ゲート411の出力がＨレベルに
なり、その結果、NANDゲート412の出力信号RCがＬレベ
ルになる。
BPC回路41は次のように動作する。LS信号によって画
像信号R0〜R3をラッチL0〜L3にラッチした後、スタート
パルスSTの入力により、RSフリップフロップ413がセッ
トされ、信号RPWがＨレベルになる。次に、カウント信
号C0〜C3が（０、０、０、０）、（０、０、０、１）、
…、（１、１、１、１）の順で増大する。画像信号R0〜
R3とカウント信号C0〜C3が一致した時点で信号RCがＬレ
ベルになり、RSフリップフロップ413がリセットされ、
信号RPWがＬレベルに戻る。従って、画像信号R0〜R3の
情報は信号RPWのパルス幅に変換される。
像信号R0〜R3をラッチL0〜L3にラッチした後、スタート
パルスSTの入力により、RSフリップフロップ413がセッ
トされ、信号RPWがＨレベルになる。次に、カウント信
号C0〜C3が（０、０、０、０）、（０、０、０、１）、
…、（１、１、１、１）の順で増大する。画像信号R0〜
R3とカウント信号C0〜C3が一致した時点で信号RCがＬレ
ベルになり、RSフリップフロップ413がリセットされ、
信号RPWがＬレベルに戻る。従って、画像信号R0〜R3の
情報は信号RPWのパルス幅に変換される。
次に、信号RPWのパルス幅を電圧の振幅に変換するた
めのレベルシフタ回路60並びにD/A変換及び出力回路50
について説明する。TFT液晶パネル100の１本の信号電極
102に対応する、レベルシフタ回路60、並びにD/A変換及
び出力回路50の部分の回路図を第５図に示す。信号RPW
はレベルシフタ61によってレベル変換される。アップダ
ウンカウンタ20、デジタルデータメモリ30及びビット比
較パルス幅変換回路40は、VCC＝5V、VSS＝0Vの電源電圧
で動作する論理回路であるが、TFT液晶パネル100等の表
示パネルを駆動するためには、通常、論理回路の電源電
圧より高い電圧が必要とされる。故に、上述したレベル
変換が必要となる。
めのレベルシフタ回路60並びにD/A変換及び出力回路50
について説明する。TFT液晶パネル100の１本の信号電極
102に対応する、レベルシフタ回路60、並びにD/A変換及
び出力回路50の部分の回路図を第５図に示す。信号RPW
はレベルシフタ61によってレベル変換される。アップダ
ウンカウンタ20、デジタルデータメモリ30及びビット比
較パルス幅変換回路40は、VCC＝5V、VSS＝0Vの電源電圧
で動作する論理回路であるが、TFT液晶パネル100等の表
示パネルを駆動するためには、通常、論理回路の電源電
圧より高い電圧が必要とされる。故に、上述したレベル
変換が必要となる。
レベル変換された信号RPWは、アナログゲート52を開
閉するために用いられる。アナログゲート52には、カウ
ント信号C0〜C3の変化に同期して階段状にレベルが上昇
又は下降する電圧信号ASが印加される。信号RPWがＨレ
ベルの間は、アナログゲート52は導通状態にあり、ホー
ルドコンデンサ53の電圧は信号ASの変化に追随する。信
号RPWがＬレベルになった時点でアナログゲート52は非
導通状態になり、ホールドコンデンサ53の電圧はアナロ
グゲート52が非導通状態になる直前の信号ASのレベルに
保持される。ホールドコンデンサ53の電圧は、出力バッ
ファ54を介してTFT液晶パネル100の信号電極102に伝達
される。各信号電極102に対応するレベルシフタ回路60
並びにD/A変換及び出力回路50の部分が、並行して上述
したように動作する。
閉するために用いられる。アナログゲート52には、カウ
ント信号C0〜C3の変化に同期して階段状にレベルが上昇
又は下降する電圧信号ASが印加される。信号RPWがＨレ
ベルの間は、アナログゲート52は導通状態にあり、ホー
ルドコンデンサ53の電圧は信号ASの変化に追随する。信
号RPWがＬレベルになった時点でアナログゲート52は非
導通状態になり、ホールドコンデンサ53の電圧はアナロ
グゲート52が非導通状態になる直前の信号ASのレベルに
保持される。ホールドコンデンサ53の電圧は、出力バッ
ファ54を介してTFT液晶パネル100の信号電極102に伝達
される。各信号電極102に対応するレベルシフタ回路60
並びにD/A変換及び出力回路50の部分が、並行して上述
したように動作する。
BPC回路41、レベルシフタ回路60並びにD/A変換及び出
力回路50に於ける入出力及び内部信号波形の一例を、画
像信号R0〜R3が（０、１、１、１）の場合について第６
図に示す。スタートパルスSTの入力によって信号RPWが
Ｈレベルになる。カウント信号C0〜C3が（０、１、１、
１）に達すると信号RPWはＬレベルに戻り、出力バッフ
ァ54の出力信号Ｒはその時点でのレベルに固定される。
力回路50に於ける入出力及び内部信号波形の一例を、画
像信号R0〜R3が（０、１、１、１）の場合について第６
図に示す。スタートパルスSTの入力によって信号RPWが
Ｈレベルになる。カウント信号C0〜C3が（０、１、１、
１）に達すると信号RPWはＬレベルに戻り、出力バッフ
ァ54の出力信号Ｒはその時点でのレベルに固定される。
上述のソースドライバ２に於ける表示駆動タイミング
の概略を第７図に示す。第７図から分かるように、ｊ番
目の水平走査線のための画像信号は、それが入力される
水平走査期間の次の水平走査期間をフルに利用してD/A
変換され、信号電極102に伝達される。従って、入力画
像信号のデジタルデータメモリ30への格納は高速に行う
必要があるが、D/A変換は比較的低速で行うことができ
る。
の概略を第７図に示す。第７図から分かるように、ｊ番
目の水平走査線のための画像信号は、それが入力される
水平走査期間の次の水平走査期間をフルに利用してD/A
変換され、信号電極102に伝達される。従って、入力画
像信号のデジタルデータメモリ30への格納は高速に行う
必要があるが、D/A変換は比較的低速で行うことができ
る。
また、TFT液晶パネル100等の表示パネルは、印加され
る電圧に直流成分が含まれていると劣化が早まるので、
表示パネルに印加される電圧の源となる信号ASは、１水
平走査期間毎に正方向への増大と負方向への低下とが交
互に生じるようにされている。
る電圧に直流成分が含まれていると劣化が早まるので、
表示パネルに印加される電圧の源となる信号ASは、１水
平走査期間毎に正方向への増大と負方向への低下とが交
互に生じるようにされている。
（発明の効果） 本発明によれば、従来のアナログ画像信号サンプリン
グ方式の駆動回路の様々な課題を解決することができる
表示装置のための駆動回路が提供される。
グ方式の駆動回路の様々な課題を解決することができる
表示装置のための駆動回路が提供される。
本発明の駆動回路では、デジタル化された画像信号が
記憶され、転送される。従って、アナログ画像信号サン
プリング方式の駆動回路で問題となっていたサンプリン
グ時定数に起因する画像信号の周波数特性の劣化を回避
することができる。また、サンプリングコンデンサとホ
ールドコンデンサとの間での電荷配分による振幅減衰も
生じない。更に、駆動回路の構成要素の回路定数のばら
つきによる遅延時間等のばらつきも生じない。
記憶され、転送される。従って、アナログ画像信号サン
プリング方式の駆動回路で問題となっていたサンプリン
グ時定数に起因する画像信号の周波数特性の劣化を回避
することができる。また、サンプリングコンデンサとホ
ールドコンデンサとの間での電荷配分による振幅減衰も
生じない。更に、駆動回路の構成要素の回路定数のばら
つきによる遅延時間等のばらつきも生じない。
本発明の駆動回路は処理の大半をデジタル信号に対し
て行う。このため、回路内の各部の動作を確実に同期さ
せることができる。特に、階段状波形を有する電圧信号
を、該電圧信号が段階的に変化するタイミングと同期し
た、該デジタル画像信号の情報に対応したパルス幅を有
するサンプリング信号により、サンプリングしてアナロ
グ信号を発生するようにしているため、絵素印加用アナ
ログ駆動電圧として、入力デジタル画像信号に含まれる
階調レベルの情報を忠実に受け継いだ高精度のアナログ
信号を得ることができる。従って、回路内で生じる遅延
等による画像の表示位置のずれ、画像のにじみ等を抑制
することが可能となり、画像の表示精度及び表示品位が
大幅に向上する。このことは、特に、高精細画像情報の
忠実な表示に大きな効果を発揮するので、コンピュータ
グラフィックスの表示も正確に行われる。
て行う。このため、回路内の各部の動作を確実に同期さ
せることができる。特に、階段状波形を有する電圧信号
を、該電圧信号が段階的に変化するタイミングと同期し
た、該デジタル画像信号の情報に対応したパルス幅を有
するサンプリング信号により、サンプリングしてアナロ
グ信号を発生するようにしているため、絵素印加用アナ
ログ駆動電圧として、入力デジタル画像信号に含まれる
階調レベルの情報を忠実に受け継いだ高精度のアナログ
信号を得ることができる。従って、回路内で生じる遅延
等による画像の表示位置のずれ、画像のにじみ等を抑制
することが可能となり、画像の表示精度及び表示品位が
大幅に向上する。このことは、特に、高精細画像情報の
忠実な表示に大きな効果を発揮するので、コンピュータ
グラフィックスの表示も正確に行われる。
本発明の駆動回路は、表示パネルの大容量化には、基
本的に、入力デジタル画像信号を記憶する記憶回路を構
成する論理回路の高速化によって対処することができ
る。本発明の駆動回路の画像信号記憶回路は少なくとも
１水平走査線分の画像信号を記憶することができるの
で、記憶されたデジタル画像信号のD/A変換は、次の水
平走査期間を利用して比較的低速で行うことができる。
このことは、駆動回路のコストダウンに資すると共に、
表示精度等の向上にも寄与する。
本的に、入力デジタル画像信号を記憶する記憶回路を構
成する論理回路の高速化によって対処することができ
る。本発明の駆動回路の画像信号記憶回路は少なくとも
１水平走査線分の画像信号を記憶することができるの
で、記憶されたデジタル画像信号のD/A変換は、次の水
平走査期間を利用して比較的低速で行うことができる。
このことは、駆動回路のコストダウンに資すると共に、
表示精度等の向上にも寄与する。
第１図は本発明の一実施例を用いたマトリクス型液晶表
示装置の概略ブロック図、第２図はその実施例のソース
ドライバのブロック図、第３図はその実施例のデジタル
データメモリ及びビット比較パルス幅変換回路の要部を
示す図、第４図はその実施例のBPC回路の回路図、第５
図はその実施例のD/A変換及び出力回路の要部の回路
図、第６図はBPC回路並びにD/A変換及び出力回路の動作
を示すタイミングチャート、第７図は第２図のソースド
ライバに於ける表示駆動動作を示すタイミングチャー
ト、第８図は従来の駆動回路を用いたマトリクス型液晶
表示装置の一例の概略ブロック図、第９図は第８図の表
示装置のソースドライバの回路図、第10図は第９図のソ
ースドライバの動作を示すタイミングチャートである。 ２……ソースドライバ、20……アップダウンカウンタ及
びデコーダ回路、21……アップダウンカウンタ、22……
デコーダ、30……デジタルデータメモリ、31〜33……ラ
ッチ、34……Ｒメモリ、35……Ｇメモリ、36……Ｂメモ
リ、40……ビット比較パルス幅変換回路、41……BPC回
路、50……D/A変換及び出力回路、52……アナログゲー
ト、53……ホールドコンデンサ、54……出力バッファ、
60……レベルシフタ回路、61……レベルシフタ、100…
…TFT液晶パネル、101……走査電極、102……信号電
極、103……絵素電極、104……TFT、300……ゲートドラ
イバ、341……記憶ユニット。
示装置の概略ブロック図、第２図はその実施例のソース
ドライバのブロック図、第３図はその実施例のデジタル
データメモリ及びビット比較パルス幅変換回路の要部を
示す図、第４図はその実施例のBPC回路の回路図、第５
図はその実施例のD/A変換及び出力回路の要部の回路
図、第６図はBPC回路並びにD/A変換及び出力回路の動作
を示すタイミングチャート、第７図は第２図のソースド
ライバに於ける表示駆動動作を示すタイミングチャー
ト、第８図は従来の駆動回路を用いたマトリクス型液晶
表示装置の一例の概略ブロック図、第９図は第８図の表
示装置のソースドライバの回路図、第10図は第９図のソ
ースドライバの動作を示すタイミングチャートである。 ２……ソースドライバ、20……アップダウンカウンタ及
びデコーダ回路、21……アップダウンカウンタ、22……
デコーダ、30……デジタルデータメモリ、31〜33……ラ
ッチ、34……Ｒメモリ、35……Ｇメモリ、36……Ｂメモ
リ、40……ビット比較パルス幅変換回路、41……BPC回
路、50……D/A変換及び出力回路、52……アナログゲー
ト、53……ホールドコンデンサ、54……出力バッファ、
60……レベルシフタ回路、61……レベルシフタ、100…
…TFT液晶パネル、101……走査電極、102……信号電
極、103……絵素電極、104……TFT、300……ゲートドラ
イバ、341……記憶ユニット。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−103199（ＪＰ，Ａ) 特開 昭58−158692（ＪＰ，Ａ) 特開 昭59−53892（ＪＰ，Ａ) 特開 昭64−86197（ＪＰ，Ａ) 特開 昭62−143524（ＪＰ，Ａ) 実開 昭60−142537（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】並行する複数の信号電極が設けられた表示
ユニットを有する表示装置のための駆動回路であって、 デジタル画像信号をデジタル−アナログ変換して振幅変
調するデジタル−アナログ変換回路を有し、得られたア
ナログ信号を該信号電極に送出する信号電極駆動手段を
備え、 該デジタル−アナログ変換回路は、階段状波形を有する
電圧信号を、該電圧信号が段階的に変化するタイミング
と同期した、該デジタル画像信号の情報に対応したパル
ス幅を有するサンプリング信号により、サンプリングし
てアナログ信号を発生するよう構成されている表示装置
のための駆動回路。 - 【請求項２】前記信号電極駆動手段は、 前記デジタル−アナログ変換回路の前段側に設けられ、
少なくとも１水平走査分の前記入力デジタル画像信号が
格納されるデジタル画像信号記憶回路を備えるととも
に、 該デジタル−アナログ変換回路を、該デジタル画像信号
記憶回路に格納されたデジタル画像信号の情報をパルス
幅に変換するパルス幅変換回路と、該パルス幅変換回路
の出力パルスのパルス幅を、その立ち上がり及び立ち下
がりタイミングと同期して段階的に変化する階段状波形
を有する信号電圧に基づいてアナログ信号の振幅に変換
するパルス幅振幅変換回路とから構成し、 該パルス幅振幅変換回路の出力アナログ信号に従って前
記信号電極を駆動する駆動信号を出力する出力回路を備
えたものである請求項１に記載の表示装置のための駆動
回路。 - 【請求項３】前記出力回路が前記駆動信号を保持するた
めの静電容量手段を備えている請求項２に記載の表示装
置のための駆動回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085524A JP2520167B2 (ja) | 1989-04-04 | 1989-04-04 | 表示装置のための駆動回路 |
| DE69013736T DE69013736T2 (de) | 1989-04-04 | 1990-04-03 | Treiberschaltung zum Treiben einer Flüssigkristallvorrichtung. |
| EP90303539A EP0391654B1 (en) | 1989-04-04 | 1990-04-03 | A drive circuit for driving an LCD apparatus |
| KR1019900004630A KR930005376B1 (ko) | 1989-04-04 | 1990-04-04 | Lcd장치를 구동하기 위한 구동회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085524A JP2520167B2 (ja) | 1989-04-04 | 1989-04-04 | 表示装置のための駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02264294A JPH02264294A (ja) | 1990-10-29 |
| JP2520167B2 true JP2520167B2 (ja) | 1996-07-31 |
Family
ID=13861291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1085524A Expired - Lifetime JP2520167B2 (ja) | 1989-04-04 | 1989-04-04 | 表示装置のための駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2520167B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0266797A2 (en) | 1986-11-07 | 1988-05-11 | Fuji Photo Film Co., Ltd. | Method of processing silver halide color photographic material and photographic color developing composition |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2743683B2 (ja) * | 1991-04-26 | 1998-04-22 | 松下電器産業株式会社 | 液晶駆動装置 |
| KR960008104B1 (ko) * | 1991-05-21 | 1996-06-19 | 샤프 가부시끼가이샤 | 표시장치의 구동방법과 표시장치의 구동회로 및 이를 이용한 표시장치 |
| JPH0535200A (ja) * | 1991-07-31 | 1993-02-12 | Hitachi Ltd | 表示装置とその駆動方法 |
| JPH06274133A (ja) * | 1993-03-24 | 1994-09-30 | Sharp Corp | 表示装置の駆動回路及び表示装置 |
| GB9320246D0 (en) * | 1993-10-01 | 1993-11-17 | Sgs Thomson Microelectronics | A driver circuit |
| JP3275991B2 (ja) * | 1994-07-27 | 2002-04-22 | シャープ株式会社 | アクティブマトリクス型表示装置及びその駆動方法 |
| CN113299243B (zh) * | 2021-06-18 | 2022-09-02 | 合肥京东方卓印科技有限公司 | 一种像素电路及其驱动方法、显示装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142537U (ja) * | 1984-02-28 | 1985-09-20 | 日本電気株式会社 | 非直線デイジタル−アナログ変換器 |
| JP2646523B2 (ja) * | 1984-10-26 | 1997-08-27 | 旭硝子株式会社 | 画像表示装置 |
| JPS62143524A (ja) * | 1985-12-18 | 1987-06-26 | Fuji Electric Co Ltd | デジタル／アナログ変換装置 |
-
1989
- 1989-04-04 JP JP1085524A patent/JP2520167B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0266797A2 (en) | 1986-11-07 | 1988-05-11 | Fuji Photo Film Co., Ltd. | Method of processing silver halide color photographic material and photographic color developing composition |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02264294A (ja) | 1990-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080517 Year of fee payment: 12 |
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| EXPY | Cancellation because of completion of term |