KR960008104B1 - 표시장치의 구동방법과 표시장치의 구동회로 및 이를 이용한 표시장치 - Google Patents

표시장치의 구동방법과 표시장치의 구동회로 및 이를 이용한 표시장치 Download PDF

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구니아끼 다나까
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Abstract

내용 없음.

Description

표시장치의 구동방법과 표시장치의 구동회로 및 이를 이용한 표시장치
제1도는 표시장치의 형태를 보여주는 개략도.
제2, 3, 4도는 입력 데이타, 샘플링 펄스, 출력 펄스, 및 출력 전압 사이의 관계를 보여주는 타이밍의 차트.
제5도는 1출력 주기동안 소스 구동기로부터의 전압 출력의 파형.
제6도는 실시예 1의 소스 구동기의 1출력에 대한 회로도.
제7a, 7b, 7c도는 실시예 1의 구동회로에 인가된 클럭 신호들의 파형.
제8a, 8b, 8c도는 실시예 1의 소스 구동기로부터의 전압과 소스 구동기로의 데이타 입력 사이의 관계를 보여주는 도면들.
제9도는 주기 함수의 일례.
제10도는 표시장치의 등가회로도.
제11도는 정상화된 주파수에 따른 진폭 특성도.
제12, 13도는 표시장치의 등가회로도들.
제14도는 실시예 2의 소스 구동기의 1출력에 대한 회로도.
제15도는 실시예 3의 소스 구동기의 1출력에 대한 회로도.
제16도는 실시예 3의 소스 구동기로부터의 전압 출력과 소스 구동기에 인가된 클럭 신호 사이의 관계를 보여주는 도면.
제17도는 실시예 3의 선택적 제어회로에 대한 논리회로도.
제18도는 실시예 4의 소스 구동기의 1출력에 대한 회로도.
제19도는 실시예 4의 선택적 제어회로에 대한 논리회로도.
제20도는 실시예 5의 소스 구동기의 1출력에 대한 회로도.
제21도는 실시예 6의 소스 구동기의 1출력에 대한 회로도.
제22도는 실시예 6의 소스 구동기에 인가된 클럭 신호들의 파형.
제23도는 실시예 6의 소스 구동기로부터의 전압 출력의 파형.
제24도는 실시예 7의 소스 구동기의 1출력에 대한 회로도.
제25도는 실시예 7의 소스 구동기에 인가된 클럭 신호들의 파형.
제26도는 실시예 8의 소스 구동기의 1출력에 대한 회로도.
제27도는 실시예 8의 선택 제어회로에 대한 논리회로도.
제28도는 소스 구동기의 등가회로도.
제29도는 실시예 8의 소스 구동기로부터의 전압 출력의 파형.
제30도는 표시장치의 등가회로도.
제31도는 실시예 9의 소스 구동기의 1출력에 대한 회로도.
제32도는 실시예 9의 선택적 제어회로에 대한 논리회로도.
제33도는 실시예 9의 소스 구동기에 인가된 클럭 신호들의 파형.
제34a, 34b, 34c도는 실시예 9의 소스 구동기로부터의 전압 출력의 파형.
제35도는 다수의 제조 레벨들을 갖는 표시장치에 대한 전압 특성도.
제36도는 실시예 10의 소스 구동기의 1출력의 회로도.
제37a, 37b도는 실시예 10의 소스 구동기로부터의 전압 출력과 소스 구동기에 인가된 클럭 신호 사이의 관계를 보여주는 도면.
제38도는 실시예 10의 선택적 제어회로에 대한 논리회로도.
제39도는 실시예 11의 소스 구동기의 1출력에 대한 회로도.
제40a, 40b도는 실시예 11의 소스 구동기로부터의 전압 출력과 소스 구동기에 인가된 클럭 신호 사이의 관계를 보여주는 도면.
제41도는 실시예 11의 선택적 제어회로에 대한 논리회로도.
제42도는 실시예 12의 소스 구동기의 1출력에 대한 회로도.
제43a, 43b, 44도는 실시예 12의 소스 구동기에 인가된 클럭 신호들의 파형.
제45a, 45b, 45c, 45d도는 실시예 12의 소스 구동기로부터의 전압 출력과 소스 구동기로의 데이타 입력 사이의 관계를 보여주는 도면.
제46도는 실시예 13의 소스 구동기의 1출력에 대한 회로도.
제47도는 종래 기술의 아날로그 소스 구동기에 대한 회로도.
제48도는 종래 기술의 아날로그 소스 구동기의 1출력에 대한 회로도.
제49도는 종래 기술의 아날로그 소스 구동기의 타이밍 챠트.
제50도는 종래 기술의 디지탈 소스 구동기에 대한 회로도.
제51도는 종래 기술의 디지탈 소스 구동기의 1출력에 대한 회로도.
제52도는 종래 기술의 디지탈 소스 구동기의 1출력에 대한 회로도.
제53도는 종래 기술의 1출력 주기동안 소스 구동기로부터의 전압 출력의 파형.
제54도는 실시예 3의 등가회로도.
제55도는 실시예 3의 집중 상수로 대치된 등가회로도.
제56도는 실시예 3의 단순화한 등가회로도.
제57는 실시예 3의 등가회로로의 전압(Vin) 입력의 파형.
제58a, 58b, 58c도는 발진전압을 감소시키는 저역통과 필터의 공정도.
제59a, 59b도는 발진전압과 게이트 신호 사이의 관계를 나타낸 도면.
제60도는 종래 기술의 디지탈 소스 구동기의 1출력에 대한 회로도.
* 도면의 주요부분에 대한 부호의 설명
100 : 표시부 101 : 소스 구동기
102 : 게이트 구동기 601 : 인버터
602, 603 : AND 회로 604 : OR 회로
TSMP: 샘플링 펄스 DEC : 디코더
본 발명은 화면표시장치 특히 디지탈 비디오 데이타에 따라 그레이 스케일을 표시하는 형식의 화면표시장치에 사용되는 구동회로 및 구동방식에 관한 것이다.
액정표시장치(이하, LCD라 함)가 구동될때 액정의 응답속도는 CRT(음극선) 표시장치에 사용되는 발광물질보다 늦다. 늦은 응답속도를 보상하기 위하여 특별한 구동회로가 자주 사용된다. 액정구동회로 중 하나는 화소에 연이어 비디오 데이타를 공급하는 것이 아니라 데이타가 수평기간(수평기간은 수평주사선상의 모든 화소에 대하여 비디오 신호가 샘플링되는데 요구되는 시간) 샘플링된 뒤에 일정한 시간동안 데이타를 신호전압으로 보유한다. 비디오 신호전압은 동시에 하나의 주사선상의 모든 화소에 출력되는데 출력되는 시간은 수평시간의 초기순간 또는 수평시간내의 적당한 시간일 수 있다. 대응 화소에 전달되는 비디오 신호 전압은 액정의 응답속도를 초과하 일정한 시간동안 유지되고 이에 의해 액정이 완전히 원하는 방향으로 배향이 되도록 한다.
기존의 구동회로는 비디오 신호전압을 보유하기 위하여 커패시터를 사용한다. 제47도는 선전된 주사선상의 N화소들에 구동전압 VS를 공급하기 위한 신호전압 출력회로(소스구동기)를 보여준다. 각 화소의 신호 전압 출력회로는 제1아날로그 스위치 SW1, 샘플링 캐패시터 CSMP, 제2아날로그 스위치 SW2, 보유 커패시터 CH1및 출력버터 증폭기 A로 이루어진다. 기질의 이 신호 출력회로는 제47 및 제48도의 회로 그림 및 제49도의 시간도표를 참조하여 아래에 기술되어 있다.
제1아날로그 스위치 SW1에 대한 아날로그 비디오 데이타 VS는 수평동기 신호 Hsyn에 의하여 선택된 하나의 주사선 상의 N화소에 대응하는 대응 샘플링 클록 신호 TSMP1내지 TSMPN에 따라 연속적으로 샘플링된다. 이러한 샘플링에 의하여 비디오 데이타 신호 VS의 순간전압 VSMP1내지 VSMPN가 해당 샘플링 커패시터 CSMP에 적용된다. 예를 들면, n째 샘플링 커패시터 CSMP는 n째 화소에 대응하는 아날로그 스위치 SW1가 TSMPN신호를 받을때 n째 샘플링 커패시터 CSMP가 비디오 신호 VS의 전압 VSMPn으로 충전된다. 연속적으로 샘플링되고 한 수평 시간동안 유지되는 VSMP1내지 VSMPN가 샘플링 커패시터 CSMP에서 보유 커패시터 CH로 출력펄스 OE가 동시에 모든 아날로그 스위치 SW2에 적용될때 전이된다. VSMPN가 버퍼 증폭기 A를 통해 각각의 화소에 연결된 O1내지 ON에 소스라인에 출력된다.
아날로그 비디오 데이타가 공급되는 상기 구동회로는 액정패널의 크기와 해상도가 증가될때 다음과 같은 문제점에 봉착한다.
(1) 샘플링 커패시터 CSMP의 전하가 홀딩커패시터 CH에 전이될때 홀딩 커패시터 CH의 전압 VH와 샘플링된 전압 VSMP사이의 관계는 다음식에 의하여 나타내진다 :
따라서, 홀딩 커패시터 CH에 의하여 보유되는 전압 VH가 샘플된 전압 VSMP와 동등하게 되도록 하기 위하여 CSMPCH의 조건을 만족시켜야 한다. 다시 말하면 커패시터 CSMP의 용량이 커패시터 CH보다 커야 한다. 이러한 목적을 위하여 비교적 큰 용량의 샘플링 커패시터 CSMP를 사용하는 것이 필요하다. 그러나 샘플링 커패시터 CSMP의 용량이 너무 크면 충전에 요하는 시간간격(샘플링 기간)이 연장된다. 그러나 LCD장치의 크기가 더 커지고 또는 해상도가 개선됨에 따라 하나의 수평시간에 대응하는 화소의 갯수는 증가되며 이에 의하여 샘플링 시간의 단축을 수반한다. 따라서, LCD 장치의 크기 및 해상도의 증가는 한계가 있다.
(2) 아날로그 비디오 데이타는 버스라인에 의하여 소스구동기에 공급된다. 표시장치의 크기 및 해상도가 증가함에 따라 비디오 신호 주파수 대역이 더 넓어지고 버스라인의 분포 용량이 증가된다. 이것은 비디오 데이타를 공급하기 위한 회로에서 광대역 증폭기를 필요로하게 되면 따라서 생산원가를 증가시킨다.
(3) RGB 비디오 데이타를 사용하는 칼라 표시장치는 다중 아날로그 칼라 비디오 데이타를 공급하기 위한 버스라인을 가지고 있다. 그러한 장치의 표시판넬의 크기 및 해상도가 증가함에 따라 데이타간 위상차가 발생치 않고 진폭 및 주파수 특성상의 분산이 일어나지 않도록 광역 증폭기는 고도의 신호의 질을 가져야 한다.
(4) CRT 표시장치와는 달리 매트릭스 유형의 표시장치를 위한 구동회로에 있어서 아날로그 비디오 데이타는 클록신호에 따라 샘플링되고 매트릭스 상태로 배열된 화소에 표시된다. 이때 버스라인이 반드시 구동회로에서 클록신호의 지연을 초래하기 때문에 샘플링 위치를 아날로그 비디오 데이타에 맞게 위치시키는 것이 곤란하다. 특히 비디오 데이타와 화소어드레스가 서로 정확히 대응해야 하는 컴퓨터 그래픽 이미지가 표시될때 이미지 표시위치의 변이, 이미지의 흐름, 구동시스템의 신호지연에 의해 야기되는 다른 결점, 주파수 특성의 열화등은 치명적인 문제이다.
아날로그 비디오 데이타를 사용하여 발생하는 이러한 문제점은 비디오 신호를 디지탈화하여 해결한다. 디지탈 데이타를 공급하기 위하여 제56도 및 51도에 도시된 구동회로가 사용될 수 있다. 간략히 하기 위하여 그 비트(D1, D0)의 데이타가 설명된다. 따라서 비디오 데이타는 0 내지 3의 네개의 값을 가지며 각 화소에 공급되는 신호전압은 V0내지 V3네가지 전위중 하나이다. 제50도는 제47도에 표시된 아날로그 소스 구동회로에 대응하는 디지탈 소스 구동회로를 보여준다. 제56도의 회로그림은 N화소에 구동전압을 공급하기 위한 전체 소스구동기를 보여준다. 제51도는 n째 화소의 회로부분을 보여준다. 회로의 이러한 부분은 비디오데이타의 D1, D0의 각 비트가 제공되는 제1단계의 D-형 플립-플롭(샘플링 플립-플롭) MSMP및 제2단계의 플립-플롭(홀딩 플립-플롭) MH, 디코더 DEC, 네개의 외부 전압원 V0내지 V3에 대응하는 아날로그 스위치 ASW0내지 ASW3및 소스라인 On을 포함하고 있다. 디지탈 비디오 데이타를 샘플링하기 위하여 D-유형의 플립-플롭이 아닌 여러 가지 회로요소가 사용될 수 있다.
디지탈 소스 구동기는 다음과 같이 작동한다 ; 샘플링 플립-플롭 MSMP는 n째 화소에 대응하는 샘플링 펄스 TSMPn의 상승부분에서의 비디오 데이타 D1, D0를 샘플링한다. 하나의 수평기간동안 샘플링이 완료될때 출력펄스는 홀딩 플립-플롭 MH에 공급된다. 홀딩 플립-플롭 MH에 보유되는 모든 비디오 데이타(D1, D0)는 동시에 각각의 디코더 DEL에 출력된다. 디코더 DEL의 각각은 2-비트 비디오 데이타(D1, D0)를 디코드한다. 0 내지 3의 값에 따라서 아날로그 스위치 ASW0내지 ASW3중 하나는 닫힌다. 네개의 외부전압 V0내지 V3중 대응하는 하나의 전압이 소스라인 On에 출력된다.
비디오 데이타를 샘플링하기 위하여 사용되는 소스구동기는 아날로그 비디오 데이타를 샘플링으로 사용하는데서 발생하는 문제 1 내지 4를 해결하지만 다음과 같은 다른 문제가 발생한다 :
(1) 비디오 데이타 비트수의 증가와 함께 구동회로를 구성하는 기억소자, 디코더 등의 크기가 커진다.
(2) 제50도 및 제51도에서 외부로부터 공급되는 전압원 V0내지 V3가 아날로그 스위치에 의하여 선택될 때 선택된 전압원는 액정패널의 소스라인에 직접적으로 연결되고 그것을 구동한다. 따라서, 회로는 액정패널과 같은 큰 부하를 구동해야 한다. 그러나, 외부에서 전력이 공급되어야 하는 LSI내에서 대전력을 얻는 것이 어렵다. 이것은 생산 원가를 증가시킨다. 비트수가 증가할수록 전압원의 수가 2n씩 증가한다. 결과적으로 비트수의 증가는 생산원가를 증가시킨다. 예를 들면 4비트 데이타(D0내지 D3)가 사용되고 16회색도가 표시되면 24(즉 16)의 전위를 가지는 신호전압을 요구하는 소스구동기가 제52도에 도시된 바와 같이 구축된다. 이것은 16개의 전압원을 요구한다.
(3) 전압원의 수가 22씩 증가하는 것에 비례하여 구동기 회로를 구성하는 입력 터미날의 수는 증가한다. 예를 들면, 데이타가 5비트에서 6비트로 확장하면 전압원의 수(입력 터미날의 수)가 25(32)에서 26(64)까지 증가한다. 이것은 LSI를 제조하기 힘들게 한다. 또한 그러한 LSI를 장착하고 생산하는 것이 더욱 어려워진다. 결과적으로 대량생산이 어렵다. 비디오 데이타가 더 많은 수의 비트로 구성되어 있기 때문에 아날로그 스위치의 수는 22씩 증가한다. 또한, ON 저항기가 전압원 및 소스라인 사이에 삽입되어야 할 것이 요구된다. ON 저항기는 최소화하는 것이 바람직하다. 그러나 크기의 축소는 한계가 있다. 결과적으로 칩의 크기는 어떤 한계를 넘어서는 축소될 수 없다. 콤포넌트의 수가 증가할수록 회로의 소비전력에 대응하여 증가한다.
본 발명 표시장치를 구동시키는 방법은 예정된 간격으로 출력요구신호를 수신하는 단계 및 발진전압을 소스라인에 출력하는 단계를 포함한다. 여기서 발진전압은 상기 출력요구신호를 수신하고부터 다음 출력요구신호를 수신할때까지의 시간인 출력시간동안 발진하는 성분을 포함한다.
본 발명의 다른 양상에 표시장치의 구동회로는 예정된 간격에서 출력요구신호를 수신하는 수단 및 발진전압을 소스라인에 출력하는 출력수단을 포함하며 상기 발진전압은 상기 출력기간동안 발진하는 성분을 포함한다.
본 발명의 또 다른 양상에서, 표시장치는 예정된 시간간격에서 출력요구신호를 수신하는 수단, 상기 출력기간동안 발진하는 성분을 포함하는 발진전압을 소스라인에 출력하는 출력수단 및 상기 발진전압의 상기 성분의 진폭을 감쇄시키고 이에 의하여 상기 성분의 진폭의 감쇄되는 감쇄수단을 포함한다.
따라서 여기서 설명된 본 발명은 (1) 저생산가를 가능하게 하는 구동회로를 제공하는 목적, (2) 많은 화소, 많은 그레이 스케일 레벨을 가지는 표시장치에 적합한 구동회로를 제공하는 목적 및 (3) 소비전력이 낮은 구동회로를 제공하는 목적을 달성한다.
[실시예 1]
제1도에 도시된 표시장치(M×N) 화소들(P)(j=1, 2, …, M ; i=1, 2, …N)이 박막 트랜지스터(TFT), 및 표시부(100)를 구동하기 위한 소스 구동기(101)와 게이트 구동기(102) 등의 대응 스위칭 소자(T)(j=1, 2, …, M ; i=1, 2, …N)에 각각 접속되어 있는 표시부(100)를 포함한다. N 소자 라인들 Oi(i=1, 2, …N)은 소스 구동기(101)의 출력 단자들 S(i)(i=1, 2, …N)을 스위칭 소자들T(j, i)에 접속한다. 게이트 라인들 Lj(j=1, 2, …M)은 게이트 구동기(102)의 출력단자들 G(j)(j=1, 2, …M)을 스위칭 소자들 T(j, i)에 접속한다. 일정 주기에 걸쳐 소정의 사이클로 게이트 구동기(102)의 출력 단자들 G(j)를 통해 게이트 라인들 Lj로 연속적으로 하이 레벨의 전압이 출력된다. 이후, 이 주기를 1수평 주기 jH(J=1, 2, …M)이라 한다. 모든 수평 주기들 jH의 총합은 하나의 수직 주기를 형성한다.
출력 단자들 G(j)에서 나오는 게이트 라인 Lj에 인가된 전압이 하이 레벨일때, 스위칭 소자 T(j, i)가 턴온된다. 각각의 스위칭 소자 T(j, i)가 온되면, 소스 구동기(101)의 출력 단자들 S(i)에서 나오는 소스 라인 Oi에 인가된 전압에 따라 각각의 화소 P(j, i)가 대전된다. 전압은 일정 레벨로 유지되어 수직 주기동안 화소에 인가된다.
제2도에 도시된 것은, j번째의 수평 주기 jH동안의 디지탈 비디오 데이타 DA, 샘플링 펄스 TSMP1, 및 출력 펄스 신호 OE 사이의 관계이다. 샘플링 펄스들(TSMP1, TSMP2, …TSMP1, …TSMPN)은 소스 구동기(101)에 인가되어, 디지탈 비디오 데이타(DA1, DA2, …DA1, …DNN)를 소스 구동기(101)에 의해 래치하여 홀드시킨다. 소스 구동기(101)가 출력 펄스 신호(OE)에 의해 제어된 j번째 펄스 신호 OEj(j=1, 2, …M)를 수신하면, 출력 단자 S(i)에서 전압을 출력한다.
제3도에 도시된 것은, 수직 동기화 신호(Vsyn)에 의해 제어된 수직 주기용 수평동기화 신호(Hsyn), 디지탈 비디오 데이타(DA), 출력 펄스 신호(OE), 소스 구동기의 출력 타이밍, 및 게이트 구동기의 출력 타이밍 사이의 관계이다. 제3도에서, 소스(j)는 사선으로 빗금쳐져 있어, 제2도에 도시된 간격에서 소스 구동기(101)의 N출력으로부터의 전압의 레벨을 완전히 보여준다. 소스(j)에 의해 표시된 전압이 소스라인들(Oj)에 인가되는 동안, j번째 출력 단자 G(j)를 통과한 전압은 하이 레벨을 갖고, j번째 게이트 라인 Lj에 접속된 N 스위치 소자들 T(j, i)은 온된다. 그 결과, 화소들 P(j, i)은 소스 라인들(Oj)에 인가된 전압에 따라 대전된다. 같은 공정이 소스(j)가 1, 2, …, M인 동안 M번 반복되고, 1수직 주기 동안의 영상(인터레이스가 없는 경우, 이 영상은 전화면을 덮는다)이 표시된다.
이후, j번째 펄스의 공급으로부터 그 다음 펄스 신호(OEj+1)의 공급까지의 주기를 1출력 주기라 한다. 1출력 주기는 제3도에서 소스(j)(j=1, 2, …M)에 의해 표시된 주기들 각각에 대응한다.
제4도는 화소들 P(j, i)(j=1, 2, …M)에 인가된 전압의 레벨을 보여준다.
제5도에 도시된 것은 1출력 주기동안 소스 라인(Oi)에 인가된 전압 신호 파형이다. 소스라인(Oi)에 인가된 전압 신호들은 통상의 시스템에서는 1출력 주기 동안 일정한 레벨에 있다(제53도 참조). 본 발명에 따르면, 전압 신호들은 1출력 주기 동안 발진 성분들을 갖는다.
1출력 주기동안 발진 성분들을 갖는 전압 신호를 출력하는 구동회로의 동작을 설명하면 다음과 같다.
제6도는 소스 구동기(101)의 1출력 동안 발진하는 구동회로의 일부분을 보여준다. 편의상, 구동회로로의 데이타 입력[제2도에 도시된 바와 같은 DAi(i=1, 2, …, N)]은 2비트로 구성된다.
제6도에 도시된 바와 같이, 샘플링 플립-플롭(MSMP), 홀딩 플립-플롭(MH), 및 디코더(DEC)의 동작과, 샘플링 펄스들(TSMPn), 출력 펄스(OE), 및 디코더 0(DEC)의 출력(Y0∼Y3)의 발생은 제51도에 도시된 기존의 회로와 동일한 방식으로 행해진다.
디코더(DEC)의 출력을 향해 AND 회로들(602, 603) 및 OR회로(604)가 배치된다. 디코더(DEC)의 출력(Y1Y2)은 AND 회로들(602, 603) 각각의 입력에 접속된다. AND 회로들(602, 603)의 출력은 OR 회로(604)의 입력에 접속된다. 출력(Y3)은 OR 회로(604)에 직접 접속된다. OR 회로(604)의 어느 입력이 2진수 1이면, OR 게이트는 소스라인(On)에 걸쳐 VD의 전압을 출력한다. OR 회로(604)의 모든 입력이 2진수 0이면, OR 게이트는 소스 라인(On)에 걸쳐 VGND의 전압을 출력한다. OR 회로(604)는 그 부하에 무관하게 소스 라인(On)를 구동하도록 고안되었다. AND 회로(602)의 나머지 입력들은 신호들(TM1, TM2)을 각각 수신한다.
제7a, 7b도에 도시된 것은 신호들(TM1, TM2)의 파형이고, 제7c도에 도시된 것은 신호(TM1)의 일부분이다. 신호들(TM1, TM2)은 1과 0에 해당하는 신호레벨이 교대로 나타나는 구형 펄스 신호이다. 신호는 듀티비로 불리우는 1로 유지된 신호 레벨의 기간과 0으로 유지된 신호레벨에서의 기간의 기간비(n : m)를 갖는다. 신호(TM1)의 듀티비는 1 : 2이고, 신호(TM2)의 듀티비는 2 : 1이다.
디지탈 데이타(D1, D2){(0, 0)}가 소스 구동기로 입력되면, 디코더(DEC)의 출력(Y0)은 1로 되고, 나머지 출력들(Y1, Y2, Y3)은 0으로 된다. OR 신호(604)의 모든 입력들이 0으로 되기 때문에, OR 회로의 출력은 제8a도에 도시된 바와 같이 일정한 값(VGND)을 갖는다.
디지탈 비디오 데이타(D1, D0){(0, 1)}가 입력되면, 디코더(DEC)의 출력(Y1)이 1로 되고, 나머지 출력들(Y0, Y2, Y3)은 0으로 된다. 그 결과, OR 회로(604)의 입력들 중 하나는 신호(TM1)와 같은 주기에서 1로 된다. 따라서, OR회로(604)의 출력은 제8d도에 도시된 바와 같은 신호(TM1)의 듀티비(n : m=1: 2)와 동일한 듀티비로 전압들(VD, VGND) 사이를 발진하는 파형을 갖는 발진 전압으로 된다.
디지탈 데이타(D1, D0){(1, 0)}가 입력되면, 디코더(DEC)의 출력(Y2)이 1로 되고, 나머지 출력들(Y0, Y1, Y3)은 0으로 된다. 그결과, OR 회로(604)의 입력들중 하나는 신호(TM2)와 같은 주기에서 1로 된다. 따라서, OR회로(604)의 출력은 제8c도에 도시된 바와 같은 신호(TM2)의 듀티비(n : m=2: 1)와 동일한 듀티비로 전압들(VD, VGND) 사이를 발진하는 파형을 갖는 발진 전압으로 된다.
디지탈 비디오 데이타(D1, D0){(1, 1)}가 입력되면, 디코더(DEC)의 출력(Y2)이 1로 되고, 나머지 출력들(Y0, Y1, Y3)은 0으로 된다. 그 결과, OR 회로(604)의 출력은 제8d도에 도시된 바와 같은 일정한 값의 전압(VD)으로 된다.
디지탈 비디오 데이타(D1, D0)가 (0, 1) 또는 (1, 0)이면, OR 회로(604)의 평균 출력값, 즉 소스 라인(On)에 인가된 평균 전압값은 다음 식으로 표시된다.
접지 전압 레벨 VGND가 상기 식에서 OV이면, 소스 라인(On)에 인가된 평균 전압 값은 다음 식으로 표시된다.
신호(TM1)의 듀티비(n : m)가 전술한대로 1 : 2로 고정되기 때문에, 디지탈 비디오 데이타(D1, D0)가 (0, 1)이면, OR 회로(604)의 발진 전압 출력의 평균값이 (1/3)VD로 된다. 신호(TM2)의 듀티비(n : m)가 2 : 1로 고정되기 때문에, 디지탈 비디오 데이타(D1, D0)가 (0, 1)이면, OR 회로(604)의 발진 전압 출력의 평균값이 (2/3)VD로 된다.
신호들(TM1, TM2)이 소스 라인에 고유한 저역통과 필터의 차단 주파수보다 높은 주파수를 갖고, OR 회로(604)가 소스 라인을 구동하기에 충분한 전력을 갖는다면, 화소들에 인가된 전압은 다음과 같은 다양한 값을 보여준다.
디지탈 비디오 데이타가 (D1, D0)=(0, 0)이면 전압값은 0이고, (D1, D0)=(0, 1)이면 전압값이 (1/3)VD이면, (D1, D0)=(0, 1)면 (2/3)VD이며, (D1, D0)=(1, 1)이면 VD이다. 따라서, 디지탈 비디오 데이타에 따라 화소에 전압이 인가된다. 이것을 더 자세히 설명하면 다음과 같다.
제9도에 도시된 것은 2π의 주기로 발진하는 전압 v(t)이다. 제9도에 도시된 발진전압은 예로 든 것일 뿐이며, 구동회로로부터의 소스 라인에 인가된 전압으로서 주기적 함수를 갖기만 하면 일정한 파형을 갖는 발진전압을 응용할 수 있다. 2π의 주기를 갖는 함수 f는 다음과 같은 퓨리에 급수로 표현된다.
실제 전압 파형은 적분될 수 있으므로 주기 전압v(t)는 다음과 같은 표현됨을 알 수 있다.
상기 방정식에서, a0/2는 상수이다. 따라서, 방정식에 의하면, 전압 v(t)는 d. c. 성분 a0/2를 무한히 더해서 형성되고, 기본 주기 성분은 2π 사이클, 제2고조파 성분, 및 제3고조파 성분등을 가짐을 알 수 있다. 전압 v(t)가 2π보다 더 긴 차단 주파수를 갖는 저역 통과 필터를 통과하면, 방정식의 제2주기가 재동작할 것이다. 그 결과, d. c. 성분 a0/2를 얻을 수 있다.
d. c. 성분 a0/2는 다음과 같이 표현된다.
상기 방식식에 의하면, 전압 v(t)의 d. c. 성분은 전압 v(t)의 평균값을 갖는다. 따라서, 전압 v(t)의 평균값은, 그 전압 v(t)이 저역통과 필터를 통과할 때 저역 통과필터의 출력으로서 얻어짐을 알 수 있다.
제10도에 도시된 것은, 구동회로로부터 본 발명에 따른 화소들까지 연장된 등가회로이다. 소스 라인의 저항값은 RS로, 소스 라인의 커패시턴스는 CS로, 대향 전극의 전압은 VCOM으로 주어진다. (화소들에 고유한 보조 커패시턴스를 포함하여) 화소들의 실제 커패시턴스 CLC는 커패시턴스 CS에 연결되지만, 커패시턴스 CS가 커패시턴스 CLC보다 크기 때문에, 커패시턴스 CLC는 등가회로로서 무시될 수 있는데, 이는 화소에 인가된 전압이 저항 RS와 커패시턴스 CS의 지점(A)의 전압과 같기 때문이다.
제10도에 도시된 등가회로는 저항 RS와 커패시턴스 CS를 포함하는 1차 저역통과 필터로서 작용함을 알 수 있다. 주기적 발진전압 v(t)을 이런 1차 저역통과 필터의 입력에 인가하면, 화소에 인가된 전압은 전압 v(t)의 주기가 저역통과 필터의 차단 주파수의 주기보다 적당한 짧은 조건하에서 지점(A)의 전압 v(t)의 평균값과 거의 같아진다.
제10도는 등가회로의 전달함수 T(jω)는 다음과 같이 표현된다.
이때, 1/CSRS=ω0이면 함수 T(jω)는 다음과 같이 표현된다.
분모와 분자를 둘다 ω0로 나누어서 함수를 정상화하면, 다음과 같이 표현된다.
여기서, ω/ω0는 저상 주파수를 나타낸다. 함수 T(jω)의 진폭 특성함수 ｜T｜는 다음과 같이 표현된다.
제11도에 도시된 것은 정상화된 주파수 (ω/ω0)에 따른 함수 ｜T｜의 진폭값이다. 제11도에 의하면, 정상화된 주파수 (ω/ω0)가 100일때, 제10도의 지점 A의 발진전압의 진폭은 구동회로의 발진전압 출력의 진폭의 1/100로 된다.
(ω/ω0)의 값은 인접한 전압 레벨들 사이의 차이 △V(=Vn-Vn-1)와 필요한 화질에 따라 적당히 결정한다. 예를 들어, △V가 5V이고, 필요한 화질의 공차가 0.05V내이면, 값(ω/ω0)은 100 또는 그 이상이어야 한다. 만약 CSRS가 10×10-6이면, 발진전압의 주파수는 1.6MHz이상이어야 한다. 이들 값은 다음 방정식에 의해 구해진다.
ω/ω0= 100
ω0= 2π f0, ω=2π f, (2π f)(2π f0)=100 ∴f= 100f0
f0= ω0/2π
ω0= 1/(CSRS)=1/(10×10-6)=105
f0= 105/2π=1.6×104
f0= 16KHz
∴f = 1.6KHz
도시된 실시예에서, 저역통과 필터는 소스 라인의 저항과 커패시턴스를 이용해서 얻어진다. 더욱이, 제12도에 도시된 바와 같이, 화소들을 소스 라인에 접속시키는 스위칭 소자의 저항(Rt)과 화소의 커패시턴스(CLC)를 이용하면 저역통과 필터를 얻을 수 있다. 후자의 경우, 소스 라인의 커패시턴스와 저항값은 0으로 가정한다. 반면에, 전자의 경우, 화소의 커패시턴스와 스위칭 소자의 저항을 무시한다. 실제의 액정 패널에서는, 어느 상태도 단독으로 발생하지는 않고 2상태가 함께 일어난다고 여겨진다. 사실상 저역통과 필터는 제13도에 도시된 바와 같은 2차 저역통과 필터로서 작용한다.
도시된 실시예에서, 저역통과 필터는 액정표시장치의 구성에 고유한 부품들을 이용해서 얻어진다. 더욱이, 본 발명의 구동 기구에 표시장치의 특성을 적응시키기 위해 표시장치의 설계를 변경할 수 있고, 또는 표시장치에 2차 저역통과 필터의 특성을 부여하거나 적절한 차단 주파수를 확보하기 위해 표시장치(특히 소스 라인)에 특수한 필터회로나 필터소자를 덧붙일 수도 있다.
제58a, 58b, 58c도에 도시된 것은 발진전압의 진폭을 감소시키는 저역통과 필터의 공정이다. 제58a도에 도시된 발진전압은 제58b도에 도시된 전압으로 대전되고, 결국은 저역통과하여 제58c도에 도시된 전압으로 대전된다.
제59a, 59b도는 발진전압과 게이트 신호 사이의 관계를 보여준다. 신호가 제59b도에 도시된 온 상태에 있을때, 발진전압은 제59a도에 도시된 것처럼 발진한다.
[실시예 2]
제14도는 구동회로내의 소스 구동기(101)의 1출력에 대한 회로를 보여준다. 요컨대, 구동회로에 입력되는 디지탈 비디오 데이타는 2개의 비트(D1, D1)로 구성된다. 디코더(DEC)의 출력들(Y1∼Y3)은 제각기 AND회로들(1401∼1404)의 한 단자로 입력되고, 신호들(TM0∼TM3)는 각각 나머지 단자로 입력된다. OR 회로(1405)의 출력은 소스 라인(On)에 인가된다.
신호들(TM0∼TM3)의 듀티비는 제1전압(VD)의 듀티비는 제1전압(VD)와 제2전압(대지준위 전압)(VGND)사이의 소요 전압을 화소에 인가하도록 적당히 정해진다. 신호들(TM0∼TM3)의 듀티비에 따른 평균 전압값이 각각 V0∼V3이면, 디지탈 비디오 데이타(D1, D0)와 화소에 인가된 전압들 사이의 관계는 표 1과 같다.
이런 식으로, 실시예 2에 따르면, 4개의 임의의 전압이 화소에 인가될 수 있다.
실시예 2의 구동회로는 화소에 인가되는 전압의 관점에서 보면 제51도에 도시된 종래의 회로와 동일하다. 그러나, 실시예 2의 구동회로는 전압 V∼V를 공급하는 종래의 기술에 필요한 외부 전원과 아날로그 스위치를 필요로 하지 않는다. 그 대신에, 실시예 2의 구동회로는 4개의 AND 회로들(1401∼1404)과 1개의 OR 회로(1405)를 필요로 한다. 이들 회로들 모두는 기본 논리회로이다. 실시예 2의 구동회로는 또한 신호들(TM∼TM)을 발생시키는 발신회로(도시안됨)를 필요로 한다. 발신회로는 LSI내에서 쉽게 실현된다고 알려져 있으므로, 자세한 설명은 생략하겠다.
[실시예 3]
제15도는 구동회로내의 소스 구동기(101)의 1출력에 대한 회로를 보여준다. 구동회로로 입력되는 디지탈 비디오 데이타는 3개의 비트(D, D, D)로 구성된다. 이하, [ ]내의 수자는 십진수이고, 내의 수자는 2진수이다. 샘플링 메모리(M)와 홀딩 메모리(M)는 제51도에 도시된 것과 동일하게 동작한다. 디지탈 비디오 데이타(D, D, D)는 샘플링 펄스(T)의 상승 연부에서 샘플링 메모리(M)에 의해 래치되고, 출력 펄스(OE)의 상승 연부에서 홀딩 메모리(M)에 의해 래치된다. 실시예 3에서, 홀딩 메모리(M)의 각 출력은 클럭 펄스로서 신호(t)가 인가되는 선택적 제어회로(SCOL)의 출력(d, d, d)에 접속된다. 선택적 제어회로(SCOL)의 5개의 출력단자들(S, S, S, S, S)로부터, 대응 아날로그 스위치들(ASW, ASW, ASW, ASW, ASW)의 온 또는 오프 상태를 제어하는 제어신호들이 출력된다. 5개의 별개의 전압들 V, V, V, V, V(VVVVV또는 VVVVV)이 대응 아날로그 스위치들의 입력 단자에 공급된다. 다수의 전압을 공급하는 장치는 공지되어 있으므로, 자세한 설명은 편의상 생략하겠다. 표 2는 선택적 제어회로(SCOL)의 출력과 입력 사이의 관계를 보여준다. 공란은 0을 나타내고, t는 신호(t)가 1일 경우에는 출력이 1이고, 그렇지 않으면 출력이 0임을 나타내며,는 신호(t)가 1일 경우에 출력이 0이고, 그렇지 않으면 출력이 1임을 나타낸다.
표 2에 따라, 선택적 제어회로(SCOL)의 동작을 설명하면 다음과 같다.
디지탈 비디오 데이타가 [0]이면, 아날로그 스위치(ASW0)는 선택적 제어회로(SCOL)의 출력단자(S0)로부터의 신호출력에 응답해 온된다. 그 결과, 소스 라인(On)에 전압(V0)이 인가된다. 디지탈 비디오 데이타가 [2]이면, 아날로그 스위치(ASW2)는 출력단자(S2)로부터의 신호출력에 응답해 온된다. 그 결과, 소스 라인(On)에 전압(V2)이 인가된다. 디지탈 비디오 데이타가 [4]이면, 아날로그 스위치(ASW4)는 출력단자(S4)로부터의 신호출력에 응답해 온된다. 그 결과, 소스 라인(On)에 전압(V4)이 인가된다. 디지탈 비디오 데이타가 [6]이면, 아날로그 스위치(ASW6)는 출력단자(S6)로부터의 신호출력에 응답해 온된다. 그 결과, 소스 라인(On)에 전압(V6)이 인가된다.
디지탈 비디오 데이타가 [1]이면, 신호 t는 선택적 제어회로(SCOL)의 출력단자(S0)로부터 출력되고, 신호(즉, 발전된 신호 t)가 출력 단자 S2로부터 출력된다. 이렇게 하여, 신호 t가 1이면, 아날로그 스위치(ASW0)가 온되어 소스 라인(On)에 전압 V0를 인가한다.
신호 t가 0이면, 신호가 1이기 때문에 아날로그 스위치 ASW2역시 온되어, 소스 라인 On에 전압 V2를 인가한다.
신호 t가 클럭 펄스 신호이기 때문에, 소스 라인에 인가된 전압은 클럭 신호 t와 동일한 주기로 발진하는 전압이다. 제16도에서, 신호 t의 듀티비가 50%기 때문에, 소스 라인 On에 인가된 전압의 평균값은 (V0+V2)/2로 된다. 마찬가지로, 비디오 데이타가 [3]이면, 아날로그 스위치들 ASW2와 ASW4가 교대로 온되어, 전압 V2와 V4사이를 발진하는 전압을 출력한다. 비디오 데이타가 [5]이면, 아날로그 스위치들 ASW4와 ASW6가 교대로 온되어, 전압 V4와 V6사이를 발진하는 전압을 출력한다. 비디오 데이타가 [7]이면, 아날로그 스위치들 ASW6와 ASW8가 교대로 온되어, 전압 V6과 V8사이를 발진하는 전압을 출력한다. 비디오 데이타가 [3], [5], [7]이면, 소스 라인 On에 인가된 전압의 평균값은 각각(V2+V4)/2, (V4+V6)/2, (V6+V8)/2 이다.
제54도에 도시된 것은 구동회로로부터 TFT 액정 패널까지의 등가회로이다. 제54도에서, RASW는 아날로그 스위치가 온상태일때 발생하는 저항을 의미하고, rCONCT는 액정 패널의 소스 라인과 구동회로 사이의 접속때문에 발생하는 저항을 의미하며, r과 c는 액정 패널의 소스 라인의 분포 상수로서 존재하는 저항과 커패시턴스를 의미한다. VCOM은 액정 패널의 대향 전극(도시안됨)에 인가된 대향 전압을 의미한다.
제54도에 도시된 지점(A)의 출력 단자의 부하의 관점에서 보면, 분포 상수 r과 c를 집중 상수 rST와 c로 대치할 수 있다. 제55도는 이렇게 대치된 등가회로를 보여준다.
일반적으로 액정 패널의 소스 라인에 나타나는 시정수는 집중 상수와 동일하다. 제55도에서 RASW+rCONCT+rST를 하나의 저항 R로 대치하면, 제56도가 얻어진다. 제56도에 도시된 등가회로는 구동회로의 1출력에 대한 등가회로에 해당한다.
제56도에서 보다시피, 커패시터 C의 커패스턴스가 화소의 커패시터 CLC의 커패시턴스보다 훨씬 크기 때문에, 커패시터 CLC의 커패시턴스는 구동회로의 동작과 관련하여 무시할만하다. 물론, 스위칭 소자 TFT(도시안됨)가 온상태일 때 생기는 저항은 무시할만하다고 가정한다. 따라서, 제56도의 지점 B에서의 전압에 따라 화소가 대전된다.
제57도에 도시된 것은 디지탈 비디오 데이타가 [1]일 경우 제56도에 도시된 등가회로로 입력되는 전압 Vin(즉, 구동회로의 출력단자로부터 소스 라인으로 출력되는 발진전압)의 파형이다. 제57도에서, 발진전압은 정상화되어, 주기가 축선 γ상에서 2π로 된다.
실시예 1에서 설명하듯이, 저역통과 필터에 고유한 주파수보다 큰 주파수를 갖는 신호 t를 선택하여 선택적 제어회로 SCOL에 인가하는 저역통과 필터를 통해 화소에 발진전압을 인가하여, 실제로 화소에 이용되기 위한 (V0+V2)/2에 거의 일치하는 값을 갖는 전압을 인가한다. 동일한 공정이 디지탈 비디오 데이타가 [3], [5], [7]일 때 발생하는데, 이 공정을 자세히 설명하면 다음과 같다.
제11도에 따르면, 정상화된 주파수 ω/ω0가 10일 때, 제56도의 지점 B에서의 발진전압의 진폭은 구동회로에서 출력된 발진전압의 진폭의 1/10로 됨을 알 수 있다.
ω/ω0의 값은 인접 전압 레벨들 사이의 차이 △V(=Vn-Vn-1)와 필요한 화질에 따라 적당히 결정한다. 예를들어, △가 1V이고, 필요한 화질의 공차가 0.1V내이면, ω/ω0의 값이 10이면 충분하다.
만약 CR이 5×10-6이면, 발진전압의 주파수는 320kHz 이상이어야 한다. 실제의 액정 패널에서는, CR의 값은 대략 5×10-6∼10×10-6이다. 액정 패널을 컴퓨터용 표시장치로서 사용하면, 1출력주기가는 약 30μsec이다. 그 결과, 주파수가 320kHz인 발진전압이 인가될 때, 1출력주기는 10발진전압 주기를 포함한다.
신호 t의 주파수에는 이론적 상한선이 없다. 그러나, 아날로그 스위치들 ASW0∼ASW8의 특성때문에 신호 t의 주파수가 사실상 제한된다. 주파수가 100kHz∼250kHz인 신호 t를 이용해 실제의 액정 패널을 구동하는 실험에 의하면, (Vn+Vn+1)/2의 값을 갖는 전압을 소스 라인 On에 직접 공급하는 경우에 비교해서 화질에 전혀 차이가 없다.
이런 이유로, 발진전압 주파수에 대한 공차가 매우 넓다는 것을 알 수 있다.
제56도에 도시된 저항 R과 커패시턴스 C는 액정 패널의 화소들 사이에서 변한다. 실제로 몇개의 화소들은 소스 구동기(101)의 출력 단자들 가까이에 배열되고, 다른 화소들은 소스 구동기(101)의 출력 단자들에서 멀리 배열된다. 그 결과, 어느 경우에는 소스 구동기(101)의 출력 단자들로부터의 거리에 따라 저항 R가 커패시턴스 C를 조정할 필요가 있다고 할 수 있다. 그러나, 발진전압 주파수에 대한 고차가 전술한대로 매우 넓기 때문에, 저항 R과 커패시턴스 C의 최소값으로도 소스 구동기의 출력 단자들로부터의 거리와 액정 패널에 따라 생기를 불균일을 흡수할 수 있다.
그 외에, 실제의 액정 패널내의 저역통과 필터로서의 기능이 제공된다. 저역통과 필터는 스위칭 소자 TFT가 온상태에 있을 때 생기는 저항과 화소의 커패시턴스에 의해 생긴다. 이것은 소스 구동기의 출력단자들 가까이 배열된 화소들에 특히 유리한 상태이다.
제17도에 도시된 것은 제15도에 도시된 선택적 제어회로 SCOL의 논리회로이다. 이 논리회로는 표 2로부터 유도되는 다음과 같은 논리적 표현으로부터 제공된다.
실시예 4
제18도에 도시된 것은 구동회로내의 소스 구동기(101)의 1출력에 대한 회로이다. 제19도에 도시된 것은 소스 구동기용의 선택적 제어회로 SCOL에 대한 논리회로이다. 제18도의 회로는 제15도에 도시된 공급 전압 V8을 전압 V7로 바꾸고, 제15도에 도시된 아날로그 스위치 ASW8을 아날로그 스위치 ASW7로 바꾸도록 변형되었다. 이 회로에서는, 디지탈 비디오 데이타가 [7]일 때, 전압 V7이 소스 라인 On에 인가된다.
표 3은 소스 구동기내의 선택적 제어회로 SCOL의 동작을 정의하는 논리표이다. 제15도에서, 전압 V8은 소스 라인에 인가되지 않지만, 제18도에서는 소스 라인에 인가된다. 따라서, 제18도의 회로는 실제 용도로는 제15도의 회로보다 더욱 적당하다.
[실시예 5]
제20도에 도시된 것은 구동회로내의 소스 구동기(101)의 1출력에 대한 회로이다. 구동회로로 입력된 디지탈 비디오 데이타는 4개의 비트로 구성된다.
표 4는 소스 구동기내의 선택적 제어회로 SCOL의 동작을 정의하는 논리표이다.
표 5에 의하면, 9개의 주어진 전압으로부터 7개 성분의 전압을 얻을 수 있어, 16계조 레벨들을 갖는 표시장치를 구동할 수 있는 소스 구동기를 만들 수 있다.
[실시예 6]
제21도에 도시된 것은 구동회로내의 소스 구동기(101)의 1출력에 대한 회로이다. 구동회로로 입력되는 디지탈 비디오 데이타는 6개의 비트로 구성된다.
제21도에 도시된 바와같이, 소스 구동기내의 선택적 제어회로는 4개의 별개의 신호들(t, t, t, t)이 인가된다. 제22도에 도시된 것은 이들 신호의 파형이다. 본 실시예에서 신호들(t, t, t, t)의 듀티비는 각각 7 : 1, 6 : 2, 5 : 3, 4: 4로 설정된다.
표 6은 소스 구동기내의 선택적 제어회로 SCOL의 동작을 정의하는 논리표이다.
제23도에 도시된 것은 디지탈 비디오 데이타의 값이 8의 배수가 아닐 때 표 6에 따른 소스 라인으로 출력되는 발진전압이다.
따라서, 9개의 주어진 전압으로부터 56개의 보상 전압을 얻을 수 있어, 64계조 레벨들로 표시하는 표시장치를 구동할 수 있는 소스 구동기가 얻어진다.
[실시예 7]
제24도에 도시된 것은 구동회로내의 소스 구동기(101)의 1출력에 대한 회로이다. 구동회로로 입력되는 디지탈 비디오 데이타는 8개 비트로 구성된다.
제24도에 도시된 바와같이, 소스 구동기내의 선택적 제어회로에 16개의 별개의 신호들(t∼t)이 인가된다. 제25도에 도시된 것은 이들 신호의 파형이다. 본 실시예에서, 신호들(t∼t)의 듀티비는 제각기 31 : 1, 30 : 2, 29 : 3, 28 : 4, 27 : 5, 26 : 6, 25 : 7, 24 : 8, 23 : 9, 22 : 10, 21 : 11, 20 : 12, 19 : 13, 18 : 14, 17 : 15 및 16 : 16로 설정된다.
표 6과 같은 논리표에 따르면, 다수의 보상 전압들을 얻을 수 있다.
표 7에 의하면, 9개의 주어진 전압들로부터 248개의 보상 전압들을 얻을 수 있어, 256계조 레벨들로 표시장치를 구동할 수 있는 소스 구동기가 얻어진다.
[실시예 8]
제26도에 도시된 것은 구동회로내의 소스 구동기(101)의 1출력에 대한 회로이다. 구동회로로 입력된 디지탈 비디오 데이타는 4개의 비트들(D3, D2, D1, D0)로 구성된다.
제26도에 도시된 바와같이, 소스 구동기내의 선택적 제어회로 SCOL에는 하나의 신호 t1이 인가된다. 본 실시예에서, 그 신호의 듀티비는 1 : 1로 설정된다.
표 8에 도시된 바와 같이, 좌측열은 소스 구동기에 입력된 디지탈 비디오 데이타의 값을 10진수로 표시한 것이다. 중앙열에 나타난 것은 선택적 제어회로 SCOL에 입력된 데이타(D, D, D, D)를 2진수로 표시한 것이다. 우측열에 표시한 것은 선택적 제어회로 SCOL의 출력 단자들로부터 출력된 제어신호들이다. 표에서 t은 신호(t)가 1일 경우에는 제어신호가 1이지만, 그렇지 않은 경우에는 제어신호들이 0임을 나타낸다.
제26도에서, 아날로그 스위치들 ASW∼AS은 대응 제어신호들이 1일 때 온된다. 제27도에 도시된 것은 선택적 제어회로 SCOL에 대한 논리회로이다. 논리회로는 표 8로부터 유도되는 다음과 같은 논리 표현들로부터 제공된다.
제27도에 예시된 바와 같은 논리회로에 있어서는 상술한 바와 같은 최소로 하기가 고려될 수 없다. 그러나 다수의 선택 제어회로들 SCOL은 전원구동기의 출력들의 수와 같은수를 필요로 하기 때문에 상기 논리회로를 가능한 화소로 하는 것이 바람직하다.
표 8에 예시된 바와 같이, 상기 디지탈 비디오 데이타가 0일때(d0=d1=d2=d3=0), 상기 대응하는 아날로그 스위치 ASW0는 상기 선택 제어회로 SCOL의 출력단자 S0로부터의 제어신호의 출력에 따라 온이 되어, 상기 아날로그 스위치 ASW0에 공급된 전압 V0은 상기 전원 라인상에 출력된다. 상기와 동일한 방법으로, 디지탈 비디오 데이타가 4(d0=d1=d3=0, d2=1), 8(d0=d1=d2=1, d3=0) 및 12(d0=d1=0, d2=d3=1)일 때 전압 V4, 전압 V8및 전압 V12가 각각 출력된다.
상기 디지탈 비디오 데이타가 6(d0=d3=0, d1=d2=1)일 때, 상기 대응하는 아날로그 스위치들 ASW4, ASW8은 상기 출력단자들 S4, S8로부터의 제어 신호의 출력에 따라서 동시에 온이 된다. 제28도는 상기 아날로그 스위치들 ASW4, ASW8의 각 저항이 1인 상태하에서 출력단자들(S4)(S8)부터 상기 구동회로의 출력 단자상에 등가회로를 구성하고 있는 것을 예시한 것이다.
제28에 관하여 언급하면, 상기 소스 라인 On상에 인가된 전압은(V4+V8)/2이다.
상기와 동일한 방법으로, 상기 디지탈 비디오 데이타가 2(d1=1, d0=d2=d3=0), 10(d0=d2=0, d1=d3=1) 및 14(d0=0, d1=d2=d3=0)일 때, 전압전압및 전압들이 각각 출력된다.
상기 디지탈 비디오 데이타가 5(d0=d2=1, d1=d3=0)일때, 상기 대응하는 아날로그 스위치 ASW4는 상기 출력단자 S4로부터의 제어신호출력에 따라서 온이 되고, 상기 대응하는 아날로그 스위치 ASW8는 상기 출력단자 S8로부터의 상기 신호 t7출력을 기본으로 변화되는 제어신호에 따라서 온이 된다. 따라서, 상기의 경우, 두 아날로그 스위치 ASW4, ASW8가 온이 될때 약간의 시간이 존재하여 전압이 출력되고, 단지 아날로그 스위치 ASW4가 온이 될때 다른 시간이 존재하여 전압 V4가 출력된다. 상기 제어신호는 시간의 1출력 주기동안 적어도 한번 이상 변화한다.
제29도는 상기 비디오 데이타가 5(d0=d2=1, d1=d3=0)일때 상기 전원라인상에 출력되는 발전 전압을 도시한 것이다. 전압 V4와 전압(V4+V8)/2 사이에서 발진한 전압과 상기 발진전압의 평균치는 {V4+(V4+V8)/2}/2=(3V4+V8)/4이다. 상기 발진전압은 상술한 저역통과 필터를 통해 통과되기 때문에 상기 발진전압의 평균치를 제30도의 위치 B에서 얻어진다.
상술한 바와 동일한 방법으로, 상기 디지탈 비디오 데이타가 1(D0=1,d1=d2=d3=0), 9(d0=d3=1, d1=d2=0) 및 13(d1=0, d0=d2=d3=1)일때, 상기 전원 라인상에 발진하는 출력전압의 평균치들은 각각(3V8+V12)/4 및 (3V12+V16)/4이 된다.
상기 디지탈 비디오 데이타가 7(d0=d1=d2=1, d3=0)일때 상기 대응하는 아날로그 스위치 ASW4는 상기 출력단자 S4로부터의 신호 t1출력을 기준으로 변화되는 제어 신호에 따라서 온이 되고, 상기 대응하는 아날로그 스위치 ASW8는 상기 출력단자 S8로부터의 제어신호의 출력에 따라서 온이 된다. ASW8가 온일때 약간의 시간이 존재하여전압이 출력되고, 단지 아날로그 스위치 ASW8가 온이 될때 다른 시간이 존재하여 전압 V8이 출력된다. 상기 제어신호는 시간의 1출력 주기동안 적어도 1번 이상 변화된다.
전압과 전압 V8사이에서 발진하는 전원 라인상의 전압과 상기 발진전압의 평균치는 {(V4+V8)/2+V8}=(V4+V8)/4이 된다.
상기 발진전압은 상술한 저역통과 필터를 통해 통과하기 때문에 상기 발진전압의 평균전압은 제30도의 위치 B에서 얻어진다.
상술한 바와 동일한 방법으로, 상기 디지탈 비디오 데이타가 3(d0=d1=1, d2=d3=0), 11(d0=d1=d3=1, d2=0) 및 15(d0=d1=d2=d3=1)일때, 상기 전원라인상의 상기 발진전압들의 출력의 평균치는 각각(V0+3V4)/4, (V8+3V12)/4 및 (V12+3V16)/4이 된다.
표 9는 디지탈 비디오 데이타와 얻어진 전압 사이의 관계를 도시한 것이다.
표 9는 4개의 주어진 전압들로부터 얻어질 수 있는 12개의 보상 전압들이 16개의 전압을 필요로 하는 제52도에 예시된 종래의 기술이 것과 비교된다. 따라서, 본 발명에 따르면, 전압을 공급하기 위한 외부 전원의 수를 감소시키는 것이 가능하다.
예를 들어, 디지탈 비디오 데이타가 4비트로 구성될 때 제52도에 도시된 종래의 기술은 전압들을 공급하기 위한 16개의 외부 전원이 필요하다. 다시말해서, 본 발명에 따르면, 상기 회로는 전압들을 공급하기 위하여 단지 5개의 외부 전원만을 필요로 한다. 따라서, 전압을 공급하기 위한 외부 전원의 수는 종래의 16개에서 5개로 감소시킬 수 있다.
상기 디지탈 비디오 데이타가 5비트로 구성되면, 전압을 공급하기 위한 외부전원들의 수는 종래의 32개에서 9개로 줄일 수 있다.
상기 디지탈 비디오 데이타가 6개의 비트로 구성되면, 전압을 공급하기 위한 외부 전원들의 수는 종래의 64개에서 17개로 줄일 수 있다. 상기 실시예에서는, 신호 t의 충격계수가 1 : 1로 설정되지만, 어떤 다른 듀티비가 이용될 수도 있다. 또한 상기 듀티비를 변화시켜 보상 전압을 값을 조정하는 것도 가능하다.
[실시예 9]
제31도는 구동회로중의 전원구동기(101)의 한 출력을 위한 회로를 예시한 것이다. 상기 구동회로에의 디지탈 비디오 데이타 입력은 4비트로 구성된다.
제31도에 예시된 바와 같이, 2개의 다른 신호들 t, t는 상기 전원 구동기의 선택 제어회로 SCOL에 인가된다.
제33도는 신호 t과 신호 t의 파형을 예시한 것이다. 상기의 예에서, 상기 신호들 t, t의 충격 계수는 각각 3 : 1과 1 : 1로 설정된다.
표 10은 상기 구동회로의 선택 제어회로 SCOL의 동작을 규정하는 논리 표를 예시한 것이다.
표 10에 표시된 바와 같이, 왼쪽 열은 상기 전원 구동기에 인가되는 디지탈 비디오 데이타 입력의 값을 10진수로 예시한 것이다. 중앙 열은 상기 선택 제어 회로 SCOL에 인가되는 데이타(d, d, d, d)의 입력을 2진수로 나타낸 것이다. 오른쪽 열은 상기 선택 제어회로 SCOL의 출력단자들로부터의 제어 신호출력을 나타낸 것이다. 상기 표에 있어서 t은 신호 t1이면, 제어신호는 1이고 그밖의 다른 제어신호는 0인 것을 나타낸다. 이와 유사하게, t에 있어서도 신호 t가 1이면 제어신호는 1이고 그밖에 다른 제어 신호는 0임을 나타낸 것이다. 공란은 제어신호가 0임을 나타낸다.
제31도에서, 아날로그 스위치들 ASW∼ASW는 상기 대응하는 제어신호들이 1일 때 온이 된다.
제32도는 상기 선택 제어신호 SCOL를 위한 논리회로를 예시한 것이다. 상기 논리회로는 표 10으로부터 구동되는 다음의 논리 식으로부터 제공된다.
제31도에 예시된 바와 같은 논리회로에 있어서 상술한 바와 같은 화소로 하기가 고려되지 않는다. 그러나 다수의 선택 제어회로들 SCOL은 상기 전원 구동기의 출력들의 수와 같은 수를 필요로 하기 때문에 상기 논리회로를 가능한 화소로 줄이는 것이 필요하다.
표 10에 도시된 바와같이, 상기 디지탈 비디오 데이타가 0일때, 상기 아날로그 스위치 ASW0는 상기 선택 제어회로 SCOL의 출력단자 S0로부터의 제어신호의 출력에 따라서 온이 되어, 상기 아날로그 스위치 ASW0에 공급된 전압 V0은 전원 라인상에 출력된다. 이와 동일한 방법으로, 상기 디지탈 비디오 데이타가 4, 8 및 12일때 전압 V4, V8, V12가 각각 출력된다.
상기 디지탈 비디오 데이타가 2일때 상기 아날로그 스위치 ASW0는 신호 t2를 기본으로 온 또는 오프되도록 제어되며, 상기 아날로그 스위치 ASW4는 신호 t4(즉, 반전신호 t2)를 기본으로 온 또는 오프 되도록 제어된다. 그 결과, 아날로그 스위치들 ASW0, ASW4는 제어되어 상기 아날로그 스위치들 ASW0, ASW4중의 어느 하나가 제어될때 상기 아날로그 스위치들 ASW0, ASW4중의 어느 하나가 온이 되고, 다른 하나는 오프된다.
상기의 예에서, 신호 t2의 충격 계수가 1 : 1로 설정되기 때문에 , 제1주기와 제2주기가 교대로 반복된다. 상기 제1주기는 상기 아날로그 스위치 ASW0가 온이 되고, 상기 아날로그 스위치 ASW4가 오프일때의 주기이며 ; 제2주기는 아날로그 스위치 ASW0가 오프이고 아날로그 스위치 ASW2가 온일때의 주기이고, 제1주기의 지속기간은 제2주기의 지속기간과 동일하다.
따라서, 전압 V0과 전압 V4사이의 발진전압은 제34a도에 도시된 바와같은 전원 라인상에 출력된다.
상기 발진전압이 상술한 저역통과 필터를 통해 통과하기 때문에 상기 발진전압(V0+V4)/2의 평균치는 표시장치의 화소에 인가된다.
동일한 방법으로, 디지탈 비디오 데이타가 6, 10 및 14일때 전원 라인상의 출력 전압의 평균치는 각각(V4+V8)/2, (V8+V12)/2 및 (V12+V16)/2이다. 그 결과, 디지탈 비디오 데이타가 4n+2일때(여기서, n=0, 1, 2 및 3), 전압(V4n+V4n+4)/2은 표시장치의 화소에 인가된다.
디지탈 데이타가 1일때 아날로그 스위치 ASW0는 신호 t1을 기준으로 온, 오프되도록 제어되며 아날로그 스위치 ASW0는 신호 t1(즉, 반전된 신호 t1)을 기준으로 온, 오프되도록 제어된다. 그 결과, 상기 아날로그 스위치들 ASW0, ASW4가 제어되어 상기 아날로그 스위치들 ASW0, ASW4중의 어느 하나가 온이 될때 다른 스위치는 오프된다.
상기 예에서, 신호 t1의 듀티비는 3 : 1로 설정되기 때문에, 상술한 제1주기와 제2주기는 교대로 반복되며, 상기 제1주기의 길이는 제2주기의 길이의 3배가 된다.
따라서, 전압 V0과 전압 V4사이에서 발진하는 전압은 제34b도에 도시된 바와같이 전원 라인상에 출력된다.
상기 발진전압은 상술한 저역 통과 필터를 통해 통과하기 때문에 상기 발진전압(3V0+V4)/4의 평균치는 상기 표시장치의 화소에 인가된다.
동일한 방법으로, 상기 디지탈 비디오 데이타가 5, 9 및 13일때 상기 전원 라인상의 출력 전압의 평균치는 각각(3V4+V8)/4, (3V8+V12)/4 및 (3V12+V16)/4이 된다. 그 결과, 전압(3V4n+V4n+4)/4는 상기 디지탈 데이타가 44+1(여기서, n=1, 2 및 3)일때 상기 표시장치의 화소에 인가된다.
상기 디지탈 데이타가 3일때 상기 아날로그 스위치 ASW0는 신호 t1(즉 반전된 신호 t1)을 기준으로 온 또는 오프되도록 제어되며, 상기 아날로그 스위치 ASW4는 신호 t1을 기준으로 온 또는 오프되도록 제어된다.
그 결과, 상기 아날로그 스위치를 ASW0, ASW4가 제어되어 상기 아날로그 스위치들 ASW0, ASW4중의 어느 하나가 온이 될때 다른 하나의 스위치는 오프된다.
상기 예에서, 신호 t1의 듀티비가 3 : 1로 설정되기 때문에, 상술한 제1주기 및 제2주기는 교대로 반복되고, 상기 제1주기의 길이는 제2주기의 길이의 1/3이 된다.
따라서, 전압 V0와 전압 V4사이에서 발진하는 전압은 제34도에 예시된 바와 같이 상기 전원 라인상에 출력된다.
상기 발진전압은 상술한 저역통과 필터를 통해 통과되기 때문에 상기 발진 전압(V0+V4)/4의 평균치는 상기 표시장치의 화소에 인가된다.
상기와 동일한 방법으로, 상기 디지탈 비디오 데이타 7, 11 및 15일때, 상기 전원 라인상의 출력 전압들의 평균치는 각각(V4+3V8)/4, (V8+3V12)/4 및 (V12+3V16)/4이 된다. 그 결과, 전압(V4n+3V4n+4)/4는 상기 디지탈 데이타가 4n+3(여기서, n=0, 1, 2 및 3)일때 상기 표시장치의 화소에 인가된다.
표 11은 디지탈 비디오 데이타와 얻어진 전압 사이의 관계를 나타낸 것이다.
표 11은 12개의 보상 전압들이 4개의 주어진 전압들로부터 얻어질 수 있는 것을 나타낸 것이다. 상기 디지탈 비디오 데이타가 4비트로 구성될때 제52도에 예시된 바와같은 종래의 기술은 전압을 공급하기위한 16개의 외부전원을 필요로 하였다. 이와는 달리 본 발명에 따른 회로는 제32도에 도시된 바와같이 전압을 공급하기 위하여 단지 5개의 외부전원만을 필요로 한다. 따라서, 전압을 공급하기 위한 외부 전원의 수는 종래기술의 16개에서 5개로 줄일 수 있다.
예시된 실시예에서는, 선택 제어회로에 인가된 신호들이 상기 선택 제어회로의 바깥쪽으로 발생되는 것으로 기술되어 있다. 물론 어떤 다른 회로에서도 상기 신호들이 발생될 수 있다. 그러나, 이것은 상기 전원 구동기가 다수의 선택 제어 회로들 SCOL을 필요로하기 때문에 각각의 선택 제어 회로들에서 신호들을 발생시키는데 좋은 선택이 아니다.
따라서, 구동회로가 구성되는 LSI의 하나의 공통회로에서 신호가 발생되어 상기 선택 제어회로들이 각각에 인가되는 것이 바람직하다. 상기 클럭 신호들은 상기 구동회로에의 샘플링 클럭 입력에서 발생되거나 또는 선택적으로 외부 전원으로부터 공급될 수 있다.
상기 클럭 신호들이 외부 전원들로부터 공급될때 LSI가 상기 클럭 신호들을 수신하도록 하나 이상의 입력 단자를 필요로하는 결점을 바람직하게 발진전압의 주기를 조정하는 것이 가능하다.
[실시예 10]
제35도는 8개의 계조(gradation) 레벨로 액정 패널 표시 장치를 제조하기 위해 사용되는 전압 V0내지 V7의 1실시예를 나타낸다. 제35도는 전압들이 V1내지 V6의 선형 특성을 갖는 것을 보여준다.
제4실시예에 기재된 구동 회로에 따라 제35도에 나타낸 전압 V3내지 V5가 얻어질 수 있다. 표 3에 나타낸 전압 V7을 조정함으로써 제35도에 도시한 전압 V7도 얻어질 수 있다(실시예 4).
그러나, 제35도에 도시한 전압 V1에 관한 문제가 잔존한다. 제35도는 전압이 V0에서 V1의 비선형 특성을 갖는 것을 나타낸다. 전압 V0와 V2가 제35도에 도시한 바대로 조정되면, 그 차이 △V1은 얻어진 전압과 원하는 전압 사이에서 발생한다. 전압 V2와 V1이 제35도에 도시한 바대로 조정되면, 그 차이 △V0는 얻어진 전압과 원하는 전압 사이에서 발생한다.
제15도에 도시한 비선형 특성 부분에 관한 적절한 전압을 제공할 수 있는 구동 회로를 이하에 설명한다.
제36도는 구동 회로에 있는 소스 구동기(101)의 한 출력에 대한 회로이다. 이 구동회로에 대한 디지탈 비디오 데이타 입력은 3비트로 구성된다.
제36도에 도시한 바와 같이, 2개의 다른 신호들 t1, t2가 소스 구동기의 선택 제어 회로에 인가된다.
이 실시예에서, 신호 t1의 듀티비는 1 : 1로 설정되고, 신호 t2의 듀티비는 1 : 2로 설정된다. 신호 t2는 전압 V1을 제공하기 위해 사용된다.
제37a도는 신호 t2의 파형을 나타내고, 제37b도는 신호 t2로 부터 제공되는 전압 V1의 파형을 나타낸다.
제37b도에 도시한 바와 같이, 전압 V0과 V2의 비는 신호 t2의 듀티비에 대응하여 1 : 2로 된다. 그 결과, 전압 V1의 평균치는 (V0+2V2)/3이며, 이는 제35도에 도시한 전압 V1의 조건을 만족한다.
따라서, 상기 구동 회로는 제35도에 도시한 비선형 특성 부분에 대한 적절한 전압을 제공할 수 있다.
표 12는 선택 제어 회로의 동작을 규정하는 논리표를 나타낸다.
표 12에서, 좌측 컬럼은 선택 제어 회로에 대한 데이타(d, d, d) 입력을 나타내고 우측 컬럼은 대응 아날로그 스위치 ASW내지 ASW에 대한 출력 단자 S내지 S로 부터 출력되는 제어 신호를 나타낸다. 표 12에 있어서, t은 신호 t이 0이고, 제어 신호가 0이고, 또한 제어 신호가 1인 경우를 나타낸다.은 신호 t1이 0, 제어 신호가 1이고, 또한 제어 신호가 0인 경우를 나타낸다. t2와는 t1및과 유사하게 한정된다.
제36도에 있어서, 아날로그 스위치 ASW0내지 ASW7는 대응 제어 신호들이 1일 때 온된다.
제38도는 선택 제어 신호 SCOL에 대한 논리 회로를 나타낸다. 이 논리 회로는 표 12로 부터 유도되는 다음 논리식으로 부터 제공된다.
이 실시예에서, 신호 t2의 듀티비는 1 : 2로 설정된다. 그러나, 1 : 1 이외의 어떤 듀티비도 전압 조정용으로 이용할 수 있다.
[실시예 11]
제39도는 구동 회로의 소스 구동기(101)의 한 출력에 대한 회로를 나타낸다. 이 구동회로에 입력되는 디지탈 영상 데이타는 3비트로 구성된다.
제39도는 도시한 바와 같이, 하나의 신호 t3가 소스 구동기의 선택 제어 회로(SCOL)에 인가된다. 신호 t3의 듀티비는 1 : 2로 설정된다.
제40a도는 신호 t3의 파형을 나타내고, 제40b도는 신호 t3로 부터 제공되는 전압의 파형을 나타낸다.
표 13은 구동 회로의 선택 제어 회로(SCOL)의 동작을 규정하는 논리표를 나타낸다.
표 13에 나타낸 바와 같이, 디지탈 비디오 신호가 0일때, 아날로그 스위치 ASW는 선택 제어 회로의 출력 단자 S로부터의 제어 신호 출력에 따라 온되며, 이에 따라 아날로그 스위치 ASW에 공급되는 전압 V가 소스 라인에 출력된다. 이와 같이 하여, 디지탈 비디오 데이타가 2, 5 및 7일때, 전압 V, V및 V이 각각 출력된다.
디지탈 데이타가 1일때, 아날로그 스위치 ASW는 신호 t(즉, 반전 신호 t)에 따라 온 또는 오프되도록 제어되고, 아날로그 스위치 ASW는 신호 t에 따라 온 또는 오프되도록 제어된다. 그 결과, 아날로그 스위치 ASW및 ASW는 이 아날로그 스위치 ASW및 ASW중 하나가 온일때, 다른 것이 오프될 수 있도록 제어되며, 이에 따라 전압 V과 V간의 발진 전압이 소스 라인으로 출력된다. 발진 전압의 평균치는 (V+2V)/3이다. 이와 같이하여, 디지탈 비디오 데이타가 3, 4 및 6일때, 소스 라인에 대한 출력 전압의 평균치들은및이다.
표 14는 중앙 컬럼에 제60도에 도시한 종래의 전압과 비교하여, 우측 컬럼에 소스 라인에 대한 출력 전압을 보인 것이다.
제41도는 선택 제어 회로에 대한 논리 회로를 나타낸다. 이 논리 회로는 표13으로부터 유도되는 다음 논리식으로부터 제공된다.
그 결과, V0, V2, V5및 V7이 제35도에 도시된 바와 같이 조정되면, 전압(V0+2V2)/3, (2V2+V5)/3, (V2+2V5)/3 및 (2V5+V7)/3은 각각 원하는 전압 V1, V3, V4및 V6의 조건을 만족한다.
제39도에 도시한 구동회로는 제60도에 도시한 종래 구동회로와 동일한 효과를 수반한다.
따라서, 상기 구동회로는 제35도에 도시한 비선형 특성 부분에 대한 적절한 전압을 제공할 수 있다. 더욱이, 전압을 공급하기 위한 외부 소스들의 수가 감소될 수 있다.
이 실시예에서, 신호 t3의 듀티비는 1 : 2로 설정된다. 그러나, 2 : 1의 듀티비도 전압 조정용으로 이용할 수 있다.
[실시예 12]
제42도는 구동회로의 소스 구동기(101)의 한 출력에 대한 회로를 나타낸다. 이 구동회로에 대한 디지탈 비디오 데이타 입력은 2비트로 구성된다.
제42도에 도시한 바와 같이, 2개의 다른 신호들 t4, t5가 소스 구동기의 선택적 제어 회로에 인가된다. 제43a도 및 43b도는 신호 t4, t5의 파형들을 나타낸다. 제44도는 신호 t4의 크기를 나타낸다. 신호 t4와 t5의 듀티비들은 각각 1 : 2와 2 : 1로 설정된다.
디지탈 비디오 데이타(D1, D0){(0, 0)}이 소스 구동기에 입력될때, 디코더(DEC)의 출력 S0는 1로 되고, 다른 출력 S1, S2및 S3들은 0으로 된다. OR 회로(4204)의 모든 입력들은 0이기 때문에 OR 회로의 출력은 제45a도에 도시한 바와 같이 일정 전압 Vgnd로 된다.
디지탈 비디오 데이타(D1, D0){(0, 1)}이 입력될때, 디코더(DEC)의 출력 S1은 1로 되고, 다른 출력 S0, S2및 S3들은 0으로 된다. 그 결과, OR 회로(4204)의 입력들중 하나는 신호 t4와 같은 사이클에서 1로된다. OR 회로(4204)의 출력은 제45b도에 도시한 바와 같이 신호 t4와 같은 듀티비(n : m=1 : 2)에서 전압 VD와 Vgnd사이에서 발진하는 전압으로 된다.
디지탈 비디오 데이타(D1, D0){(1, 0)}이 입력될때, 디코더(DEC)의 출력 S2는 1로 되고, 다른 출력 S0, S1및 S3들은 0으로 된다. 그 결과, OR 회로(4204)의 입력들중 하나는 신호 t5와 같은 사이클에서 1로 된다. OR 회로(4204)의 출력은 제45c도에 도시한 바와 같이 신호 t5와 같은 듀티비(n : m=2 : 1)에서 전압 VD와 Vgnd사이에서 발진하는 전압으로 된다.
디지탈 비디오 데이타(D1, D0){(1, 1)}이 소스 구동기에 입력될때, 디코더(DEC)의 출력 S3는 1로 되고, 다른 출력 S0, S1및 S2들은 0으로 된다. 그 결과, OR 회로(4204)의 출력은 제45b도에 도시한 바와 같이 일정 전압 VD로 된다.
그라운드 비디오 데이타(D1, D0)이 (0, 1) 또는 (1, 0)일때, OR 회로(4204)의 출력의 평균치, 즉, 소스 라인에 인가되는 전압의 평균치는 다음 식과 같다 :
상기 식에서 그라운드 레벨 Vgnd이 0V일때, 소스 라인에 인가되는 전압의 평균치는 다음과 같다 :
따라서, 디지탈 비디오 데이타(D1, D0)=(0, 0)일 경우, 소스 라인에 출력되는 전압의 평균치는 0이다. 만약, (D1, D0)이 (0, 1)이면 (1/3)VD가 된다. 또, (D1, D0)이 (1, 0)이면 (2/3)VD가 된다. (D1,D0)이 (1, 1)일 경우는 VD가 된다.
이에 따라, 2개의 주어진 전압 VD와 Vgnd로부터 2개의 보상 전압이 얻어질 수 있다. 이 2보상 전압은 신호 t4와 t5의 듀티비를 변경함으로써 적절히 조정될 수 있다.
그 결과, 상기 구동회로들은 제35도에 보인 비선형 특성 부분에 대한 적절한 전압을 제공할 수 있다.
이 실시예에서, 신호 t4와 t5는 듀티비는 각각 1 : 2와 2 : 1로 설정된다. 그러나, 전압을 조정하기 위한 어떤 듀티비도 이용할 수 있다.
[실시예 13]
제46도는 구동회로의 소스 구동기(101)의 한 출력에 대한 회로를 나타낸다. 구동회로에 입력되는 디지탈 비디오 데이타는 2비트로 구성된다.
디코더(DEC)의 출력 S0내지 S3은 AND 회로 4601 내지 4604의 한 입력으로 각각 입력된다. 신호 t6내지 t9는 그의 다른 입력들로 각각 입력된다. AND 회로 4601 내지 4604의 출력들은 OR 회로(4605)에 입력된다. OR 회로(4605)의 출력은 소스 라인(On)에 입력된다.
이 실시예서, 신호 t6내지 t9의 듀티비를 적절히 변경함으로써 전압 VD와 Vgnd간의 임의의 전압이 주어진 전압 VD와 Vgnd로부터 얻어져, 소스 라인에 인가될 수 있다. 신호 t6내지 t9에 따라 발생된 전압의 평균치들은 각각 V0내지 V3로 표시되며, 그 화소들간의 관계는 표 15에 나타냈다.
2개의 주어진 전압 VD와 Vgnd로부터 4개의 전압이 얻어질 수 있다. 이 4개의 전압은 신호 t6내지 t9의 듀티비를 변경함으로써 적절히 조정될 수 있다.
따라서, 상기 구동회로들은 제35도에 보인 비선형 특성 부분에 대한 적절한 전압을 제공할 수 있다.
본 발명에 따르면 상기 주어진 전압으로부터 적어도 하나의 보상 전압이 얻어질 수 있으므로, 전압을 공급하기 위한 외부의 전원을 대폭적으로 삭감할 수 있으며 구동회로의 입력단자의 수를 적게할 수 있다.
따라서, (1) 표시장치를 위한 구동회로 및 표시장치의 비용을 절감하고, (2) 종래에서의 LSI의 실질상의 문제로부터 제작이 불가능했던 다계조를 갖는 표시장치용 구동회로를 용이하게 제조할 수 있고, (3) 표시장치의 전력소모를 절감할 수 있다.
상기 실시예 1, 2, 12 및 13에서 설명된 구동회로가 사용될때, 다음과 같은 추가적 장점이 얻어진다 :
(1) 신호의 듀티비를 적절히 변경함에 의해 화소에 어떠한 전압도 인가될 수 있다.
(2) 구동회로내의 아날로그 스위치를 사용하지 않으므로서 구동회로의 크기가 종래 기술에서보다 더 적어질 수 있다.
실시예 1, 2, 4 및 10에서 13에서 설명된 구동회로가 사용될때, 이 구동회로는 비선형 표시특성으로 조정된 전압을 제공할 수 있다.
본 발명의 정신과 양상을 벗어나지 않고도 다양한 변화가 당업자에 의해 쉽게 만들어질 수 있다. 따라서, 첨부된 청구항의 양상은 여기에서 한정된 것이 아니라 넓은 의미로 되도록 의도되었다.

Claims (34)

  1. 화소(P(j, i), j=1, 2, …M ; i=1, 2, …N)와 상기 화소에 연결된 스위칭 소자(T(j, i), j=1, 2, …M ; i=1, 2, …N)를 포함하는 표시부(100) 및 상기 스위칭 소자에 연결된 소스 라인(Oi, i=1, 2, …N)을 구비하는 표시장치를 구동하기 위한 방법으로서, 상기 방법은, 구동회로내에서 소정 간격으로 출력 요구 신호들을 수신하는 단계 ; 및 상기 구동회로로부터의 발진 전압을 상기 소스 라인에 출력하는 단계를 포함하며, 상기 발진 전압은 한 출력 시간 주기동안 반복하여 발진하는 성분을 포함하고, 상기 시간 주기는 상기 출력 요구명령들중 하나를 수신할때부터 다음번의 상기 출력 요구 명령을 수신할때 까지의 시간 주기이며, 상기 한 출력 시간 주기동안 상기 소스 라인은 상기 발진 전압에 기초하여 상기 화소를 충전하기 위해 상기 스위칭 소자에 의해 상기 화소에 연결되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 발진 전압은 상기 한 출력 주기동안 제1전압과 제2전압 사이에 발진하는 것을 특징으로 하는 방법.
  3. 화소(P(j, i), j=1, 2, …M ; i=1, 2, …N)와 상기 화소에 연결된 스위칭 소자(T(j, i), j=1, 2, …M ; i=1, 2, …N)를 포함하는 표시부(100) 및 상기 스위칭 소자에 연결된 소스 라인(Oi, i=1, 2, …N)을 구비하는 표시장치용 구동회로로서, 상기 구동회로는, 소정 간격으로 출력 요구 신호들을 수신하기 위한 수신 수단 ; 및 발진 전압을 상기 소스 라인에 출력하기 위한 출력 수단을 포함하며, 상기 발진 전압은 한 출력 시간 주기동안 반복하여 발진하는 성분을 포함하고, 상기 시간 주기는 상기 출력 요구 신호들중 하나를 수신할때부터 수신 수단을 통해 다음번의 상기 출력 요구 신호를 수신할때 까지의 시간 주기이며, 상기 한 출력 시간주기동안 상기 소스 라인은 상기 발진 전압에 기초하여 상기 화소를 충전하기 위해 상기 스위칭 소자에 의해 상기 화소에 연결되는 것을 특징으로 하는 구동회로.
  4. 제3항에 있어서, 상기 발진 전압은 상기 한 출력 주기동안 제1전압과 제2전압 사이에 발진하는 것을 특징으로 하는 구동회로.
  5. 제3항에 있어서, 상기 출력 수단은, 상기 구동회로에 입력되는 디지탈 비디오 데이타에 따라 다수의 클록 신호를 발생하기 위한 클록 신호 발생 회로 ; 및 상기 다수의 클록 신호의 각각에 따라 발진 전압을 상기 소스 라인에 출력하기 위한 전압 출력 회로를 포함하며, 상기 발진 전압은 상기 한 출력 시간 주기동안 발진하는 성분을 포함하고, 상기 디지탈 비디오 데이타 입력의 함수로 상기 발진신호중의 하나를 선택하기 위하여 디지탈 비디오 입력 및 다수의 발진신호를 수신하는 논리회로 및 상기 발진신호에 따라서 발진전압을 상기 소스 라인에 출력하기 위한 전압 출력 회로를 포함하고, 상기 발진 전압은 적어도 상기 한 출력 주기동안 발진하는 성분을 포함하는 것을 특징으로 하는 구동회로.
  6. 제5항에 있어서, 상기 전압 출력 회로는 상기 다수의 클록 신호중 적어도 하나에 따라 상기 소스 라인에 일정한 전압을 출력하며, 디지탈 비디오 데이타 출력의 함수로 일정한 전압을 출력하기 위한 전압 출력 회로를 더 포함하는 것을 특징으로 하는 구동회로.
  7. 제3항에 있어서, 상기 출력 수단은 다른 전압들이 상기 다수의 스위칭 소자에 각각 공급되고, 대응스위칭 소자들이 ON 상태에 있을때 상기 공급 전압들이 상기 소스 라인에 출력되도록 한, 다수의 스위칭 소자 ; 및 상기 한 출력 시간 주기동안 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하기 위한 선택 제어 회로를 포함하는 것을 특징으로 하는 구동회로.
  8. 제7항에 있어서, 상기 선택 제어 회로는 상기 한 출력 시간 주기동안 적어도 한번 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하며, 이에 따라 상기 다수의 스위칭 소자들중 한쌍은 상기 다수의 스위칭 소자들중 다른 쌍이 OFF 상태에 있을때 ON상태로 되는 것을 특징으로 하는 구동회로.
  9. 제8항에 있어서, 상기 선택 제어 회로는 1 : 1의 듀티비를 갖는 하나의 클록 신호에 따라 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하는 것을 특징으로 하는 구동회로.
  10. 제8항에 있어서, 상기 선택 제어 회로는 3 : 1과 1 : 1로 설정되는 듀티비를 갖는 다수의 클록 신호에 따라 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하는 것을 특징으로 하는 구동회로.
  11. 제8항에 있어서, 상기 선택 제어 회로는 7 : 1, 7 : 2, 6 : 2, 5 : 3 및 4 : 4로 설정되는 듀티비를 갖는 다수의 클록 신호에 따라 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하는 것을 특징으로 하는 구동회로.
  12. 제8항에 있어서, 상기 선택 제어 회로는 31 : 1, 30 : 2, 29 : 3, 28 : 4, 27 : 5, 26 : 6, 25 : 7, 24 : 8, 23 : 9, 22 : 10, 21 : 11, 21 : 12, 19 : 13, 18 : 14, 17 : 15 및 16 : 16으로 설정되는 듀티비를 갖는 다수의 클록 신호에 따라 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하는 것을 특징으로 하는 구동회로.
  13. 제7항에 있어서, 상기 선택 제어 회로는 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하며, 이에 따라 상기 다수의 스위칭 소자들중 한쌍은 ON 상태에 있도록 되고 상기 다수의 스위칭 소자들중 다른 쌍은 상기 한 출력 주기동안 적어도 한번 ON 상태 및 OFF 상태로 변하도록 제어되는 것을 특징으로 하는 구동회로.
  14. 제13항에 있어서, 상기 선택 제어 회로는 1 : 1로 설정되는 듀티비를 갖는 하나의 클록 신호에 따라 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하는 것을 특징으로 하는 구동회로.
  15. 제7항에 있어서, 상기 선택 제어 회로는 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하며, 이에 따라 상기 다수의 스위칭 소자들중 한쌍은 OFF 상태에 있도록 되고 상기 다수의 스위칭 소자들중 다른 쌍은 상기 한 출력 주기동안 ON 상태에 있는 것을 특징으로 하는 구동회로.
  16. 화소(P(j, i), j=1, 2, …M ; i=1, 2, …N)와 상기 화소에 연결된 스위칭 소자(T(j, i), j=1, 2, …M ; i=1, 2, …N)를 포함하는 표시부(100) 및 상기 스위칭 소자에 연결된 소스 라인(Oi, i=1, 2, …N)을 구비하는 표시장치로서, 상기 표시장치는, 소정 간격으로 출력 요구 신호들을 수신하기 위한 수신 수단 ; 상기 출력요구 신호들중 하나를 수신할때부터 수신 수단을 통해 다음번의 상기 출력 요구 신호를 수신할때 까지의 시간 주기인 한 출력 시간 주기동안 반복하여 발진하는 성분을 포함하는 발진 전압을 상기 소스 라인에 출력하며, 상기 한 출력 시간 주기동안 상기 소스 라인은 상기 발진 전압에 기초하여 상기 화소를 충전하기 위해 상기 스위칭 소자에 의해 상기 화소에 연결되는 출력 수단 ; 및 상기 발진전압 성분의 진폭을 감소시키기 위한 감소 수단을 포함하며, 상기 성분의 진폭이 상기 감소 수단에 의해 감소되는 발진전압이 상기 화소에 인가되는 것을 특징으로 하는 표시장치.
  17. 제16항에 있어서, 상기 발진전압은 상기 한 출력 주기동안 제1전압과 제2전압 사이에 발진하는 것을 특징으로 하는 표시장치.
  18. 제16항에 있어서, 상기 출력 수단은, 상기 표시장치에 입력되는 디지탈 비디오 데이타에 따라 다수의 클록 신호를 발생하기 위한 클록 신호 발생 회로 ; 및 상기 다수의 클록 신호의 각각에 따라 발진 전압을 상기 소스 라인에 출력하기 위한 전압 출력 회로를 포함하며, 상기 발진전압은 상기 한 출력 시간 주기동안 발진하는 성분을 포함하고, 상기 디지탈 비디오 데이타 입력의 함수로 상기 발진신호중의 하나를 선택하기 위하여 디지탈 비디오 데이타 및 다수의 발진신호를 수신하는 논리회로 및 상기 발진신호에 따라서 발진전압을 상기 소스 라인에 출력하기 위한 전압 출력 회로를 포함하고, 상기 발진전압은 적어도 한 출력 주기동안 발진하는 성분을 포함하는 것을 특징으로 하는 표시장치.
  19. 제18항에 있어서, 상기 전압 출력 회로는 상기 다수의 클록 신호중 적어도 하나에 따라 상기 소스 라인에 일정한 전압을 출력하며, 디지탈 비디오 데이타 출력의 함수로 일정한 전압을 출력하기 위한 전압 출력 회로를 더 포함하는 것을 특징으로 하는 표시장치.
  20. 제16항에 있어서, 상기 출력 수단은 상이한 전압들이 상기 다수의 스위칭 소자에 각각 공급되고, 대응 스위칭 소자들이 ON 상태에 있을때 상기 공급 전압들이 상기 소스 라인에 출력되도록 한, 다수의 스위칭 소자 ; 및 상기 한 출력 시간 주기동안 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하기 위한 선택 제어 회로를 포함하는 것을 특징하는 하는 표시장치.
  21. 제20항에 있어서, 상기 선택 제어 회로는 상기 한 출력 시간 주기동안 적어도 한번 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하며, 이에 따라 상기 다수의 스위칭 소자들중 한쌍은 상기 다수의 스위칭 소자들중 다른 쌍이 OFF 상태에 있을때 ON 상태로 되는 것을 특징으로 하는 표시장치.
  22. 제21항에 있어서, 상기 선택 제어 회로는 그의 듀티비가 1 : 1로 설정되는 하나의 클록 신호에 따라 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하는 것을 특징으로 하는 표시장치.
  23. 제21항에 있어서, 상기 선택 제어 회로는 그의 듀티비가 3 : 1과 1 : 1로 설정되는 클록 신호들에 따라 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하는 것을 특징으로 하는 표시장치.
  24. 제21항에 있어서, 상기 선택 제어 회로는 그의 듀티비가 7 : 1, 6 : 2, 5 : 3 및 4 : 4로 설정되는 클록신호들에 따라 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하는 것을 특징으로 하는 표시장치.
  25. 제21항에 있어서, 상기 선택 제어 회로는 그의 듀티비들이 31 : 1, 30 : 2, 29 : 3, 28 : 4, 27 : 5, 26 : 6, 25 : 7, 24 : 8, 23 : 9, 22 : 10, 21 : 11, 20 : 12, 19 : 13, 18 : 14, 17 : 15 및 16 : 16으로 설정되는 클록 신호들에 따라 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하는 것을 특징으로 하는 표시장치.
  26. 제20항에 있어서, 상기 선택 제어 회로는 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하며, 이에 따라 상기 다수의 스위칭 소자들중 한쌍은 ON 상태에 있도록 되고, 상기 다수의 스위칭 소자들중 다른 쌍은 상기 한 출력 주기동안 적어도 한번 ON 상태 및 OFF 상태를 변경하도록 제어하는 것을 특징으로 하는 표시장치.
  27. 제26항에 있어서, 상기 선택 제어 회로는 그의 듀티비가 1 : 1로 설정되는 하나의 클록 신호에 따라 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하는 것을 특징으로 하는 표시장치.
  28. 제20항에 있어서, 상기 선택 제어 회로는 상기 다수의 스위칭 소자들중 적어도 한쌍의 ON 상태 및 OFF 상태를 변경하도록 제어하며, 이에 따라 상기 다수의 스위칭 소자들중 한쌍은 OFF 상태에 있도록 되고 상기 다수의 스위칭 소자들중 다른 쌍은 상기 한 출력 주기동안 ON 상태에 있는 것을 특징으로 하는 장치.
  29. 제16항에 있어서, 상기 감소 수단의 일부는 상기 소스 라인에 의해 형성되는 것을 특징으로 하는 표시장치.
  30. 제16항에 있어서, 상기 감소 수단의 일부는 상기 화소에 의해 형성되는 것을 특징으로 하는 표시장치.
  31. 제16항에 있어서, 상기 감소 수단의 일부는 상기 스위칭 수단에 의해 형성되는 것을 특징으로 하는 표시장치.
  32. 액티브 매트릭스 디스플레이에 있어서, 매트릭스 상태로 배치되고, 소스 라인에 각각 연결되는 스위칭 소자에 각각 접속되는 다수의 화소 ; 각각 서로 상이한 진폭으로 되는 다수의 소스 전압원 ; 일련의 출력 요구 신호중 하나를 수신한 때부터 다음의 일련의 출력 요구 신호들을 수신하는 때까지의 출력 주기 및 상기 한 출력 주기동안 상기 소스 라인은 상기 발진전압에 기초하여 상기 화소를 충전하기 위해 상기 스위칭 소자에 의해 상기 화소에 연결되며, 상기 한 출력 주기는 상기 스위칭 소자가 ON 상태일 때의 기간에 해당하는 주기이며, 상기 구동 전압 신호는 상기 출력 기간 동안 반복하여 발진하고, 두개의 교번하는 (alternating) 선택된 진폭의 구동 전압을 갖는 발진 구동 전압 신호를 상기 화소들중 적어도 하나에 인가하기 위한 구동 수단을 포함하며, 상기 구동 수단은 디지탈 입력 신호들을 수신하기 위한 수단 및 상기 입력 신호들 각각의 디지탈치에 따라 소스 라인에 하나 또는 그 이상의 상기 소스 전압을 결합하기 위한 수단을 포함하는 것을 특징으로 하는 액티브 매트릭스 디스플레이.
  33. 제32항에 있어서, 저역 통과 필터를 포함하는 액티브 매트릭스 디스플레이.
  34. 제33항에 있어서, 상기 저역 통과 필터는 상기 구동 수단, 상기 소스 라인 및 상기 화소의 저항 및 용량 성분을 포함하는 액티브 매트릭스 디스플레이.
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