JPH1011022A

JPH1011022A - 表示装置の駆動回路

Info

Publication number: JPH1011022A
Application number: JP8157099A
Authority: JP
Inventors: Hisao Okada; 久夫岡田; Sunao Eto; 直江藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-06-18
Filing date: 1996-06-18
Publication date: 1998-01-16
Also published as: US6297813B1

Abstract

(57)【要約】【課題】「抵抗分割法」と「振動電圧法」の両方の長
所を活かした高多階調のデジタル駆動器を実現するこ
と。【解決手段】第１ビット部分と第２ビット部分とを含
むデジタルデータに応じて複数の階調を表示する表示装
置の駆動回路である。駆動回路は、外部から与えられる
複数の階調電圧を分圧することにより、複数の階調電圧
の間に複数の補間電圧を生成する分圧回路と、デジタル
データの第１ビット部分に応じて、複数の階調電圧と複
数の補間電圧とのうち第１電圧と第１電圧とは異なる第
２電圧とを選択する第１選択回路と、デジタルデータの
第２ビット部分に応じて、互いに異なるデューティ比を
有する複数の振動信号のうちの１つを選択する第２選択
回路と、第１選択回路によって選択された第１電圧と第
２電圧との間を第２選択回路によって選択された振動信
号のデューティ比で振動する振動電圧を出力する出力回
路とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、能動行列型の平面
型表示装置のための駆動回路に関し、特に、２５６階調
以上の階調表示を実現する液晶表示装置のための駆動回
路に関する。

【０００２】

【従来の技術】図１７は、従来の駆動回路の構成を示
す。この駆動回路は、３ビットデジタル駆動器における
１出力に対応する回路である。

【０００３】図１７に示される駆動回路は、標本化記憶
部１３１と、保持記憶部１３２と、出力回路１３３とを
含む。標本化パルスＴ_smpの立ち上がりエッジに応答し
て、３ビットデジタルデータＤ₀〜Ｄ₂が標本化記憶部１
３１に格納される。標本化記憶部１３１に格納されたデ
ジタルデータは、出力パルスＯＰの立ち上がりエッジに
応答して、保持記憶部１３２に移され、そこで保持され
る。出力回路１３３は、保持記憶部１３２に保持された
デジタルデータの値に応じて、外部から供給される階調
電圧Ｖ₀〜Ｖ₇にのうちの１つを出力電圧Ｏｕｔとして出
力する。

【０００４】図１８は、出力回路１３３の構成を示す。
出力回路１３３は、３対８デコーダ１４１と８つのアナ
ログスイッチＡＳＷ₀〜ＡＳＷ₇とを含んでいる。デコー
ダ１４１は、デジタルデータの値に応じてアナログスイ
ッチＡＳＷ₀〜ＡＳＷ₇のいずれか１つをオン状態とす
る。その結果、オン状態となったアナログスイッチに供
給される階調電圧が出力電圧Ｏｕｔとして出力される。

【０００５】図１７および図１８に示される構成を有す
るデジタル駆動器は、構造が簡単なことに加えて、回路
自体の電力消費もわずかであるという長所があり、従来
より広く使用されてきた。このような構成を有するデジ
タル駆動器は、例えば、下記の文献に記載されている。

【０００６】ＤｅｖｅｌｏｐｍｅｎｔｏｆａＬｏ
ｗＶｏｌｔａｇｅＳｏｕｒｃｅＤｒｉｖｅｒｆｏ
ｒＬａｒｇｅＴＦＴ−ＬＣＤＳｙｓｔｅｍｆｏ
ｒＣｏｍｐｕｔｅｒＡｐｌｉｃａｔｉｏｎｓＨ．Ｏｋａｄａｅｔａｌ.１９９１Ｉｎｔｅｒｎ
ａｔｉｏｎａｌＤｉｓｐｌａｙＲｅｓｅａｒｃｈＣ
ｏｎｆｅｒｅｎｃｅｐ．１１１−ｐ．１１４上述した構成を有するデジタル駆動器は、表示すべき階
調の数と同じ数の階調電源を必要とする。このことは、
３ビットデジタル駆動器においては問題とならないが、
それ以上のビット数のデジタル駆動器においては問題と
なり得る。階調電源の数が多くなりすぎるからである。
特に、上述した構成を有するデジタル駆動器を用いて６
ビット以上の高多階調を実現することは、実質的に不可
能であると言ってよい。

【０００７】このような問題点を解決するために、外部
から与えられる階調電圧の間に補間電圧を生成すること
により、多階調を実現する種々の手法が提案されてい
る。

【０００８】例えば、特開平５−２７３５２０号公報
は、そのような手法の１つを示している。特開平５−２
７３５２０号公報は、駆動器内部の抵抗を利用して２つ
の階調電圧を分圧することにより、その２つの階調電圧
間に補間電圧を生成する回路を示している。以下、この
ように抵抗を利用して補間電圧を生成する方法を「抵抗
分割法」という。

【０００９】図１９は、特開平５−２７３５２０号公報
に示される駆動回路１５１と分圧回路１５２の構成を示
す。駆動回路１５１は、４ビットデジタル駆動器におけ
る１出力に対応する回路である。

【００１０】分圧回路１５２は、外部から与えられる５
個の階調電圧Ｖ₀、Ｖ₄、Ｖ₈、Ｖ₁₂、Ｖ₁₅を抵抗を用い
て分圧することにより、隣接する階調電圧間にそれぞれ
１以上の補間電圧を生成する。その結果、５個の階調電
圧と１１個の補間電圧の合計１６個の電圧Ｖ₀〜Ｖ₁₅が
駆動回路１５１に供給される。

【００１１】駆動回路１５１は、デジタルデータの値に
応じて、分圧回路１５２から供給される１６個の電圧Ｖ
₀〜Ｖ₁₅のうちのいずれか１つを選択し、選択された電
圧を緩衝増幅器１５７を介して出力する。

【００１２】以下、図２０〜図２２を参照して、特開平
５−２７３５２０号公報に示される手法を６ビットデジ
タル駆動器に適用した場合における、駆動回路１６１と
分圧回路１６２の構成を説明する。

【００１３】図２０（ａ）は、分圧回路１６２の構成を
示す。分圧回路１６２は、外部から与えられる９個の階
調電圧Ｖ₀、Ｖ₈、Ｖ₁₆、Ｖ₂₄、Ｖ₃₂、Ｖ₄₀、Ｖ₄₈、
Ｖ₅₆、Ｖ₆₄を抵抗を用いて分圧することにより、隣接す
る階調電圧間にそれぞれ７個の補間電圧を生成する。そ
の結果、８個の階調電圧と５６個の補間電圧の合計６４
個の電圧Ｖ₀〜Ｖ₆₃が駆動回路１６１に供給される。

【００１４】図２０（ｂ）は、図２０（ａ）に示される
階調電圧Ｖ₀と階調電圧Ｖ₈との間の抵抗配列を示す。階
調電圧Ｖ₀と階調電圧Ｖ₈との間に直列に接続された８個
の抵抗Ｒが設けられる。他の階調電圧間の抵抗配列も同
様である。

【００１５】図２１は、駆動回路１６１の構成を示す。
駆動回路１６１は、６ビットデジタル駆動器における１
出力に対応する回路である。

【００１６】図２２は、出力回路１７３（図２１）の構
成を示す。出力回路１７３は、６対６４デコーダ１８１
と６４個のアナログスイッチＡＳＷ₀〜ＡＳＷ₆₃とを含
んでいる。アナログスイッチＡＳＷ₀〜ＡＳＷ₆₃には、
分圧回路１６２から供給される６４個の電圧電圧Ｖ₀〜
Ｖ₆₃がそれぞれ入力されている。デコーダ１８１は、デ
ジタルデータの値に応じてアナログスイッチＡＳＷ₀〜
ＡＳＷ₆₃のいずれか１つをオン状態とする。その結果、
オン状態となったアナログスイッチに供給される電圧が
緩衝増幅器１８３を介して出力電圧Ｏｕｔとして出力さ
れる。

【００１７】ところで、外部から与えられる階調電圧の
間に補間電圧を生成することにより、多階調を実現する
方法として「振動電圧法」という方法も知られている。
「振動電圧法」は、上述した「抵抗分割法」とは全く異
なる原理に基づくものである。

【００１８】以下、「振動電圧法」に基づいて階調電圧
間に補間電圧を生成する原理を説明する。

【００１９】一般に、周期関数は、積分可能である限り
フーリエ級数に展開できることはよく知られている。従
って、図２３に示すように、デューティ比ｍ：ｎで電圧
Ｖ_iと電圧Ｖ_jとの間を振動する電圧は、（数１）の関数
ｆ（ｔ）によって表現される。

【００２０】

【数１】

【００２１】ここで、関数ｆ（ｔ）の第１項は、平均電
圧として表される直流成分を示し、関数ｆ（ｔ）の第２
項は周期成分を示す。もし、何らかの方法により関数ｆ
（ｔ）の周期成分を取り除くことができれば、駆動器が
図２３に示すような振動電圧を出力することによって、
絵素電極には関数ｆ（ｔ）の第１項で表される直流成分
のみを印加する場合と実質的に等価な作用を与えること
が可能となる。

【００２２】ところで、データラインからＴＦＴを経て
絵素電極に至る経路を駆動器の負荷として見た場合、そ
の経路は抵抗成分や容量成分に基づく低域濾波回路とし
ての特性を有している。従って、振動電圧の周波数をそ
の低域濾波回路としての特性により定まる遮断周波数よ
り十分に高く設定すれば、関数ｆ（ｔ）の第２項は十分
に抑圧される。その結果、絵素電極には、平均電圧して
表される直流電圧が印加されることになる。このよう
に、「振動電圧法」とは、データラインから絵素電極に
至る経路の低域濾波回路としての特性を利用して、デー
タラインに出力される振動電圧の周期成分を抑圧し、そ
の結果、絵素電極には振動電圧の直流電圧のみを印加す
る方法をいう。

【００２３】図２４（ａ）は、「振動電圧法」に基づく
６ビットデジタル駆動器における１出力に対応する回路
の構成を示す。この回路には、駆動器の外部から供給さ
れる９つの階調電圧と、駆動器の内部で生成される４つ
の補間信号ｔ₁〜ｔ₄とが入力されている。補間信号ｔ₁
〜ｔ₄は、図２４（ｂ）に示すように、デューティ比
７：１、６：２、５：３、４：４をそれぞれ有してい
る。

【００２４】論理回路１９１は、デジタルデータの上位
３ビットＤ₅〜Ｄ₃の値に応じて、９つの階調電圧から隣
接する１組の階調電圧を選択する。また、論理回路１９
１は、デジタルデータの下位３ビットの値に応じて、デ
ューティ比８：０を有する信号と、信号ｔ₁〜ｔ₄と、信
号ｔ₁〜ｔ₃を反転させることによって得られる信号ｔ₁
バー〜ｔ₃バーとの合計８つの信号から１つを選択す
る。ここで、８つの信号のデューティ比は、それぞれ、
８：０、７：１、６：２、５：３、４：４、３：５、
２：６、１：７である。その結果、上位３ビットの値に
応じて選択された１組の階調電圧の間を下位３ビットの
値に応じて選択されたデューティ比で振動する振動電圧
が得られる。この振動電圧が絵素に接続されるデータラ
インに出力される。

【００２５】なお、「振動電圧法」の詳細は、特公平７
−７２４８号公報に記載されている。

【００２６】

【発明が解決しようとする課題】以上で説明した従来の
方法によれば、６４階調を実現する６ビットデジタル駆
動器はさほど困難なく実現することができる。しかし、
６４階調よりも多階調、例えば、２５６階調を実現する
８ビットデジタル駆動器の実現には大幅な困難が生じ
る。

【００２７】図２５（ａ）は、「抵抗分割法」に従っ
て、８ビットデジタル駆動器を実現する場合における分
圧回路１９２の構成を示す。図２５（ｂ）は、図２５
（ａ）に示される階調電圧Ｖ₀と階調電圧Ｖ₃₂との間の
抵抗配列を示す。他の階調電圧間の抵抗配列も同様であ
る。

【００２８】「抵抗分割法」によれば、６ビットデジタ
ル駆動器は、分圧回路１６２のために６４個の抵抗を必
要とする。隣接する階調電圧間に８個の抵抗を必要とす
るからである。これに対し、８ビットデジタル駆動器
は、分圧回路１９２のために２５６個の抵抗を必要とす
る。隣接する階調電圧間に３２個の抵抗を必要とするか
らである。

【００２９】このように、８ビットデジタル駆動器は、
６ビットデジタル駆動器に比較して、４倍の数の抵抗を
必要とする。このことは、分圧回路に必要とされる面積
を増大させる。また、このように多数の抵抗をしかも精
度高くＬＳＩの中に設けることは容易なことではない。
抵抗値のばらつきは分圧される電圧に偏差を生じさせ
る。

【００３０】また、６ビットデジタル駆動器では分圧回
路１６２から６４個の電圧Ｖ₀〜Ｖ₆₃が駆動回路１６１
に供給されるの対し、８ビットデジタル駆動器では分圧
回路１９２から２５６個の電圧Ｖ₀〜Ｖ₂₅₅が駆動回路１
９１に供給される。

【００３１】分圧回路から出力される電圧は、電圧供給
線路を介して駆動回路に供給される。従って、８ビット
デジタル駆動器は、６ビットデジタル駆動器に比較し
て、４倍の数の電圧供給線路を必要とすることになる。
このことは、電圧供給線路の占める面積を４倍にし、結
果としてチップ面積の増大を招く。

【００３２】図２６は、「抵抗分割法」に従って、８ビ
ットデジタル駆動器を実現する場合における出力回路２
０３の構成を示す。

【００３３】８ビットデジタル駆動器の出力回路２０３
に含まれる８対２５６デコーダ２１１は、６ビットデジ
タル駆動器の出力回路１７３に含まれる６対６４デコー
ダ１８１に比較して、はるかに多数の論理ゲート数を必
要とする。また、８ビットデジタル駆動器の出力回路２
０３は、６ビットデジタル駆動器の出力回路１７３に比
較して、４倍の数のアナログスイッチを必要とする。従
って、８ビットデジタル駆動器の出力回路２０３は、６
ビットデジタル駆動器の出力回路１７３に比較して、何
倍もの大きさになってしまう。

【００３４】なお、デコーダは論理ゲートの組み合わせ
によって実現される必要は必ずしもない。例えば、デコ
ーダは、リードオンリーメモリ（ＲＯＭ）によって実現
され得る。この場合にも、８対２５６デコーダ２１１が
６対６４デコーダ１８１に比較して大幅に大きくなって
しまうことに変わりはない。

【００３５】１つの駆動器は、駆動端子と同数の出力回
路を有する。従って、出力回路の大きさが増大すること
は、駆動器を構成するＬＳＩの大きさを大幅に増大させ
る原因となる。

【００３６】例えば、駆動器は、２４０個の駆動端子を
有すると仮定する。この場合において、１つの出力回路
の大きさが５０ゲートに相当する場合には、駆動器全体
の大きさは１２０００（＝５０×２４０）ゲートに相当
する。これに対し、１つの出力回路の大きさが１００ゲ
ートに相当する場合には、駆動器全体の大きさは２４０
００（＝１００×２４０）ゲートに相当する。

【００３７】このように、１つの駆動回路では１００ゲ
ートの増加にすぎなくても、駆動器全体では１２０００
ゲートも増加してしまうのである。

【００３８】以上に述べた理由により、従来の「抵抗分
割法」をそのまま延長しただけでは、８ビットデジタル
駆動器の実現は非常に困難であるといわざるを得ない。

【００３９】図２７は、「振動電圧法」に従って、８ビ
ットデジタル駆動器を実現する場合における１出力に対
応する回路の構成を示す。

【００４０】論理回路２５３には、振動信号ｔ₁〜ｔ₁₆
が入力される。振動信号ｔ₁〜ｔ₁₆は、それぞれ、デュ
ーティ比３１：１、３０：２、２９：３、２８：４、２
７：５、２６：６、２５：７、２４：８、２３：９、２
２：１０、２１：１１、２０：１２、１９：１３、１
８：１４、１７：１５、１６：１６を有している。

【００４１】論理回路２５３は、デジタルデータの上位
３ビットＤ₇〜Ｄ₅の値に応じて、９個の階調電圧Ｖ_32i
（ｉ＝０，１，２，・・・，８）から隣接した１組の階
調電圧を選択する。また、論理回路２５３は、デジタル
データの下位５ビットＤ₄〜Ｄ₀の値に応じて、６ビット
デジタル駆動器の場合と同様に、デューティ比３２：０
を有する信号を含む３２個の信号の中から１つを選択す
る。その結果、選択された１組の階調電圧の間を選択さ
れた信号のデューティ比で振動する振動電圧が出力され
る。

【００４２】このように、「振動電圧法」に基づく８ビ
ットデジタル駆動器は、上述した「抵抗分割法」に基づ
く８ビットデジタル駆動器よりは現実的であるように思
われる。しかし、８ビットデジタル駆動器における論理
回路２５３は、６ビットデジタル駆動器における論理回
路に比べて大幅に大きくなってしまう。このことは、Ｌ
ＳＩのチップ寸法を増大させる原因となる。

【００４３】さらに、ビット数が増大するにつれて、振
動信号の最小パルス幅が非常に狭くなってしまうという
問題もある。例えば、振動電圧の周波数が同一である場
合において、同一電位差を８等分する場合と３２等分す
る場合とを考える。この場合、３２等分する場合の最小
のパルス幅は、８等分する場合の最小のパルス幅の１／
４になってしまう。

【００４４】図２８（ａ）は、６ビットデジタル駆動器
において最小のパルス幅を有する信号の波形を示す。図
２８（ｂ）は、８ビットデジタル駆動器において最小の
パルス幅を有する信号の波形を示す。駆動器の出力回路
は、最小のパルス幅に対して動作可能となるように設計
しなけらばならない。従って、このようにパルス幅が１
／４になることは、８ビットデジタル駆動器の出力回路
のアナログスイッチを６ビットデジタル駆動器のそれに
対して実質的に４倍の速度で動作可能となるように設計
する必要があることを意味する。以下、この実質的な周
波数を「本態周波数」という。

【００４５】もちろん、８ビットデジタル駆動器におい
て使用される振動信号の周波数を６ビットデジタル駆動
器のそれに対して１／４に落とせば、それぞれの最小パ
ルス幅は同一となるので、本態周波数は６ビットデジタ
ル駆動器のそれと同一のものでかまわない。

【００４６】しかしながら、上述した特公平７−７２４
８号公報において論じられているように、振動信号の周
波数は絵素電極に印加される電圧の偏差を決定する重要
な要因となる。そのような電圧の偏差を同一とするため
には、振動信号の周波数を遅くすることは許されない。
さらに、８ビットデジタル駆動器において許容される電
圧の偏差は、６ビットデジタル駆動器において許容され
る電圧の偏差より小さいことが好ましい。そのために
は、８ビットデジタル駆動器において使用される振動信
号の周波数を６ビットデジタル駆動器において使用され
る振動信号の周波数より早くする必要がある。

【００４７】振動信号の周波数が同一である場合には、
８ビットデジタル駆動器の本態周波数は、６ビットデジ
タル駆動器の本態周波数の４倍になる。絵素電極に印加
される電圧の偏差を小さくするために、８ビットデジタ
ル駆動器において使用される振動信号の周波数を６ビッ
トデジタル駆動器において使用される振動信号の周波数
の２倍にすると、８ビットデジタル駆動器の本態周波数
は、６ビットデジタル駆動器の本態周波数の８倍にもな
ってしまう。

【００４８】本態周波数を早くする手段としては、出力
回路のアナログスイッチの電流容量を大きくすることが
まず考えられる。アナログスイッチの電流容量が大きけ
れば、同一の容量性負荷に対してより早く立ち上げるこ
とができ、結果的に本態周波数を上げることができるか
らである。

【００４９】しかし、アナログスイッチの電流容量を大
きくするためには、そのアナログスイッチを構成するト
ランジスタの幅を大きくする必要がある。このことは、
チップの寸法に大きな影響を与える。１つのアナログス
イッチは一般に少なくとも４つのＭＯＳトランジスタか
ら構成されている。１つの出力回路には複数のアナログ
スイッチが存在しており、かつ、１つの駆動器には多数
の出力回路が存在している。従って、１つのアナログス
イッチの寸法の増大は、駆動器全体の寸法に大きな影響
を与えてしまうのである。

【００５０】さらに、ＭＯＳトランジスタのゲート寸法
が大きくなると、ゲートの容量も大きくなる。ゲートの
容量の増加は、アナログスイッチを切り替える際に消費
される電力の増大を引き起こす。消費電力は容量に比例
するからである。その結果、駆動器全体の消費電力も増
大してしまう。

【００５１】また、ゲートの容量以上に駆動器全体の消
費電力を増大させる要因として、アナログスイッチを切
り替える際にＣＭＯＳ構造のアナログスイッチを貫通し
て流れる電流（貫通電流）がある。貫通電流は、ゲート
幅の増大に比例して増大する。従って、この貫通電流の
増大が駆動器全体の消費電力を増大させる。

【００５２】以上に述べた理由により、「振動電圧法」
に基づく８ビットデジタル駆動器は実用可能ではあるも
のの、そのチップ寸法と消費電力との点で、理想的な駆
動器を設計するには多くの制約があった。このことは、
駆動可能な表示体を制約することもつながっていた。

【００５３】「振動電圧法」に基づく８ビットデジタル
駆動器は、例えば、下記の文献に記載されている。

【００５４】Ａｎ８−ｂｉｔＤｉｇｉｔａｌＤａ
ｔａＤｒｉｖｅｒｆｏｒＡＭＬＣＤｓＨ．Ｏｋａｄａｅｔａｌ.ＳＩＤ’９４ＤＩＧＥ
ＳＴｐ．３４７−ｐ．３５０以下、発明が解決しようとする課題を要約する。

【００５５】従来の「抵抗分割法」では、８ビット以上
のデジタル駆動器を実現することが困難であった。ま
た、従来の「振動電圧法」では、８ビットデジタル駆動
器は実現可能であり、現に実現されているものの、チッ
プ寸法と消費電力とが足枷となり、本態周波数を高くす
るには限界があった。そのため、駆動可能な液晶表示体
に制約があった。

【００５６】本発明は、かかる課題を解決するためにな
されたものである。本発明の目的は、「抵抗分割法」と
「振動電圧法」のそれぞれの長所を活かし、かつ、短所
を抑えた構造を有する「抵抗分割法」および「振動電圧
法」混成型のデジタル駆動器を提供することにある。

【００５７】特に、本発明の目的は、８ビット２５６階
調のデジタル駆動器を実現するのみならず、従来の技術
では不可能であるとされていた１０ビット１０２４階調
のデジタル駆動器を実現することにある。

【００５８】なお、人間の目は、約１０００階調の分解
能があると考えられている。従って、１０００階調以上
の分解能を提供することは意味がないと考えられる。こ
の意味で、１０ビット１０２４階調のデジタル駆動器は
究極の駆動器なのである。

【００５９】

【課題を解決するための手段】本発明の駆動回路は、第
１ビット部分と第２ビット部分とを含むデジタルデータ
に応じて複数の階調を表示する表示装置の駆動回路であ
って、外部から与えられる複数の階調電圧を分圧するこ
とにより、該複数の階調電圧の間に複数の補間電圧を生
成する分圧回路と、該デジタルデータの該第１ビット部
分に応じて、該複数の階調電圧と該複数の補間電圧との
うち第１電圧と該第１電圧とは異なる第２電圧とを選択
する第１選択回路と、該デジタルデータの該第２ビット
部分に応じて、互いに異なるデューティ比を有する複数
の振動信号のうちの１つを選択する第２選択回路と、該
第１選択回路によって選択された該第１電圧と該第２電
圧との間を該第２選択回路によって選択された該振動信
号のデューティ比で振動する振動電圧を出力する出力回
路とを備えており、これにより上記目的が達成される。

【００６０】前記駆動回路は、前記出力回路に接続され
るインピーダンス変換器をさらに備えていてもよい。

【００６１】本発明の他の駆動回路は、第１ビット部分
と第２ビット部分と第３ビット部分とを含むデジタルデ
ータに応じて複数の階調を表示する表示装置の駆動回路
であって、該デジタルデータの該第１ビット部分に応じ
て、外部から与えられる複数の階調電圧のうち第１階調
電圧と該第１階調電圧とは異なる第２階調電圧とを選択
する第１選択回路と、該第１階調電圧と該第２階調電圧
とを分圧することにより、該第１階調電圧と該第２階調
電圧との間に複数の補間電圧を生成する分圧回路と、該
デジタルデータの該第２ビット部分に応じて、該第１階
調電圧と該第２階調電圧と該複数の補間電圧とのうち第
１電圧と該第１電圧とは異なる第２電圧とを選択する第
２選択回路と、該デジタルデータの該第３ビット部分に
応じて、互いに異なるデューティ比を有する複数の振動
信号のうちの１つを選択する第３選択回路と、該第２選
択回路によって選択された該第１電圧と該第２電圧との
間を該第３選択回路によって選択された該振動信号のデ
ューティ比で振動する振動電圧を出力する出力回路とを
備えており、これにより上記目的が達成される。

【００６２】前記駆動回路は、前記出力回路に接続され
るインピーダンス変換器をさらに備えていてもよい。

【００６３】以下、作用を説明する。

【００６４】本発明の駆動回路によれば、分圧回路によ
って外部から与えられた複数の階調電圧の間に複数の補
間電圧が生成される。出力回路によって分圧回路から出
力される複数の階調電圧と複数の補間電圧のうち２つの
電圧の間を振動する振動電圧が出力される。その２つの
電圧は、デジタルデータの第１ビット部分（例えば、上
位ビット）に応じて選択される。振動電圧のデューティ
比は、デジタルデータの第２ビット部分（例えば、下位
ビット）に応じて決定される。これにより、「抵抗分割
法」に従って得られる補間階調の間に「振動電圧法」に
従って補間階調をさらに得ることができる。

【００６５】また、本発明の他の駆動回路によれば、デ
ジタルデータの第１ビット部分（例えば、上位ビット）
に応じて、外部から与えられた複数の階調電圧のうちの
２つの階調電圧が選択される。選択された２つの階調電
圧は分圧回路の両端に印加される。その結果、分圧回路
によって２つの階調電圧の間に複数の補間電圧が生成さ
れる。出力回路によって分圧回路から出力される２つの
階調電圧と複数の補間電圧のうち２つの電圧の間を振動
する振動電圧が出力される。その２つの電圧は、デジタ
ルデータの第２ビット部分（例えば、中位ビット）に応
じて選択される。振動電圧のデューティ比は、デジタル
データの第３ビット部分（例えば、下位ビット）に応じ
て決定される。これにより、「抵抗分割法」に従って得
られる補間階調の間に「振動電圧法」に従って補間階調
をさらに得ることができる。

【００６６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００６７】（実施の形態１）図１は、本発明による８
ビットデジタル駆動器１の構成を示す。駆動器１は、分
圧回路１０とｎ個の駆動回路２０−１〜２０−ｎとを含
んでいる。ここで、ｎは正の整数である。

【００６８】分圧回路１０は、外部から与えられる９個
の階調電圧Ｖ₀、Ｖ₃₂、Ｖ₆₄、・・・、Ｖ₂₂₄、Ｖ₂₅₆を
分圧することにより、５６個の補間電圧を生成する。分
圧回路１０は、階調電圧と補間電圧とを含む合計６５個
の電圧Ｖ₀、Ｖ₄、Ｖ₈、・・・、Ｖ₂₅₂、Ｖ₂₅₆を出力す
る。以下、本明細書では、９個の階調電圧をＶ_32i（ｉ
＝０，１，２，・・・，８）と表記し、分圧回路１０か
ら出力される６５個の電圧をＶ_4i（ｉ＝０，１，２，・
・・，６４）と表記する。

【００６９】図１に示される例では、分圧回路１０は、
ｎ個の駆動回路２０−１〜２０−ｎに共通して設けられ
ている。このような構成は、回路を共通化することによ
り回路規模を削減する点で好ましい。しかし、本発明は
このような構成に限られない。ｎ個の駆動回路２０−１
〜２０−ｎのそれぞれについて別個の分圧回路を設ける
ようにしてもよい。

【００７０】駆動回路２０−１〜２０−ｎのそれぞれに
は、分圧回路１０から供給される電圧Ｖ_4i（ｉ＝０，
１，２，・・・，６４）と信号Ｔ₁と信号Ｔ₂とが入力さ
れる。駆動回路２０−１〜２０−ｎのそれぞれは、電圧
Ｖ_4i（ｉ＝０，１，２，・・・，６４）と信号Ｔ₁と信
号Ｔ₂とに基づいて、デジタルデータに対応する出力電
圧Ｏｕｔをデータライン（図示せず）に出力する。例え
ば、デジタルデータが８ビットからなる場合には、２⁸
（＝２５６）種類の出力電圧Ｏｕｔが出力される。駆動
回路２０−１〜２０−ｎのそれぞれが出力パルスＯＰを
受け取ってから次の出力パルスＯＰを受け取るまでの期
間（以下、「１出力期間」という）の間、データライン
は絵素（図示せず）に接続され、出力電圧Ｏｕｔに基づ
いて絵素が充電される。このようにして、２⁸（＝２５
６）階調の表示が実現される。

【００７１】図２（ａ）は、図１に示される分圧回路１
０の構成を示す。分圧回路１０には、９個の階調電圧Ｖ
_32i（ｉ＝０，２，・・・，８）が入力される。分圧回
路１０は、階調電圧Ｖ_32i（ｉ＝０，２，・・・，８）
のうち隣接する２つの階調電圧間にそれぞれ８つの抵抗
Ｒを有している。分圧回路１０は、これらの抵抗Ｒによ
り階調電圧Ｖ_32i（ｉ＝０，２，・・・，８）を分圧す
ることにより、５６個の補間電圧を生成する。このよう
にして、分圧回路１０は、階調電圧と補間電圧とを含む
合計６５個の電圧Ｖ_4i（ｉ＝０，１，２，・・・，６
４）を出力する。階調電圧と補間電圧とを合わせた電圧
の総数は、駆動器が扱うデジタルデータのビット数によ
って決まる出力電圧数の１／２より小さくなるように設
計される。

【００７２】図２（ｂ）は、図２（ａ）に示される階調
電圧Ｖ₀と階調電圧Ｖ₃₂との間の抵抗配列を示す。他の
階調電圧間の抵抗配列も同様である。

【００７３】図３（ａ）は、分圧回路１０の他の構成を
示す。図３（ａ）に示される例では、分圧回路１０から
の各出力に対応してインピーダンス変換器１１が設けら
れている。インピーダンス変換器１１は、高い入力イン
ピーダンスを低い出力インピーダンスに変換する。イン
ピーダンス変換器１１によれば、入力電圧がそのまま出
力電圧となるが、入力側にはほとんど電流が流入せず、
出力側から大きな電流を取り出すことができる。インピ
ーダンス変換器１１としては、例えば、ボルテージフォ
ロワ(voltage follower)などが使用される。

【００７４】インピーダンス変換器１１を設けることに
より、分圧回路１０は、大きな負荷を駆動することがで
きる。従って、分圧回路１０が複数の駆動回路２０−１
〜２０−ｎに接続される場合には、分圧回路１０は各出
力に対応するインピーダンス変換器１１を含むことが好
ましい。

【００７５】図３（ｂ）は、図３（ａ）に示される階調
電圧Ｖ₀と階調電圧Ｖ₃₂との間の抵抗配列を示す。他の
階調電圧間の抵抗配列も同様である。

【００７６】図４は、図１に示される駆動回路２０−１
の構成を示す。駆動回路２０−１は、８ビットデジタル
駆動器における１出力に対応する回路である。

【００７７】駆動回路２０−１は、標本化記憶部３１
と、保持記憶部３２と、出力回路３３とを含む。標本化
パルスＴ_smpの立ち上がりエッジに応答して、８ビット
デジタルデータＤ₀〜Ｄ₇が標本化記憶部３１に格納され
る。標本化記憶部３１に格納されたデジタルデータは、
出力パルスＯＰの立ち上がりエッジに応答して、保持記
憶部３２に移され、そこで保持される。出力回路３３
は、分圧回路１０から供給される電圧Ｖ_4i（ｉ＝０，
１，２，・・・，６４）と信号Ｔ₁と信号Ｔ₂とに基づい
て、保持記憶部３２に保持されたデジタルデータの値に
対応する出力電圧Ｏｕｔを出力する。

【００７８】図１に示される駆動回路２０−２〜２０−
ｎの構成は、上述した駆動回路２０−１の構成と同様で
ある。従って、ここではその説明を省略する。

【００７９】図５は、図４に示される出力回路３３の構
成を示す。出力回路３３は、論理回路４１と、６５個の
アナログスイッチ（アナログゲート）ＡＳＷ₀、ＡＳ
Ｗ₄、ＡＳＷ₈、・・・、ＡＳＷ₂₅₆と、インピーダンス
変換器４２とを含んでいる。

【００８０】論理回路４１は、表１および表２によって
規定される論理に従って動作する。表１は、論理回路４
１に入力されるデジタルデータの上位６ビットＤ₇〜Ｄ₂
の値と論理回路４１から出力される制御信号Ｓ₀、Ｓ₄、
Ｓ₈、・・・、Ｓ₂₅₆の値との間の関係を規定する論理表
である。

【００８１】

【表１】

【００８２】表１において、記号「Ｔ」は制御信号の値
が媒介変数Ｔの値に等しいことを示し、記号「Ｔバー」
は制御信号の値が媒介変数Ｔの値を反転させた値に等し
いことを示す。なお、本明細書では、「Ｔバー」という
表記は、記号Ｔの上に横棒を付記した表記と同義である
と定義する。媒介変数Ｔは、後述するように表２によっ
て定義される。媒介変数Ｔの値は、”０”または”１”
である。

【００８３】なお、表１において、空欄は制御信号の値
が”０”であることを示す。

【００８４】制御信号Ｓ₀、Ｓ₄、Ｓ₈、・・・、Ｓ
₂₅₆は、アナログスイッチ（アナログゲート）ＡＳＷ₀、
ＡＳＷ₄、ＡＳＷ₈、・・・、ＡＳＷ₂₅₆にそれぞれ供給
される。これらのアナログスイッチのそれぞれは、制御
信号の値が”０”（非能動）の場合にオフ状態となり、
制御信号の値が”１”（能動）の場合にオン状態となる
ように構成されている。

【００８５】アナログスイッチＡＳＷ₀、ＡＳＷ₄、ＡＳ
Ｗ₈、・・・、ＡＳＷ₂₅₆には、分圧回路１０から電圧Ｖ
₀、Ｖ₄、Ｖ₈、・・・、Ｖ₂₅₆がそれぞれ供給される。こ
れらのアナログスイッチのそれぞれは、オン状態の場合
に入力される電圧をそのまま出力するように構成されて
いる。

【００８６】アナログスイッチから出力される電圧は、
インピーダンス変換器４２を介して、出力電圧Ｏｕｔと
してデータライン（図示せず）に供給される。インピー
ダンス変換器４２の機能および動作は、上述したインピ
ーダンス変換器１１の機能および動作と同様である。従
って、ここではその説明を省略する。

【００８７】なお、駆動すべき負荷が小さい場合には、
インピーダンス変換器４２は、省略されてもよい。

【００８８】表２は、論理回路４１に入力されるデジタ
ルデータの下位２ビットＤ₁〜Ｄ₀の値と媒介変数Ｔとの
関係を規定する論理表である。

【００８９】

【表２】

【００９０】すなわち、媒介変数Ｔは、（数２）に示す
論理式によって定義される。

【００９１】

【数２】

【００９２】また、制御信号Ｓ₀、Ｓ₄、Ｓ₈、・・・、
Ｓ₂₅₆と媒介変数Ｔとの関係を論理式で記述すると、
（数３）に示すようになる。

【００９３】

【数３】

【００９４】図６は、信号Ｔ₁および信号Ｔ₂の波形と、
デジタルデータの値が１０進数の表記で０〜６の場合の
出力電圧Ｏｕｔの波形とを示す。

【００９５】信号Ｔ₁および信号Ｔ₂は、１出力期間中に
振動する振動信号である。この例では、信号Ｔ₁がハイ
レベルとなる期間は１周期の３／４であり、信号Ｔ₂が
ハイレベルとなる期間は１周期の１／２である。また、
信号Ｔ₁および信号Ｔ₂は、信号Ｔ₁がハイレベルとなる
期間と信号Ｔ₂がハイレベルとなる期間とが互いに重複
するように設計される。

【００９６】出力電圧Ｏｕｔは、分圧回路１０から出力
される電圧Ｖ_4i（ｉ＝０，１，２，・・・，６４）のう
ちの１つか、あるいは、分圧回路１０から出力される隣
接する２つの電圧の間を信号Ｔ₁および信号Ｔ₂に基づく
デューティ比で振動する振動電圧である。

【００９７】デジタルデータの値が１０進数の表記で０
〜３の場合には、出力電圧Ｏｕｔを生成するために電圧
Ｖ₀と電圧Ｖ₄のうち少なくとも一方が使用される。電圧
Ｖ₀はデジタル駆動器１に入力される９個の階調電圧の
うちの１つであるが、電圧Ｖ₄は分圧回路１０により階
調電圧Ｖ₀と階調電圧Ｖ₃₂とを分圧することによって得
られる７個の補間電圧のうちの１つである。

【００９８】デジタルデータの値が１０進数の表記で４
〜６の場合には、出力電圧Ｏｕｔを生成するために電圧
Ｖ₄と電圧Ｖ₈のうち少なくとも一方が使用される。電圧
Ｖ₄および電圧Ｖ₈はいずれも、分圧回路１０により階調
電圧Ｖ₀と階調電圧Ｖ₃₂とを分圧することによって得ら
れる７個の補間電圧のうちの１つである。

【００９９】このように、出力電圧Ｏｕｔを生成するた
めに使用される隣接する２つの電圧のうち少なくとも一
方は、分圧回路１０によって補間された補間電圧であ
る。このような補間電圧を使用することにより、出力電
圧Ｏｕｔの振幅は従来より遥かに小さくなる。その結
果、振動電圧法の欠点が解消される。

【０１００】なお、デジタル駆動器１に入力される振動
信号の波形は、図６に示されるものには限られない。例
えば、信号Ｔ₁および信号Ｔ₂の代わりに、図７に示すよ
うな信号Ｔ₀および信号Ｔ₁を使用してもよい。

【０１０１】図７は、信号Ｔ₀および信号Ｔ₁の波形と、
デジタルデータの値が１０進数の表記で０〜３の場合の
出力電圧Ｏｕｔの波形とを示す。

【０１０２】信号Ｔ₀および信号Ｔ₁は、１出力期間中に
振動する振動信号である。この例では、信号Ｔ₀がハイ
レベルとなる期間は１周期の１／４であり、信号Ｔ₁が
ハイレベルとなる期間は１周期の１／２である。また、
信号Ｔ₀および信号Ｔ₁は、信号Ｔ₀がハイレベルとなる
期間と信号Ｔ₁がハイレベルとなる期間とが互いに重複
しないように設計される。

【０１０３】信号Ｔ₁および信号Ｔ₂の代わりに、図７に
示すような信号Ｔ₀および信号Ｔ₁を使用する場合には、
媒介変数Ｔは、（数４）に示すように定義される。ここ
で、Ｄ₁およびＤ₀はデジタルデータの下位２ビットを示
す。

【０１０４】

【数４】

【０１０５】（数４）の論理式は、（数２）の論理式よ
り簡潔である。このように、信号Ｔ₀および信号Ｔ₁を使
用することにより、媒介変数Ｔの論理式を簡潔に記述す
ることができる。これにより、媒体変数Ｔの論理式を実
現する論理回路４１の構成を簡略化することができる。

【０１０６】（実施の形態２）図８は、本発明による８
ビットデジタル駆動器２の構成を示す。駆動器２は、分
圧回路５０とｎ個の駆動回路６０−１〜６０−ｎとを含
んでいる。ここで、ｎは正の整数である。駆動器２で
は、デジタルデータの下位３ビットを用いて振動電圧を
生成する。

【０１０７】分圧回路５０は、外部から与えられる９個
の階調電圧Ｖ₀、Ｖ₃₂、Ｖ₆₄、・・・、Ｖ₂₂₄、Ｖ₂₅₆を
分圧することにより、２４個の補間電圧を生成する。分
圧回路５０は、階調電圧と補間電圧とを含む合計３３個
の電圧Ｖ₀、Ｖ₈、Ｖ₁₆、・・・、Ｖ₂₄₈、Ｖ₂₅₆を出力す
る。以下、本明細書では、９個の階調電圧をＶ_32i（ｉ
＝０，１，２，・・・，８）と表記し、分圧回路５０か
ら出力される３３個の電圧をＶ_8i（ｉ＝０，１，２，・
・・，３２）と表記する。

【０１０８】駆動回路６０−１〜６０−ｎのそれぞれに
は、分圧回路５０から供給される電圧Ｖ_8i（ｉ＝０，
１，２，・・・，３２）と信号Ｔ₀と信号Ｔ₁と信号Ｔ₂
とが入力される。

【０１０９】図９（ａ）は、図８に示される分圧回路５
０の構成を示す。分圧回路５０は、階調電圧Ｖ_32i（ｉ
＝０，２，・・・，８）のうち隣接する２つの階調電圧
間にそれぞれ４つの抵抗Ｒを有している。分圧回路５０
に含まれる抵抗Ｒの数は、分圧回路１０に含まれる抵抗
Ｒの数の半分である。このように、分圧回路５０では抵
抗Ｒの数が少なくてすむので、分圧回路１０に比べて、
分圧回路５０の回路構成が簡略化され得る。

【０１１０】図９（ｂ）は、図９（ａ）に示される階調
電圧Ｖ₀と階調電圧Ｖ₃₂との間の抵抗配列を示す。他の
階調電圧間の抵抗配列も同様である。

【０１１１】なお、図１０（ａ）および（ｂ）に示すよ
うに、分圧回路５０からの各出力に対応してインピーダ
ンス変換器１１を設けてもよい。インピーダンス変換器
１１を設けることにより、分圧回路５０は、大きな負荷
を駆動することができる。

【０１１２】図１１は、図８に示される駆動回路６０−
１の構成を示す。駆動回路６０−１は、８ビットデジタ
ル駆動器における１出力に対応する回路である。駆動回
路６０−１の構成は、出力回路７３を除いて、駆動回路
２０−１の構成と同様である。従って、同一の構成要素
には同一の参照番号を付し、その説明を省略する。ま
た、図８に示される駆動回路６０−２〜６０−ｎの構成
は、上述した駆動回路６０−１の構成と同様である。従
って、ここではその説明を省略する。

【０１１３】図１２は、図１１に示される出力回路７３
の構成を示す。出力回路７３は、論理回路８１と、３３
個のアナログスイッチ（アナログゲート）ＡＳＷ₀、Ａ
ＳＷ₄、ＡＳＷ₈、・・・、ＡＳＷ₂₅₆と、インピーダン
ス変換器４２とを含んでいる。出力回路７３に含まれる
アナログスイッチの数は、出力回路３３に含まれるアナ
ログスイッチの数の約半分である。このように、出力回
路７３ではアナログスイッチの数が少なくてすむので、
出力回路３３に比べて、出力回路７３の回路構成が簡略
化され得る。

【０１１４】論理回路８１は、表３および（数５）によ
って規定される論理に従って動作する。

【０１１５】表３は、論理回路８１に入力されるデジタ
ルデータの上位５ビットＤ₇〜Ｄ₃の値と論理回路８１か
ら出力される制御信号Ｓ₀、Ｓ₈、Ｓ₁₆、・・・、Ｓ₂₅₆
の値との間の関係を規定する論理表である。

【０１１６】

【表３】

【０１１７】表３において、記号「Ｔ」は制御信号の値
が媒介変数Ｔの値に等しいことを示し、記号「Ｔバー」
は制御信号の値が媒介変数Ｔの値を反転させた値に等し
いことを示す。なお、表１において、空欄は制御信号の
値が”０”であることを示す。

【０１１８】媒介変数Ｔは、デジタルデータの下位３ビ
ットの値と信号Ｔ₀〜Ｔ₂に関連して、（数５）に示され
るように定義される。

【０１１９】

【数５】

【０１２０】図１３は、信号Ｔ₀〜Ｔ₂の波形を示す。信
号Ｔ₀〜Ｔ₂はいずれも、１出力期間中に振動する振動信
号である。この例では、信号Ｔ₀がハイレベルとなる期
間は１周期の１／８であり、信号Ｔ₁がハイレベルとな
る期間は１周期の１／４であり、信号Ｔ₂がハイレベル
となる期間は１周期の１／２である。また、信号Ｔ₀〜
Ｔ₂は、信号Ｔ₀がハイレベルとなる期間と信号Ｔ₁がハ
イレベルとなる期間と信号Ｔ₂がハイレベルとなる期間
とが互いに重複しないように設計される。

【０１２１】表１に示される論理表と表３に示される論
理表とを比較すると、表１に示される論理表に比べて表
３に示される論理表が大幅に簡略化されていることが理
解される。より詳しく言うと、表１に示される論理表
は、６４×６４個の升目から構成されているのに対し
て、表３に示される論理表は、３２×３２個の升目から
構成されている。従って、表３に示される論理表の升目
の数は、表１に示される論理表の升目の数の１／４とな
っている。

【０１２２】また、（数４）に示される媒体変数Ｔの論
理式と（数５）に示される媒体変数Ｔの論理式とを比較
すると、（数５）に示される媒体変数Ｔの論理式におい
て、第３項が追加されているにすぎないことが理解され
る。振動電圧法にとって７つの補間電圧を生成すること
は容易なことである。

【０１２３】このように、デジタル駆動器２によれば、
デジタル駆動器１に比べて、論理回路を大幅に簡略化す
ることができる。また、デジタル駆動器２の構成は、
「抵抗分割法」の長所と「振動電圧法」の長所とをより
活かした構成であるということができる。なお、デジタ
ル駆動器２では、分圧回路５０から各駆動回路６０−１
〜６０−ｎへの電圧供給線の数がデジタル駆動器１に比
べて約半分となっている。このことも、駆動器のチップ
面積を削減する効果をもたらす。

【０１２４】（実施の形態３）図１４は、本発明による
８ビットデジタル駆動器３の構成を示す。デジタル駆動
器３は、駆動回路９０−１〜９０−ｎとを含んでいる。
ここで、ｎは正の整数である。

【０１２５】駆動回路９０−１〜９０−ｎのそれぞれに
は、９個の階調電圧Ｖ_32i（ｉ＝０，１，２，・・・，
８）と信号Ｔ₀と信号Ｔ₁と信号Ｔ₂とが入力される。駆
動回路９０−１〜９０−ｎのそれぞれには、分圧回路か
ら出力される電圧は入力されない。

【０１２６】図１５は、図１４に示される駆動回路９０
−１の構成を示す。駆動回路９０−１は、８ビットデジ
タル駆動器における１出力に対応する回路である。駆動
回路９０−１の構成は、出力回路１０３を除いて、駆動
回路２０−１の構成と同様である。従って、同一の構成
要素には同一の参照番号を付し、その説明を省略する。
また、図１５に示される駆動回路９０−２〜９０−ｎの
構成は、上述した駆動回路９０−１の構成と同様であ
る。従って、ここではその説明を省略する。

【０１２７】図１６は、図１５に示される出力回路１０
３の構成を示す。出力回路１０３は、論理回路１１１
と、分圧回路１１２と、論理回路１１３と、インピーダ
ンス変換器４２とを含んでいる。

【０１２８】論理回路１１１は、８ビットデジタルデー
タのうち上位３ビットＤ₇〜Ｄ₅を受け取り、上位３ビッ
トＤ₇〜Ｄ₅の値に基づいて、８個の制御信号Ｓ₀、
Ｓ₃₂、Ｓ₆₄、Ｓ₉₆、Ｓ₁₂₈、Ｓ₁₆₀、Ｓ₁₉₂、Ｓ₂₂₄のうち
いずれか１つを能動にし、かつ、８個の制御信号
Ｓ₃₂’、Ｓ₆₄’、Ｓ₉₆’、Ｓ₁₂₈’、Ｓ₁₆₀’、
Ｓ₁₉₂’、Ｓ₂₂₄’、Ｓ₂₅₆’のうちいずれか１つを能動
にする。

【０１２９】表４は、論理回路１１１に入力されるデジ
タルデータの上位ビットＤ₇〜Ｄ₅の値と、論理回路１１
１から出力される制御信号Ｓ₀、Ｓ₃₂、Ｓ₆₄、・・・、
Ｓ₂₂₄の値と、論理回路１１１から出力される制御信号
Ｓ₃₂’、Ｓ₆₄’、Ｓ₉₆’・・・、Ｓ₂₅₆’との値との間
の関係を規定する論理表である。

【０１３０】

【表４】

【０１３１】論理回路１１１は、表４によって規定され
る論理に従って動作する。表４において、空欄は制御信
号の値が”０”であることを示す。制御信号の値が”
０”（非能動）である場合にはアナログスイッチはオフ
状態となり、制御信号の値が”１”（能動）である場合
にはアナログスイッチはオン状態となる。

【０１３２】制御信号Ｓ₀、Ｓ₃₂、Ｓ₆₄、・・・、Ｓ₂₂₄
は、アナログスイッチ（アナログゲート）ＡＳＷ₀、Ａ
ＳＷ₃₂、ＡＳＷ₆₄、・・・、ＡＳＷ₂₂₄にそれぞれ供給
される。制御信号Ｓ₃₂’、Ｓ₆₄’、Ｓ₉₆’・・・、Ｓ
₂₅₆’は、アナログスイッチ（アナログゲート）ＡＳＷ
₃₂’、ＡＳＷ₆₄’、ＡＳＷ₉₆’、・・・、ＡＳＷ₂₅₆’
にそれぞれ供給される。これらのアナログスイッチのそ
れぞれは、制御信号の値が”０”（非能動）の場合にオ
フ状態となり、制御信号の値が”１”（能動）の場合に
オン状態となるように構成されている。

【０１３３】アナログスイッチＡＳＷ₀、ＡＳＷ₃₂、Ａ
ＳＷ₆₄、・・・、ＡＳＷ₂₂₄には、階調電圧Ｖ₀、Ｖ₃₂、
Ｖ₆₄、・・・、Ｖ₂₂₄がそれぞれ供給される。アナログ
スイッチＡＳＷ₃₂’、ＡＳＷ₆₄’、ＡＳＷ₉₆’、・・
・、ＡＳＷ₂₅₆’には、階調電圧Ｖ₃₂、Ｖ₆₄、Ｖ₉₆、・
・・、Ｖ₂₅₆がそれぞれ供給される。これらのアナログ
スイッチのそれぞれは、オン状態の場合に入力される電
圧をそのまま出力するように構成されている。

【０１３４】分圧回路１１２は、直列に接続された４個
の抵抗ｒを含んでいる。４個の抵抗ｒはそれぞれ等価な
抵抗値を有する。アナログスイッチＡＳＷ₀、ＡＳ
Ｗ₃₂、ＡＳＷ₆₄、・・・、ＡＳＷ₂₂₄から出力される電
圧は、直列に接続された４個の抵抗ｒの一端に印加され
る。アナログスイッチＡＳＷ₃₂’、ＡＳＷ₆₄’、ＡＳＷ
₉₆’、・・・、ＡＳＷ₂₅₆’から出力される電圧は、直
列に接続された４個の抵抗ｒの他端に印加される。分圧
回路１１２は、直列に接続された４個の抵抗ｒの両端に
印加された電圧を分圧することにより、接続点Ｐ₀、
Ｐ₁、Ｐ₂、Ｐ₃、Ｐ₄において、相異なる４個の電圧を発
生させる。接続点Ｐ₀における電圧は、アナログスイッ
チＡＳＷ₀、ＡＳＷ₃₂、ＡＳＷ₆₄、・・・、ＡＳＷ₂₂₄か
ら出力される電圧に等しい。接続点Ｐ₄における電圧
は、アナログスイッチＡＳＷ₃₂’、ＡＳＷ₆₄’、ＡＳＷ
₉₆’、・・・、ＡＳＷ₂₅₆’から出力される電圧に等し
い。接続点Ｐ₁、Ｐ₂、Ｐ₃における電圧は、抵抗ｒの数
に応じて分圧された電圧に等しい。

【０１３５】論理回路１１３は、８ビットのデジタルデ
ータのうち下位５ビットＤ₄〜Ｄ₀を受け取り、下位５ビ
ットＤ₄〜Ｄ₀の値に基づいて、制御信号ｕ₀、ｕ₈、
ｕ₁₆、ｕ ₂₄、ｕ₃₂をアナログスイッチ（アナログゲー
ト）ＡＳＷｕ₀、ＡＳＷｕ₈、ＡＳＷｕ₁₆、ＡＳＷｕ₂₄、
ＡＳＷｕ₃₂に出力する。これらのアナログスイッチのそ
れぞれは、入力される制御信号が能動の場合にオン状態
となるように構成されている。

【０１３６】アナログスイッチＡＳＷｕ₀〜ＡＳＷｕ₃₂
には、分圧回路１１２において得られた５個の電圧がそ
れぞれ供給される。これらのアナログスイッチのそれぞ
れは、オン状態の場合に入力される電圧をそのまま出力
するように構成されている。

【０１３７】表５は、論理回路１１３に入力されるデジ
タルデータの下位５ビットＤ₄〜Ｄ₀のうち２ビットＤ₄
〜Ｄ₃の値と論理回路１１３から出力される制御信号ｕ₀
〜ｕ₃₂の値との間の関係を規定する論理表である。

【０１３８】

【表５】

【０１３９】表５において、記号「Ｔ」は制御信号の値
が媒介変数Ｔの値に等しいことを示し、記号「Ｔバー」
は制御信号の値が媒介変数Ｔの値を反転させた値に等し
いことを示す。なお、表５において、空欄は制御信号の
値が”０”であることを示す。

【０１４０】媒介変数Ｔは、デジタルデータの下位３ビ
ットＤ₂〜Ｄ₀の値と信号Ｔ₀〜Ｔ₂に関連して、（数６）
に示されるように定義される。（数６）は（数５）と同
一である。また、信号Ｔ₀〜Ｔ₂の波形は、既出の図１３
に示すとおりである。

【０１４１】

【数６】

【０１４２】論理回路１１３は、表５および（数６）に
よって規定される論理に従って動作する。なお、論理回
路１１３は、表５および（数６）によって規定される論
理を実現するものであれば、どのような構造を有するも
のでもかまわない。例えば、論理回路１１３は、論理
積、論理和などの論理素子の組み合わせによって実現さ
れてもよく、リードオンリーメモリ（ＲＯＭ）によって
実現されてもよい。論理回路１１１についても同様であ
る。

【０１４３】以下、１０進数の表記で値２を有するデジ
タルデータＤ₇〜Ｄ₀が入力された場合における出力回路
１０３の動作を説明する。この場合、（Ｄ₇，Ｄ₆，
Ｄ₅，Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁，Ｄ₀）＝（０，０，０，
０，０，０，１，０）である。

【０１４４】論理回路１１１は、表４に示される論理表
に従い、制御信号Ｓ₀と制御信号Ｓ₃₂’とを能動にす
る。デジタルデータの上位３ビットＤ₇〜Ｄ₅の値はいず
れも”０”だからである。その結果、アナログスイッチ
ＡＳＷ₀を介して電圧Ｖ₀が分圧回路１１２の一端に印加
され、アナログスイッチＡＳＷ₃₂’を介して電圧Ｖ₃₂が
分圧回路１１２の他端に印加される。すなわち、分圧回
路１１２の両端に電圧Ｖ₀と電圧Ｖ₃₂とが印加される。
その結果、分圧回路１１２の接続点Ｐ₀、Ｐ₁、Ｐ₂、
Ｐ₃、Ｐ₄における電圧は、それぞれ、Ｖ₀、（３Ｖ₀＋Ｖ
₃₂）／４、（２Ｖ₀＋２Ｖ₃₂）／４、（Ｖ₀＋３Ｖ₃₂）／
４、Ｖ₃₂となる。

【０１４５】論理回路１１３は、表５に示される論理表
に従い、制御信号ｕ₀と制御信号ｕ₈とを選択する。デジ
タルデータの中位２ビットＤ₄〜Ｄ₃の値はいずれも”
０”だからである。制御信号ｕ₀の値と制御信号ｕ₈の値
は、媒体変数Ｔによって制御される。媒体変数Ｔは、
（数６）により信号Ｔ₁バーに等しい。デジタルデータ
の下位３ビットＤ₂〜Ｄ₀の値はそれぞれ”０”、”
１”、”０”だからである。

【０１４６】制御信号ｕ₀は、信号Ｔ₁バーに従って値”
０”と値”１”とを交互にとる。制御信号ｕ₈は、信号
Ｔ₁に従って値”０”と値”１”とを交互にとる。制御
信号ｕ₀の値が”１”となる期間と制御信号ｕ₈の値が”
１”となる期間との比は、６：２（＝３：１）である。
従って、接続点Ｐ₀における電圧Ｖ₀と接続点Ｐ₁におけ
る電圧（（３Ｖ₀＋Ｖ₃₂）／４）との間をデューティ比
３：１で振動する振動電圧が出力電圧Ｏｕｔとして出力
されることになる。

【０１４７】なお、以上の説明では、能動行列型液晶表
示装置を駆動することを前提として説明を行ったが、本
発明自体は必ずしも能動行列型液晶表示装置の駆動回路
に限定されるものではない。画素に印加する電圧をデー
タに対応して変化させることで階調表示を行う全ての表
示装置に対して本発明が有効であることは言うまでもな
い。

【０１４８】

【発明の効果】本発明によれば、「抵抗分割法」と「振
動電圧法」の両方の長所を活かした高多階調のデジタル
駆動器を実現することが可能となる。特に、８ビット以
上のデジタル駆動器に本発明を適用するとその効果が大
きい。

【０１４９】本発明の駆動回路は、分圧回路と出力回路
とを含んでいる。

【０１５０】分圧回路は、「抵抗分割法」に基づき、隣
接する２つの階調電圧の間に複数の補間電圧を生成す
る。例えば、分圧回路は、９個の階調電圧から５６個の
補間電圧を生成し、合計６４個の電圧を出力する。この
程度の補間は、「抵抗分割法」の得意とするところであ
る。

【０１５１】出力回路は、「振動電圧法」に基づいて分
圧回路から出力された電圧間を振動する振動電圧を生成
することにより、分圧回路から出力された電圧間にさら
に複数の補間電圧を生成する。本発明の駆動回路によれ
ば、振動電圧を生成するのに使用される２つの電圧は、
分圧回路によって階調電圧を補間することによって得ら
れた電圧である。従って、本発明の駆動回路は、階調電
圧間を振動する振動電圧を生成していた従来に比較し
て、より小さい電位差を有する電圧間を振動する振動電
圧を生成することとなる。このような小さい電位差を有
する電圧間に補間電圧を生成することは、「振動電圧
法」の得意とするところである。

【０１５２】「振動電圧法」では、振動電圧を生成する
のに使用される２つの電圧の電位差が小さいほど有利と
なる。例えば、その電位差が１／８になれば、同一の振
動周波数に対して電圧の偏差を１／８に抑えることがで
きる。あるいは、電圧の偏差が同一でよいならば、振動
周波数を１／８に落とすことができる。

【０１５３】図２９（ａ）は、デジタルデータの値が３
１の場合に従来の８ビットデジタル駆動器において使用
される最小のデューティ比を有する振動信号の波形を示
す。図２９（ｂ）は、デジタルデータの値が３１の場合
に本発明の８ビットデジタル駆動器において使用される
最小のデューティ比を有する振動信号の波形を示す。

【０１５４】図２９（ａ）および（ｂ）において、振動
信号の波形の下に最小スイッチ幅で規定される本態周波
数を参考に示している。

【０１５５】図２９（ｂ）に示される振動信号の振幅
は、図２９（ａ）に示される振動信号の振幅の１／８で
ある。また、図２９（ｂ）に示される本態周波数も図２
９（ａ）に示される本態周波数の１／８である。このこ
とから、本発明によれば、１／８の本態周波数で１／８
の偏差に抑えることが可能な駆動器が設計できることに
なる。

【０１５６】なお、振動周波数と振幅とで定まる偏差
は、あくまで駆動器の出力偏差をもたらす原因の１つで
あり、実際の駆動器においての出力偏差はそれだけで決
まるわけではない。例えば、本発明のように増幅器を用
いる場合には、増幅器の特性のばらつきも偏差をもたら
す原因となる。ただし、増幅器の特性のばらつきに起因
する出力偏差に関しては、別途研究されるべきであり、
本発明の本質とは無関係であるので本明細書ではこれ以
上の言及を行わない。

【図面の簡単な説明】

【図１】本発明による８ビットデジタル駆動器１の構成
を示す図である。

【図２】（ａ）は図１に示される分圧回路１０の構成を
示す図、（ｂ）は分圧回路１０の構成の一部を示す図で
ある。

【図３】（ａ）は図１に示される分圧回路１０の他の構
成を示す図、（ｂ）は分圧回路１０の他の構成の一部を
示す図である。

【図４】図１に示される駆動回路２０−１の構成を示す
図である。

【図５】図４に示される出力回路３３の構成を示す図で
ある。

【図６】信号Ｔ₁および信号Ｔ₂の波形と、出力電圧Ｏｕ
ｔの波形を示す図である。

【図７】信号Ｔ₀および信号Ｔ₁の波形と、出力電圧Ｏｕ
ｔの波形を示す図である。

【図８】本発明による８ビットデジタル駆動器２の構成
を示す図である。

【図９】（ａ）は図８に示される分圧回路５０の構成を
示す図、（ｂ）は分圧回路５０の構成の一部を示す図で
ある。

【図１０】（ａ）は図８に示される分圧回路５０の他の
構成を示す図、（ｂ）は分圧回路５０の他の構成の一部
を示す図である。

【図１１】図８に示される駆動回路６０−１の構成を示
す図である。

【図１２】図１１に示される出力回路７３構成を示す図
である。

【図１３】信号Ｔ₀〜Ｔ₂の波形を示す図である。

【図１４】本発明による８ビットデジタル駆動器３の構
成を示す図である。

【図１５】図１４に示される駆動回路９０−１の構成を
示す図である。

【図１６】図１５に示される出力回路１０３の構成を示
す図である。

【図１７】従来の３ビットデジタル駆動器における駆動
回路の構成を示す図である。

【図１８】従来の出力回路１３３の構成を示す図であ
る。

【図１９】従来の４ビットデジタル駆動器における駆動
回路と分圧回路の構成を示す図である。

【図２０】（ａ）は６ビットデジタル駆動器における分
圧回路の構成を示す図、（ｂ）は分圧回路の構成の一部
を示す図である。

【図２１】６ビットデジタル駆動器における駆動回路の
構成を示す図である。

【図２２】図１９に示される出力回路の構成を示す図で
ある。

【図２３】デューティ比ｍ：ｎで電圧Ｖ_iと電圧Ｖ_jとの
間を振動する電圧の波形を示す図である。

【図２４】（ａ）は６ビットデジタル駆動器における駆
動回路の構成を示す図、（ｂ）は駆動回路に入力される
補間信号ｔ₁〜ｔ₄の波形を示す図である。

【図２５】（ａ）は「抵抗分割法」に従って８ビットデ
ジタル駆動器を実現する場合の分圧回路の構成を示す
図、（ｂ）は分圧回路の構成の一部を示す図である。

【図２６】「抵抗分割法」に従って８ビットデジタル駆
動器を実現する場合の出力回路の構成を示す図である。

【図２７】「振動電圧法」に従って８ビットデジタル駆
動器を実現する場合の１出力に対応する回路の構成を示
す図である。

【図２８】（ａ）は６ビットデジタル駆動器において最
小のパルス幅を有する信号の波形を示す図、（ｂ）は８
ビットデジタル駆動器において最小のパルス幅を有する
信号の波形を示す図である。

【図２９】（ａ）は従来の８ビットデジタル駆動器にお
いて使用される最小のデューティ比を有する振動信号の
波形を示す図、（ｂ）は本発明による８ビットデジタル
駆動器において使用される最小のデューティ比を有する
振動信号の波形を示す図である。

【符号の説明】

１デジタル駆動器２デジタル駆動器３デジタル駆動器１０分圧回路１１インピーダンス変換器２０−１〜２０−ｎ駆動回路３１標本化記憶部３２保持記憶部３３出力回路４１論理回路４２インピーダンス変換器５０分圧回路６０−１〜６０−ｎ駆動回路７３出力回路８１論理回路９０−１〜９０−ｎ駆動回路１０３出力回路１１１論理回路１１２分圧回路１１３論理回路

Claims

【特許請求の範囲】

【請求項１】第１ビット部分と第２ビット部分とを含
むデジタルデータに応じて複数の階調を表示する表示装
置の駆動回路であって、外部から与えられる複数の階調電圧を分圧することによ
り、該複数の階調電圧の間に複数の補間電圧を生成する
分圧回路と、該デジタルデータの該第１ビット部分に応じて、該複数
の階調電圧と該複数の補間電圧とのうち第１電圧と該第
１電圧とは異なる第２電圧とを選択する第１選択回路
と、該デジタルデータの該第２ビット部分に応じて、互いに
異なるデューティ比を有する複数の振動信号のうちの１
つを選択する第２選択回路と、該第１選択回路によって選択された該第１電圧と該第２
電圧との間を該第２選択回路によって選択された該振動
信号のデューティ比で振動する振動電圧を出力する出力
回路とを備えている、駆動回路。
【請求項２】前記駆動回路は、前記出力回路に接続さ
れるインピーダンス変換器をさらに備えている、請求項
１に記載の駆動回路。
【請求項３】第１ビット部分と第２ビット部分と第３
ビット部分とを含むデジタルデータに応じて複数の階調
を表示する表示装置の駆動回路であって、該デジタルデータの該第１ビット部分に応じて、外部か
ら与えられる複数の階調電圧のうち第１階調電圧と該第
１階調電圧とは異なる第２階調電圧とを選択する第１選
択回路と、該第１階調電圧と該第２階調電圧とを分圧することによ
り、該第１階調電圧と該第２階調電圧との間に複数の補
間電圧を生成する分圧回路と、該デジタルデータの該第２ビット部分に応じて、該第１
階調電圧と該第２階調電圧と該複数の補間電圧とのうち
第１電圧と該第１電圧とは異なる第２電圧とを選択する
第２選択回路と、該デジタルデータの該第３ビット部分に応じて、互いに
異なるデューティ比を有する複数の振動信号のうちの１
つを選択する第３選択回路と、該第２選択回路によって選択された該第１電圧と該第２
電圧との間を該第３選択回路によって選択された該振動
信号のデューティ比で振動する振動電圧を出力する出力
回路とを備えている、駆動回路。
【請求項４】前記駆動回路は、前記出力回路に接続さ
れるインピーダンス変換器をさらに備えている、請求項
３に記載の駆動回路。