JPH0627900A - 表示装置の振動電圧駆動法 - Google Patents

Abstract

(57)【要約】 【構成】 本発明の駆動方法は、絵素を含む表示部を有
する表示装置を駆動する方法であって、電圧信号を該表
示部に接続されたソースラインに出力するための出力要
求を予め決められた間隔で受け取るステップ、及び該駆
動回路がある出力要求を受け取ってから次の出力要求を
受け取るまでの期間として定義される１出力期間中に振
動する振動成分を有する振動電圧信号を該ソースライン
に出力するステップを包含する。 【効果】 外部の電圧源の数を大幅に削減することがで
き、製作コストが低減し、多階調用の駆動回路が製作容
易となり、低消費電力となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は平面型表示装置の駆動回
路及び駆動方法に関し、特に、デジタル画像信号が与え
られ、そのデジタル値に対応した階調表示を行う表示装
置のための駆動回路及び駆動方法に関する。

【０００２】

【従来の技術】液晶表示装置を駆動する場合、液晶の応
答速度がＣＲＴ（陰極線管）表示装置に使用される蛍光
物質と比較して非常に低いことから、特別の表示駆動回
路が用いられる。すなわち、液晶表示駆動回路では、時
々刻々送られてくる画像信号をそのまま各絵素に与える
のではなく、１水平期間内に各絵素に対応してサンプリ
ングした画像信号をその水平期間中保持し、次の水平期
間の先頭又はその途中の適当な時期に一斉に出力する。
そして、各絵素に対する画像信号電圧の出力を開始した
後、液晶の応答速度を十分に上回る時間だけその信号電
圧を保持しておくのである。

【０００３】この信号電圧の保持のため、従来の駆動回
路はコンデンサを用いていた。図１３は走査信号により
選択された１走査線上のＮ個の絵素に駆動電圧を供給す
る信号電圧出力回路（ソースドライバ）を示しており、
第ｎ番目の絵素に対する信号電圧出力回路は、図１４に
示すように、アナログスイッチＳＷ₁、サンプリングコ
ン デンサＣ_SMP、アナログスイッチＳＷ₂、ホールドコ
ンデンサＣ_H、及び出力バッ ファアンプＡにより構成さ
れている。これらの回路図及び図１５の信号タイミング
図により従来の信号電圧出力の動作を説明する。

【０００４】アナログスイッチＳＷ₁に入力されるアナ
ログの画像信号ｖ_Sは、水平同期信号Ｈ_syn毎に選択され
る１本の走査線上のＮ個の絵素の各々に対応するサンプ
リングクロック信号Ｔ_ＳＭＰ１〜Ｔ_SMPNによって順次サ
ンプリングされる。このサンプリングにより、各時点に
おける画像信号ｖ_Sの瞬時電圧Ｖ_SMP1〜Ｖ_SMPNが各サン
プリングコンデンサＣ_SMPに印加される。第ｎ番目のサ
ンプリングコンデンサＣ_SMPは第ｎ番目の絵素に対応す
る画像信号電圧の値Ｖ_SMPnにより充電され、その値を保
持する。１水平期間の間にこうして順次サンプリングさ
れ、保持された信号電圧Ｖ_SMP1〜Ｖ_SMPNは、全アナログ
スイッチＳＷ₂に一斉に与えられる出力用パルスＯＥに
より、各サンプリングコンデンサＣ_SMPからホールドコ
ンデンサＣ_Hに移動され、バッファアンプＡを介して、
各絵素に接続されているソースラインＯ₁〜Ｏ_Nに出力さ
れる。

【０００５】以上説明した駆動回路は画像信号がアナロ
グで与えられる場合のものであったが、液晶パネルの大
容量化、高精細化を進める上で次のようないくつかの問
題があることが明かとなっている。

【０００６】（Ａ１）サンプリングコンデンサＣ_SMPに
充電された電荷をホールドコンデンサＣ_Hに移すとき、
ホールドコンデンサＣ_Hに現われる電圧Ｖ_Hとサンプリン
グされた電圧Ｖ_SMPとの間には次の式が成立する。

【０００７】

【数１】

【０００８】従って、ホールドコンデンサＣ_Hにより保
持される電圧Ｖ_Hがサンプリングされた電圧Ｖ_SMPとほぼ
同じ値となるためには、Ｃ_SMP＞＞Ｃ_Hという条件を満た
す必要がある。すなわち、サンプリングコンデンサＣ
_SMPはある程度以上の大きな値のものを使用する必要が
ある。しかし、サンプリングコンデンサＣ_SMPの値があ
まりに大きいと、これを充電するための時間、すなわち
１サンプリング時間を大きくとる必要がある。しかし、
液晶表示装置の大型化あるいは高精細化に伴って１水平
期間に対応する絵素の数が増大するため、１サンプリン
グ時間はそれに反比例して短くする必要がある。このよ
うな理由から、アナログサンプリング方式では液晶表示
装置の大型化、高精細化に限界がある。

【０００９】（Ａ２）アナログ画像信号はバスラインを
通してソースドライバに供給されるが、表示装置の大型
化、高精細化に伴って画像信号の周波数帯域が広くなる
とともにバスラインの配線容量が大きくなる。従って、
画像信号を供給する回路の側で広帯域電力増幅器が必要
となり、コスト上昇の原因となる。

【００１０】（Ａ３）Ｒ、Ｇ及びＢビデオ信号を用いた
カラー画像表示におけるように、複数のアナログ画像信
号供給用バスラインが設けられる場合には、表示パネル
の大容量化、高精細化に伴い、上述の広帯域増幅器に対
して、複数の画像信号間に位相差がなく、しかも振幅特
性及び周波数特性にばらつきの生じないきわめて高い性
能及び品質が要求される。

【００１１】（Ａ４）マトリクス型表示装置における駆
動回路では、ＣＲＴへの表示の場合とは異なり、クロッ
クに従ってアナログ画像信号をサンプリングし、マトリ
クス状に配列された絵素に表示を行う。このとき、バス
ラインにおける遅延を含む駆動回路内での信号の遅延が
避けられないことから、アナログ画像信号に対するサン
プリング位置の精度を確保することが非常に困難であ
る。特に、画像信号と表示絵素のアドレスとの間の関係
を厳密に対応させなければならないコンピュータグラフ
ィックスの場合には、駆動システム内で生じる信号遅延
及び周波数特性の劣化に起因する画像の表示位置のず
れ、画像のにじみ等が重要な問題となる。

【００１２】アナログ画像信号を使用する場合に生ずる
これらの問題の多くは、画像信号をデジタルデータとす
ることにより解決される。画像信号がデジタルデータで
与えられる場合には、図１６及び図１７に示すような駆
動回路が用いられる。なお、ここでは簡単のために、画
像信号データは２ビット（Ｄ₀，Ｄ₁）で構成されている
ものとする。即ち、画像信号データは０〜３の４つの値
を持ち、各絵素に与えられる信号電圧はＶ₀〜Ｖ₃の４レ
ベルの中のいずれかとなる。図１６は図１３に示したア
ナログソースドライバ回路に対応するデジタルソースド
ライバ回路の回路図であり、Ｎ個の絵素に駆動電圧を供
給するソースドライバの全体を示している。図１７はそ
のうち第ｎ番目の絵素に対する部分を示すものであり、
この回路は、画像信号データの各ビット（Ｄ₀，Ｄ₁）毎
に設けられた第１段目のＤフリップフロップ（サンプリ
ングフリップフロップ）Ｍ_SMP及び第２段目のフリップ
フロップ（ホールドフリップフロップ）Ｍ_H、１個のデ
コーダＤＥＣ、それに４種の外部電圧源Ｖ₀〜Ｖ₃とソー
スラインＯ_nとの間に各々設けられたアナログスイッチ
ＡＳＷ₀〜ＡＳＷ₃により構成される。尚、デジタル画像
信号データのサンプリングは、Ｄフリップフロップ以外
にも種々のものを用いることができる。

【００１３】このデジタルソースドライバは次のように
動作する。画像信号データＤ₀、Ｄ₁は第ｎ番目の絵素に
対応するサンプリングパルスＴ_SMPnの立ち上がり時点で
サンプリングフリップフロップＭ_SMPに取り込まれ、そ
こで保持される。１水平期間のサンプリングが終了した
時点で出力パルスＯＥがホールドフリップフロップＭ_H
に与えられ、サンプリングフリップフロップＭ_SMPに保
持されていた画像信号データＤ₀、Ｄ₁はホールドフリッ
プフロップＭ_Hに取り込まれると共にデコーダＤＥＣに
出力される。デコーダＤＥＣはこの２ビットの画像信号
データＤ₀、Ｄ₁をデコードし、その値（０〜３）に応じ
てアナログスイッチＡＳＷ₀〜ＡＳＷ₃のいずれか１個を
導通として、４種の外部電圧Ｖ₀〜Ｖ₃のいずれかをソー
スラインＯ_nに出力する。

【００１４】

【発明が解決しようとする課題】このデジタル画像信号
でサンプリングを行うソースドライバはアナログ画像信
号でサンプリングを行う場合に生じていた前記（Ａ１）
〜（Ａ４）の問題を解決するものであるが、なお次のよ
うな解決すべき課題がある。

【００１５】（Ｄ１）デジタル画像信号データのビット
数が増えるに従い、駆動回路を構成する記憶セル、デコ
ーダ等のサイズが急激に大きくなり、チップサイズの大
型化及びコストアップが著しくなる。

【００１６】（Ｄ２）外部から供給される電圧源（図１
６及び図１７のＶ₀〜Ｖ₃）は、アナログスイッチにより
選択された場合、そのまま液晶パネルのソースラインに
接続され、ソースラインを駆動する必要がある。従っ
て、液晶パネルという重い負荷を十分に駆動できるだけ
の性能を備える必要があり、駆動回路を構成するＬＳＩ
の内部で作成する事は困難であり、外部から供給する必
要があると共にコストアップの要因となる。特に、デー
タのビット数が増加するに従い、電圧源の数は２の累乗
で増加するため、ビット数が増えるにつれ、コストアッ
プの要因としては極めて大きなものとなる。例えば、画
像信号データが４ビット（Ｄ₀，Ｄ₁，Ｄ₂，Ｄ₃）で与え
られ１６階調の表示が行われる場合には、ソースドライ
バ は図１９に示すようになり、２⁴＝１６レベルの信号
電圧（Ｖ₀〜Ｖ₁₅）が必要となる。従って、この場合に
必要な電圧源の数は１６個となる。

【００１７】（Ｄ３）電圧源の数は上述したように２の
累乗で増加する。従って、駆動回路を構成するＬＳＩの
入力端子数もそれと同数だけ増加する。たとえば、デー
タが５ビットから６ビットになった場合、この電圧源の
数、即ち入力端子数は、２⁵＝３２個から２⁶＝６４個へ
と、一気に３２本も増加してしまう。従って、現実的に
はＬＳＩの作成が困難になる。又、たとえ、ＬＳＩの作
成は可能としても、実装上又は生産上の問題が発生し、
実際の量産化は不可能という事態に立ち至る。

【００１８】画像信号データのビット数を増やす場合に
は、アナログスイッチの数は２の累乗で増加する。ま
た、電圧源とソースラインとの間にアナログスイッチの
ＯＮ抵抗が挿入される形になるため、アナログスイッチ
のＯＮ抵抗は出来るだけ小さくすることが望ましい。こ
のため、アナログスイッチのチップ上でのサイズは余り
小さくすることは出来ず、チップの小型化の妨げとな
る。

【００１９】また、電圧源の消費電力はかなり大きなも
のであるので、駆動回路全体の消費電力が大きなものと
なっている。

【００２０】本発明はかかる観点から行われたものであ
り、その目的とするところは、上記各問題点を解消し得
る表示装置、表示装置のための駆動方法及び駆動回路を
提供することにある。

【００２１】

【課題を解決するための手段】本発明の駆動方法は、電
圧信号を信号線に出力するための出力要求を予め決めら
れた間隔で受け取るステップ、及び該駆動回路がある出
力要求を受け取ってから次の出力要求を受け取るまでの
期間として定義される１出力期間中に振動する振動成分
を有する振動電圧信号を該信号線に出力するステップを
包含しており、そのことにより上記目的が達成される。

【００２２】本発明の駆動回路は、電圧信号を信号線に
出力するための出力要求を予め決められた間隔で受け取
る手段、及びある出力要求を受け取ってから次の出力要
求を受け取るまでの期間として定義される１出力期間中
に振動する振動成分を有する振動電圧信号を該信号線に
出力する振動電圧信号出力手段を備えており、そのこと
により上記目的が達成される。

【００２３】本発明の表示装置は、絵素及び該絵素に接
続されたスイッチング素子を有する表示部、該表示部を
駆動するための駆動回路、並びに該駆動回路と該スイッ
チング素子とを接続する信号線を備えた表示装置であっ
て、該駆動回路は、電圧信号を該信号線に出力するため
の出力要求を予め決められた間隔で受け取る手段、及び
ある出力要求を受け取ってから次の出力要求を受け取る
までの期間として定義される１出力期間中に振動する振
動成分を有する振動電圧信号を該信号線に出力する振動
電圧信号出力手段を有し、該表示装置は、該振動電圧信
号の振動成分の振幅を減じる低域通過フィルタ手段をさ
らに備え、該低域通過フィルタ手段によって該振動電圧
信号の振動成分の振幅を減じられた電圧信号が該絵素に
印加される。このことにより、上記目的が達成される。

【００２４】上記の各構成において、次のようにするこ
ともできる。

【００２５】前記クロック信号又は前記振動電圧信号の
周波数は所定値以上とするのが好ましい。

【００２６】前記所定値は、前記低域通過フィルタ手段
の遮断周波数以上とするのが好ましい。前記低域通過フ
ィルタ手段は、前記信号線、前記絵素、及び前記スイッ
チング素子により実質的に形成されているのが好適であ
る。

【００２７】前記信号線には、前記低域通過フィルタ手
段を形成する素子を接続するようにしてもよい。

【００２８】

【作用】図６に示すような周期２πで波形が変化する電
圧ｖ（ｔ）を考える。尚、図６に示した波形は単なる例
であり、本発明では周期関数である限り任意の電圧波形
を扱うことができる。ところで、周期２πを持つ関数ｆ
（ｘ）は、積分可能な条件下では、下記のフーリエ級数
で表すことができる。

【００２９】

【数２】

【００３０】現実の電圧波形が積分可能であることは明
らかであるから、上記周期電圧ｖ（ｔ）は、下記数３で
表すことができる。

【００３１】

【数３】

【００３２】数３に於いて、ａ₀／２は定数である。従
って、数３は、周期２πを持つ振動電圧ｖ（ｔ）が、直
流成分ａ₀／２に、周期２πの基本周波成分、第２高調
波成分、第３高調波成分等が無限に加わった電圧である
ことを示している。それ故、上記電圧ｖ（ｔ）を遮断周
波数の周期が２πより充分に長い低域通過フィルタに通
せば、数３の第２項が取り除かれ、フィルタの出力とし
て直流成分ａ₀／２が得られる。

【００３３】ところで、ｖ（ｔ）の直流成分ａ₀／２は

【００３４】

【数４】

【００３５】で表される。数４は、周期２πの周期関数
を−πから＋π、即ち１周期期間に亙って積分し、更に
その周期で割ったものであり、電圧ｖ（ｔ）の直流成分
は、電圧ｖ（ｔ）の平均値であることを示している。従
って、上述のような特性のフィルタからはその出力とし
て、周期振動電圧ｖ（ｔ）の平均値が得られることが分
かる。

【００３６】図７に、本発明に於いて駆動対象となる信
号線の等価回路を示す。図中のＲ_Sは信号線の抵抗、Ｃ_S
は信号線の持つ容量を示す。又、Ｖ_COM は、対向電極の
電圧を示す。尚、実際の絵素Ｃ_LCは図の破線で示した様
に、信号線容量Ｃ_Sに並列に接続された容量Ｃ_LCとして
表されるが、Ｃ_S＞＞Ｃ_LCであるので、絵素Ｃ_LCは、信
号線の等価回路としては無視しても良い。即ち絵素Ｃ_LC
に与えられる電圧は、図７に示す抵抗Ｒ_Sと容量Ｃ_Sとの
接続点Ａの電圧と同値になると考えて良い。

【００３７】ここで、図７の等価回路を別の観点から考
察すると、これは抵抗Ｒ_Sと容量Ｃ_Sとによって構成され
る１次の低域通過フィルタそのものであることが判る。
従って、この低域通過フィルタの入力側に上述の周期振
動電圧ｖ（ｔ）を加えた場合、ｖ（ｔ）の周期２πが、
抵抗Ｒ_S及び容量Ｃ_Sによって定まるこの低域通過フィル
タの遮断周波数の周期より充分に短ければ点Ａ、即ち絵
素にかかる電圧は周期振動電圧ｖ（ｔ）の平均電圧に充
分に近似する。

【００３８】図７の回路に於ける伝達関数Ｔ（ｊω）は

【００３９】

【数５】

【００４０】と表される。

【００４１】ここで（１／Ｃ_SＲ_S）＝ω₀とすると、

【００４２】

【数６】

【００４３】ω₀で割って正規化すると、

【００４４】

【数７】

【００４５】ここで、ω／ω₀は正規化周波数である。

【００４６】この伝達関数の振幅特性｜Ｔ｜は

【００４７】

【数８】

【００４８】となる。これより、図１８が得られる。図
１８より、例えばω／ω₀＝１００のとき、図７の点Ａ
に現れる振幅は１／１００となることが判る。

【００４９】表示装置に於いてω／ω₀の値は一概には
定まらず、隣接レベル間の電圧差ΔＶ（＝｜Ｖ_n−Ｖ_n+1
｜）と、要求されている表示品位に依存して決定され
る。例えば、ΔＶ＝５Ｖであり、要求されている表示品
位では０．０５Ｖまでの誤差が認められるとすれば、上
述のω／ω₀＝１００以上の値が必要となる。

【００５０】尚、この場合、Ｃ_SＲ_S＝１０×１０^-6であ
れば振動電圧の周波数は１．６ＭＨｚ以上あれば良いこ
とが判る（下記数９参照）。

【００５１】

【数９】

【００５２】本発明は、液晶表示装置等の平面表示装置
の構成上不可避的に付随している、信号線に起因する無
用の容量及び抵抗を逆に積極的に利用するものである。
表示装置の特性を本発明による駆動に適合させて、表示
装置自体の設計を考慮したり、特別のフィルタ回路要素
又は素子を信号線に追加する等によって、最適な遮断周
波数を持たせるようにしたり、２次の低域通過フィルタ
特性を持たせるようにすることも可能である。

【００５３】なお、駆動回路から信号線に出力された振
動電圧は、低域通過フィルターにより図４７に示すよう
に変化する。即ち、（ａ）に示す振動電圧は、（ｂ）に
示す状態から、（ｃ）に示すようになって平均化された
電圧信号となる。また、ゲート信号と振動電圧との間の
関係は、図４８の（ｂ）に示すようにゲート信号がオン
のとき、図４８の（ａ）に示すような振動電圧が生じ
る。

【００５４】

【実施例】以下に本発明の実施例について説明する。以
下では、マトリクス型の液晶表示装置を表示装置の例に
とって説明を行うが、本発明は他の種類の表示装置にも
適用可能である。

【００５５】第１の実施例 図１に本発明に係わる表示装置の構成図を示す。図１に
おいて、表示部１００は、Ｍ行Ｎ列に配列されたＭｘＮ
個の絵素Ｐ(j,i)（j=1,2,・・・,M;i=1,2,・・・,N）及び該絵
素に接続されたスイッチング素子Ｔ(j,i)（j=1,2,・・・,
M;i=1,2,・・・,N）を有する。ソースドライバ１０１及び
ゲートドライバ１０２は、表示部１００を駆動するため
の駆動回路である。Ｎ本の信号線Ｏi（i=1,2,・・・,N）
は、それぞれ、該ソースドライバ１０１の出力端子Ｓ
(i)（i=1,2,・・・,N）と該スイッチング素子Ｔ(j,i)を接
続する。Ｍ本の走査線Ｌj（j=1,2,・・・,M）は、それぞ
れ、該ゲートドライバ１０２の出力端子Ｇ(j)（j=1,2,・
・・,M）と該スイッチング素子Ｔ(j,i)を接続する。スイ
ッチング素子Ｔ(j,i)としては、薄膜トランジスタ（Ｔ
ＦＴ；thin film transistor）を使用することができ
る。また、他のスイッチング素子を使用してもよい。以
下では、スイッチング素子は薄膜トランジスタであると
して説明するので、上記の信号線ＯiをソースラインＯi
と呼び、上記の走査線ＬjをゲートラインＬjと呼ぶ。

【００５６】該ゲートドライバ１０２の出力端子Ｇ(j)
からゲートラインＬjに、順次、ある特定の期間におい
て、その電圧レベルがハイレベルである電圧が出力され
る。以下、該特定の期間を１水平期間jＨ（j=1,2,・・・,
M）という。また、j=1,2,・・・,Mについて１水平期間jＨ
の長さをすべて加算した期間を１垂直期間という。

【００５７】該出力端子Ｇ(j)からゲートラインＬjに出
力される電圧の電圧レベルがハイレベルであるとき、該
スイッチング素子Ｔ(j,i)はオン状態となる。該スイッ
チング素子Ｔ(j,i)がオン状態のとき、該絵素Ｐ(j,i)は
該ソースドライバ１０１の出力端子Ｓ(i)からソースラ
インＯiに出力される電圧に応じて充電される。該充電
された電圧の電圧レベルは、該１垂直期間中、一定の電
圧レベルに保たれ、該電圧レベルの電圧が該絵素に印加
される。

【００５８】図２は、水平同期信号Ｈsymによって規定
されるj番目の１水平期間jＨにおける、デジタル映像デ
ータＤＡと、サンプリングパルスＴsmpiと、及び出力パ
ルス信号ＯＥとの関係を示す。図２に示すように、サン
プリングパルスＴsmp1、Ｔsmp2、・・・Ｔsmpi、・・・
ＴsmpNが該ソースドライバ１０１に与えられることによ
り、デジタル映像データＤＡ₁、ＤＡ₂、・・・ＤＡ_i、
・・・ＤＡ_Nがそれぞれ該ソースドライバ１０１に取り
込まれる。該ソースドライバ１０１は、出力パルス信号
ＯＥによって規定されるj番目のパルス信号ＯＥj（j=1,
2,・・・,M）が与えられると、それを契機として出力端子
Ｓ(i)から電圧を出力する。

【００５９】図３は、垂直同期信号Ｖsymによって規定
される１垂直期間における、水平同期信号Ｈsymと、デ
ジタル映像データＤＡと、出力パルス信号ＯＥと、該ソ
ースドライバの出力のタイミングと、及び該ゲートドラ
イバの出力のタイミングとの関係を示す。図３におい
て、SOURCE(j)は、１水平期間jＨにおいて与えられたデ
ジタル映像データに応じて、図２に示したタイミングで
出力された電圧の電圧レベルを示す。ここで、該SOURCE
(j)は、該ソースドライバ１０１のＮ本の出力端子から
出力される電圧の電圧レベルをまとめて表すために斜線
で表されている。該SOURCE(j)が該ソースラインＯiに出
力される間、該ゲートドライバのj番目の出力端子Ｇ(j)
から出力される電圧の電圧レベルがハイレベルとなり、
j番目のゲートラインＬjに接続されたＮ個のスイッチン
グ素子Ｔ(j,i)（i=1,2,・・・,N）がすべてオン状態にな
る。これにより、該絵素Ｐ(j,i)は該ソースラインＯiに
出力される電圧に応じて充電される。各j=1,2,・・・,Mに
対してＭ回上記に述べたことが繰り返されることによ
り、１垂直期間における映像（ノンインターレースの場
合は、この映像が１画面になる）が表示される。

【００６０】以降、出力パルス信号ＯＥにおいてj番目
のパルス信号ＯＥjが与えられてから次のパルス信号Ｏ
Ｅj+1が与えられるまでの期間を１出力期間と定義す
る。１出力期間は、図３においてSOURCE(j)（j=1,2,・・
・,M）で表された各期間に一致する。

【００６１】図４は、図２及び図３で示した各信号のタ
イミングに加えて、該タイミングに応じて絵素Ｐ(j,i)
（j=1,2,・・・,M）に印加された電圧の電圧レベルを示
す。

【００６２】図５は、本発明の駆動方法によって、１出
力期間において該ソースラインＯiに出力される電圧信
号の波形の例を示す。従来、該ソースラインＯiに出力
される電圧信号の電圧レベルは１出力期間中一定であっ
た（図４６）。これに対し、本発明では、該ソースライ
ンＯiに出力される電圧信号が１出力期間中に振動する
振動成分を有する。

【００６３】図８は２ビットのデータの値に対応した４
レベルの電圧を与える場合の駆動回路中のソースドライ
バの１出力分の回路図である。

【００６４】図８に於いて、サンプリングフリップフロ
ップＭ_SMP、ホールドフリップフロップＭ_H、及びデコー
ダＤＥＣの動作、並びに画像信号Ｔ_SMPn、出力用パルス
ＯＥ、デコーダＤＥＣの出力Ｙ₀〜Ｙ₃は、図１７の従来
の回路に於けるものと同様である。

【００６５】デコーダＤＥＣの出力側には、インバータ
８０１、ＡＮＤ回路８０２及び８０３、並びに４入力Ｏ
Ｒ回路８０４が設けられている。デコーダＤＥＣの出力
Ｙ_０はインバータ８０１を 介してＯＲ回路８０４の入
力に接続されている。デコーダＤＥＣの出力Ｙ₂及びＹ₃
はＡＮＤ回路８０２及び８０３の一方の入力にそれぞれ
接続されている。ＡＮＤ回路８０２及び８０３の出力は
ＯＲ回路８０４の入力に接続されている。デコーダＤＥ
Ｃの出力Ｙ₄は直接ＯＲ回路８０４の入力に接続されて
いる。ＯＲ回路８０４はその入力の何れかが「１」であ
れば電圧値Ｖ_Dの出力を送出し、入力の全てが「０」で
あればその出力はグランドレベルＶ_GNDとなるようにさ
れている。また、ＯＲ回路８０４の出力は第ｎ番目のソ
ースラインＯ_nに接続されており、ＯＲ回路８０４はソ
ースラインＯ_nの負荷を充分に駆動できるようにされて
いる。ＡＮＤ回路８０２及び８０３の他方の入力には、
後述の信号ＴＭ₁及びＴＭ₂がそれぞれ与えられている。

【００６６】信号ＴＭ₁及びＴＭ₂の波形を図９に示す。
また、図１０に信号ＴＭ₁の部分を拡大して示す。信号
ＴＭ₁及びＴＭ₂は、それぞれ「１」の期間と、「０」の
期間とが交互に現れる矩形波パルス信号である。信号Ｔ
Ｍ₁では、パルスの「１」の期間と「０」の期間との
比、即ち、デューティー比ｎ：ｍが１：２とされてい
る。また、信号ＴＭ₂では、デューティー比ｎ：ｍを
２：１とされている。

【００６７】このようなソースドライバに対して画像信
号データ（Ｄ₁，Ｄ₀）＝（０，０）が入力されると、デ
コーダＤＥＣの出力Ｙ₀が「１」となり、他の出力Ｙ₁、
Ｙ₂及びＹ₃は「０」となる。従って、ＯＲ回路８０４の
入力はすべて「０」となるので、その出力は図１１の
（ａ）に示すようにＶ_GNDとなる。

【００６８】画像信号データ（Ｄ₁，Ｄ₀）＝（０，１）
が入力されると、デコーダＤＥＣの出力Ｙ₁が「１」と
なり、他の出力Ｙ₀、Ｙ₂及びＹ₃は「０」となる。従っ
て、ＯＲ回路８０４の入力の一つが信号ＴＭ₁と同じ周
期で「１」となる。このため、ＯＲ回路８０４の出力
は、信号ＴＭ₁のデューティー比（ｎ：ｍ＝１：２）と
同じデューティー比でＶ_DとＶ_GNDとの間を振動するパル
ス波形となる（図１１の（ｂ））。

【００６９】また、画像信号データ（Ｄ₁，Ｄ₀）＝
（１，０）が入力されると、デコーダＤＥＣの出力Ｙ₂
が「１」となり、他の出力Ｙ₀、Ｙ₁及びＹ₃は「０」と
なる。従って、ＯＲ回路８０４の入力の一つが信号ＴＭ
₂と同じ周期で「１」となる。このため、ＯＲ回路８０
４の出力は、信号ＴＭ₂のデューティー比（ｎ：ｍ＝
２：１）と同じ デューティー比でＶ_DとＶ_GNDとの間を
振動するパルス波形となる（図１１の（ｃ））。

【００７０】画像信号データ（Ｄ₁，Ｄ₀）＝（１，１）
が入力されると、デコーダＤＥＣの出力Ｙ₃が「１」と
なり、他の出力Ｙ₀、Ｙ₁及びＹ₂は「０」となる。従っ
て、ＯＲ回路８０４の出力は図１１の（ｄ）に示すよう
にＶ_Dとなる。

【００７１】画像信号データ（Ｄ₁，Ｄ₀）が（０，１）
又は（１，０）の場合の、ＯＲ回路８０４の出力の電圧
平均値、即ちソースラインＯ_nに印加される電圧の平均
値は

【００７２】

【数１０】

【００７３】で表される。

【００７４】グランドレベルＶ_GNDを０Ｖとすると、数
１０は

【００７５】

【数１１】

【００７６】となる。

【００７７】上述のように、信号ＴＭ₁のデューティー
比ｎ：ｍは１：２に、信号ＴＭ₂のデューティー比ｎ：
ｍは２：１に設定されているので、画像信号データ（Ｄ
₁，Ｄ₀）が（０，１）のときのＯＲ回路８０４の出力の
平均電圧は（１／３）Ｖ_Dに、画像信号データ（Ｄ₁，Ｄ
₀）が（１，０）のときの平均電圧は（２／３）Ｖ_Dにな
る。

【００７８】以上より、信号ＴＭ₁及びＴＭ₂の周波数が
ソースライン自身の持つ低域通過フィルタの遮断周波数
より十分に高く、且つＯＲ回路８０４の駆動能力がソー
スラインを駆動するのに充分であれば、ソースラインの
Ａ点、即ち絵素に与えられる電圧は、（Ｄ₁，Ｄ₀）＝
（０，０）のときは０、（Ｄ１，Ｄ０）＝（０，１）の
ときは（１／３）Ｖ_D、（Ｄ₁，Ｄ₀）＝（１，０）のと
きは（２／３）Ｖ_D、（Ｄ₁ ，Ｄ₀）＝（１，１）のとき
はＶ_Dとなる。従って、絵素には、デジタルデータに対
応した電圧レベルが与えられることになる。

【００７９】第２の実施例 図１２に第２の実施例を示す。この実施例では、デコー
ダＤＥＣの出力Ｙ₀〜Ｙ₃はそれぞれＡＮＤ回路１２０１
〜１２０４の一方の入力とされている。ＡＮＤ回路１２
０１〜１２０４の他方の入力には、信号ＴＭ₀〜ＴＭ₃が
それぞれ入力されている。ＡＮＤ回路１２０１〜１２０
４の出力は４入力ＯＲ回路１２０５の入力とされてい
る。ＯＲ回路１２０５の出力はソースラインＯ_nに与え
られている。 本実施例では、信号ＴＭ₀〜ＴＭ₃のデュ
ーティー比を適宜に設定することにより、電圧Ｖ_Dとグ
ランドレベルＶ_GNDとの間の任意の値の電圧を絵素に与
えることができる。即ち、信号ＴＭ₀〜ＴＭ₃のデューテ
ィー比によって定まる平均電圧値をそれぞれＶ₀〜Ｖ₃と
すると、画像信号データ（Ｄ₁，Ｄ₀）と絵素に与えられ
る電圧との間の関係は下記の表１のようになる。

【００８０】

【表１】

【００８１】このように、本実施例によれば、４種の任
意の電圧を絵素に与えることができる。

【００８２】デューティー比が異なる２個以上の信号を
画像信号データに応じて適宜に組み合わせた振動信号を
発生し、その振動信号と単一又は複数の直流電圧レベル
とを重畳する、又はその振動信号によりそれらの直流電
圧を選択的に出力するようにすることもできる。この場
合には少数種類の直流電圧レベルによってより多いレベ
ルの階調表示を実現することができる。

【００８３】本実施例と図１７の従来例とは、電圧を供
給される絵素から見た場合には双方とも同じ回路であ
る。しかし、両者を比較すれば、従来例で用いられてい
たアナログスイッチ及び外部から供給される電圧源Ｖ₀
〜Ｖ₃が本実施例では不要である。そして、本実施例で
は、それらに代えて４個のＡＮＤ回路１２０１〜１２０
４、及びＯＲ回路１２０５が設けられている。これらの
回路は何れも基本的にはロジック回路である。また、本
実施例では信号ＴＭ₀〜ＴＭ₃を発生する信号発生回路
（不図示）が必要となるが、このような回路はＬＳＩ内
部で容易に実現し得るものであり、その説明は省略す
る。

【００８４】第３の実施例 本発明の一実施例に於ける駆動回路の１出力部の構成を
図２０に示す。尚、本実施例では、簡単のため画像信号
データは３ビットとしている。また、以下の説明では
「 」内の数字は十進数を示すものとし、“ ”内の数
字は二進数を示すものとする。

【００８５】図２０に示すサンプリングメモリＭ_SMP及
びホールドメモリＭ_Hの動作は前述の図１７に示すそれ
らと同様である。即ち、画像信号データＤ₀、Ｄ₁及びＤ
₂はサンプリングパルスＴ_SMPnの立上がりでサンプリン
グメモリＭ_SMPに取り込まれ、出力パルスＯＥの立上が
りでホールドメモリＭ_Hに移される。本実施例では、ホ
ールドメモリＭ_Hの各出力は選択制御回路ＳＣＯＬの入
力ｄ₀、ｄ₁及びｄ₂にそれぞれ接続されている。選択制
御回路ＳＣＯＬにはクロックパルス状の信号ｔも入力さ
れている。選択制御回路ＳＣＯＬからは５個の出力
Ｓ₀、Ｓ₂、Ｓ₄、Ｓ₆、Ｓ₈ が出力され、それぞれ、アナ
ログスイッチＡＳＷ₀、ＡＳＷ₂、ＡＳＷ₄、ＡＳＷ₆、Ａ
ＳＷ₈の制御信号となっている。又、各アナログＳＷの
入力端子には、互いに異なったレベルの５個の電圧
Ｖ₀、Ｖ₂、Ｖ₄、Ｖ₆及びＶ₈（Ｖ₀＜Ｖ₂＜Ｖ₄＜Ｖ₆＜Ｖ₈
又はＶ₈＜Ｖ₆＜Ｖ₄＜Ｖ₂＜Ｖ₀）が外部からそれぞれ供
給されている。このような複数種類の電圧を供給する装
置は周知であるので図示及び説明を省略する。下記の表
２に、選択制御回路ＳＣＯＬの入力と出力との間の関係
を示す。尚、表２で空白の部分は０であることを示す。
又、表２中の「ｔ」は信号ｔが“１”のとき“１”、信
号ｔが“０”のとき“０”であり、「ｔバー」は信号ｔ
が“１”のとき“０”、信号ｔが“０”のとき“１”で
あることを示す。

【００８６】

【表２】

【００８７】表２を参照して選択制御回路ＳＣＯＬの動
作を説明する。

【００８８】画像信号データの値が「０」のときには、
選択制御回路ＳＣＯＬの出力Ｓ₀が選択されて、第１の
アナログスイッチＡＳＷ₀がＯＮする。従って、ソース
ラインＯｎには電圧Ｖ₀が出力される。画像信号データ
の値が「２」のときには 、選択制御回路ＳＣＯＬの出
力Ｓ₂が選択されて、第２のアナログスイッチＡＳＷ₂が
ＯＮする。従って、ソースラインＯｎには電圧Ｖ₂が出
力される。同様にして、画像信号データの値が「４」の
ときには、選択制御回路ＳＣＯＬの出力Ｓ₄が選択され
て第３のアナログスイッチＡＳＷ₄がＯＮし、ソースラ
インＯｎには電圧Ｖ₄が出力され、画像信号データの値
が「６」のときには、選択制御回路ＳＣＯＬの出力Ｓ₆
が選択されて第４のアナログスイッチＡＳＷ₆がＯＮ
し、ソースラインＯｎには電圧Ｖ₆が出力される。

【００８９】また、画像信号データの値が「１」のとき
は、選択制御回路ＳＣＯＬの出力Ｓ₀には信号ｔがその
まま出力され、出力Ｓ₂にはｔバー、即ち信号ｔの反転
信号が出力される。換言すれば、信号ｔが“１”の時に
は第１のアナログスイッチＡＳＷ₀がＯＮして、ソース
ラインＯｎには電圧Ｖ₀が出力され、信号ｔが“０”の
時にはｔバー＝“１”であるから第２のアナログスイッ
チＡＳＷ₂がＯＮになり、ソースラインＯｎには電圧Ｖ₂
が出力される。前述のように信号ｔはクロックパルス状
の信号であるので、駆動回路からソースラインＯｎに出
力される電圧は、図２１に示すように信号ｔのクロック
パルスと同一周期で電圧Ｖ₀と電圧Ｖ₂との間を振動する
振動電圧となる。尚、図２１は信号ｔのデューティが５
０％である場合（即ち、電圧Ｖ₀の期間と電圧Ｖ₂の期間
とが同じである場合）、駆動回路からソースラインＯｎ
に出力される振動電圧を示している。

【００９０】同様に、画像信号データの値が「３」のと
きは、第２のアナログスイッチＡＳＷ₂及び第３のアナ
ログスイッチＡＳＷ₄が交互にＯＮし、電圧Ｖ₂と電圧Ｖ
₄の間を振動する電圧が出力され、画像信号データの値
が「５」のときは、第３のアナログスイッチＡＳＷ₄及
び第４のアナログスイッチＡＳＷ₆が交互にＯＮし、電
圧Ｖ₄と電圧Ｖ₆の間を振動する電圧が出力され、画像信
号データの値が「７」のときは、第４のアナログスイッ
チＡＳＷ₆及び第５のアナログスイッチＡＳＷ₈が交互に
ＯＮし、電圧Ｖ₆と電圧Ｖ₈の間を振動する電圧が出力さ
れる。

【００９１】図２０の駆動回路の出力端子はＴＦＴ液晶
パネルのソースラインＯｎに接続されている。次に、図
２１に示す振動電圧がソースラインＯｎに出力された場
合を説明する。

【００９２】ＴＦＴ液晶パネルに上記駆動回路が接続さ
れた時の等価回路を図２２示す。図２２に於いて、Ｒ
_ASWはアナログスイッチのＯＮ抵抗であり、ｒ_CONCTは駆
動回路と液晶パネルのソースラインとの間の接続抵抗で
あり、ｒ及びｃは液晶パネルのソースラインに分布定数
としてそれぞれ存在する抵抗及び容量である。また、Ｖ
_COMは液晶パネルの対向電極（不図示）に印加される対
向電圧をしている。

【００９３】ここで駆動回路の出力端子部（図２２に於
いてＡで示す）から見た負荷を考える。この場合、分布
定数は集中定数ｒ_ST及びＣに置き換えて考えることがで
きる。図２２の等価回路を集中定数に置き換えた等価回
路を図２３に示す。

【００９４】通常観測される液晶パネルの走査線の時定
数はこの集中定数としての値である。ここで、Ｒ_ASW＋
ｒ_CONCT＋ｒ_STを１つの抵抗Ｒで表せば図２４に示す等
価回路が得られる。この図２４に示す等価回路を、駆動
回路の１出力部の負荷の等価回路として考える。

【００９５】図２４に於いて破線で示した絵素の容量Ｃ
_LCは容量Ｃに比べてはるかに小さい値であり、等価回路
の動作からは絵素の容量Ｃ_LCは無視し得る。従って、絵
素は、図２４の点Ｂの電位と同一の電位に充電されると
考えて良い。

【００９６】ここで、画像信号データが「１」の時に図
２４の回路に入力される電圧Ｖｉｎ（即ち、駆動回路か
らソースラインＯｎに出力される振動電圧（図２１））
を考える。図２１に示した振動電圧を座標軸と共に改め
て図２５に示す。この図２５では、時間軸τは振動電圧
の周期が２πとなる様に正規化されている。

【００９７】ところで、一般に周期２πの関数ｆ（ｘ）
は、積分可能という条件下で、下記数１２のようなフー
リエ級数で表現される。

【００９８】

【数１２】

【００９９】現実に存在する電圧波形が積分可能である
ことは明らかであり、且つ、図２５に示す電圧ｖ（τ）
は奇関数であることから、電圧ｖ（τ）は下記数１３で
表現され得る。

【０１００】

【数１３】

【０１０１】ここでａ₀／２は

【０１０２】

【数１４】

【０１０３】で表される。上記数１４は、電圧ｖ（τ）
の平均値を表しており、図２５に於いては（Ｖ₀＋Ｖ₂）
／２、即ち電圧Ｖ₀と電圧Ｖ₂の中間の電圧である。

【０１０４】以上より、電圧ｖ（τ）は、直流成分とし
ての（Ｖ₀＋Ｖ₂）／２と、周期２πの基本周波成分及び
その高調波成分とが無限に重畳された電圧であることが
判る。

【０１０５】従って、上記電圧ｖ（τ）を適当な低域通
過フィルタに通して、必要十分な水準にまで周期成分を
抑圧してやれば、フィルタ出力として直流成分（Ｖ₀＋
Ｖ₂）／２が得られることは明らかである。

【０１０６】ところで、図２４から明らかなように、電
圧ｖ（τ）の負荷は１次の低域通過フィルタとなってい
る。即ち、図２４の点Ｂの電圧は、抵抗Ｒ及び容量Ｃで
構成される低域通過フィルタの出力である。従って、抵
抗Ｒ及び容量Ｃの値で決定される１次の低域通過フィル
タとしての特性で定まるある周波数以上の周波数の信号
ｔを選択制御回路ＳＣＯＬに与えてやることで、実用上
十分に（Ｖ₀＋Ｖ₂）／２に近い電圧を絵素に与えること
が可能となる。尚、画像信号データが「３」、「５」又
は「７」であるときも同様である。

【０１０７】次に、抵抗Ｒ及び容量Ｃの値で定まる時定
数と、振動電圧の周期との関係を考える。図２４に於け
る入力と、点Ｂとの間の伝達関数Ｔ（ｊｗ）は、

【０１０８】

【数１５】

【０１０９】

【数１６】

【０１１０】

【数１７】

【０１１１】ここで、ω／ω₀は正規化周波数である。

【０１１２】この伝達関数の振幅特性｜Ｔ｜は

【０１１３】

【数１８】

【０１１４】となる。これより、振幅と、正規化周波数
の関係をｄＢで表せば、

【０１１５】

【数１９】

【０１１６】となることより、図１８の振幅特性が得ら
れる。図１８より、例えばω／ω₀＝１０ のとき、図２
４の点Ｂに現れる振幅は１／１０となることが判る。

【０１１７】本発明に於いて、ω／ω₀の値を如何に決
めるかは一概には定められない。それは隣接した元の２
電圧の電圧差ΔＶ（ΔＶ＝｜Ｖ_n−Ｖ_n+1｜）と、要求さ
れている表示品位に依存する。例えば、ΔＶ＝１Ｖであ
り、要求されている表示品位では０．１Ｖ迄の誤差が認
められるとすれば、上述のω／ω₀＝１０の値で十分で
ある。

【０１１８】尚、この場合、ＣＲ＝５×１０^-6であれば
振動電圧の周波数は３２０ｋＨｚ以上であれば良いこと
が判る。実際のパネルでは、ＣＲの値は例えば５〜１０
×１０^-6という様な値である。又、１出力期間は例えば
コンピュータの表示装置として使用する場合、３０μｓ
ｅｃ程度の値である。この場合、３２０ｋＨｚの振動電
圧を与えるとすると、１出力期間中に、１０回の振動電
圧の周期が含まれる。信号ｔの周波数の上限は理論的に
は制限は無いが、実際にはアナログスイッチＡＳＷ₀〜
ＡＳＷ₈の特性による制限を受ける。

【０１１９】信号ｔの周波数を１００ｋＨｚ〜２５ＭＨ
ｚの範囲の各種の値として、実際の液晶パネルを駆動す
る実験を行ったが、レベルが（Ｖ_n＋Ｖ_n+1）／２である
電圧を走査線に直接与える場合と比較して、Ｖ_n、Ｖ_n+1
の電圧等の条件によっては全く表示品位に差がなかっ
た。

【０１２０】以上から明かなように、本発明に於ける振
動電圧の周波数の許容範囲は、極めて広い。

【０１２１】図２４に於ける抵抗Ｒ及び容量Ｃの値は液
晶パネルに依って、バラつきがある。又、実際には、ソ
ースライン上に配列されている絵素の内、出力端子部Ａ
（図２２）に近いものと遠いものとに対しては、図２４
の等価回路に於ける抵抗Ｒ及び容量Ｃの値は互いに異な
った値としなければならない場合がある。しかし、上述
のように本発明に於いては周波数の許容範囲が極めて大
きいため、等価回路中の抵抗Ｒ及び容量Ｃの値として最
も小さい値を与えることで、液晶パネルに依るバラつき
や、走査線上の位置に依るバラつきを全て吸収すること
ができる。

【０１２２】図２０の選択制御回路ＳＣＯＬの構成を図
２６に示す。図２６の回路は、表２の論理表より下記式
を得て、これを論理回路に展開したものである。

【０１２３】

【数２０】

【０１２４】第４の実施例 他の実施例に於ける駆動回路及びその実施例で用いられ
る選択制御回路ＳＣＯＬの回路図を図２７及び図２８に
それぞれ示す。本実施例は、図２０に於ける電圧Ｖ₈を
電圧Ｖ₇に、アナログスイッチＡＳＷ₈をアナログスイッ
チＡＳＷ₇に替えたものであり、画像信号データが
「７」のときは電圧Ｖ₇がそのまま出力されるようにさ
れている。この実施例に於ける論理表を下記表３に示
す。図２０の実施例では、電圧Ｖ₈がそのまま絵素電圧
となる場合はないが、図２７の実施例では、電圧Ｖ₇が
そのまま出力として利用される。実際の駆動回路として
は、図２７の実施例の方が合理的である。

【０１２５】

【表３】

【０１２６】第５の実施例 画像信号データが４ビットである場合の実施例に於ける
１出力分の回路図を図２９に、その選択制御回路ＳＣＯ
Ｌの論理表を下記表４に示す。

【０１２７】

【表４】

【０１２８】この実施例では、下記表５に示すように、
９レベルの電圧から１６階調の表示レベルが得られる。

【０１２９】

【表５】

【０１３０】第６の実施例 図３０は、画像信号データが６ビットである場合のソー
スドライバの１出力分の回路図を示す。図３０におい
て、選択制御回路ＳＣＯＬには、t₁, t₂, t₃, t₄の４つ
の異なるデューティー比をもった信号が与えられてい
る。図３１は、これら４つの信号の波形を示したもので
ある。選択制御回路ＳＣＯＬの論理表を下記表６に示
す。

【０１３１】

【表６】

【０１３２】画像信号データの値が８の倍数以外の時
は、図３２に示すように振動電圧がソースラインＯnに
出力される。このようにして、９レベルの電圧から６４
階調の表示レベルが得られる。

【０１３３】第７の実施例 図３３は、画像信号データが８ビットである場合のソー
スドライバの１出力分の回路図を示す。図３３におい
て、選択制御回路ＳＣＯＬには、t₁〜t₁₆の１６個の異
なるデューティー比をもった信号が与えられている。図
３４は、これら１６個の信号の波形を示したものであ
る。表６と同様の論理表に従うことにより、表７に示す
ように、９レベルの電圧から２５６階調の表示レベルが
得られる。

【０１３４】

【表７】

【０１３５】第８の実施例 図３５に本発明の表示装置の駆動回路における１出力分
対応の基本的構成を示す。この回路は、ディジタルであ
る映像信号データの各ビット（Ｄ３，Ｄ２，Ｄ１，Ｄ
０）毎に設けられた第１段目のサンプリングメモリＭｓ
ｍｐと、第２段目のホールドメモリＭＨと、外部から第
１のクロック信号ｔ１が与えられる１つの選択制御回路
ＳＣＯＬと、外部の電圧源から５レベルの一定電圧Ｖ
０、Ｖ４、Ｖ８、Ｖ１２、Ｖ１６がそれぞれ与えられる
アナログスイッチＡＳＷ０、ＡＳＷ４、ＡＳＷ８、ＡＳ
Ｗ１２、ＡＳＷ１６とで構成されている。

【０１３６】上記選択制御回路ＳＣＯＬは、図３６に示
すようにインバータＥ、ＡＮＤ回路ＦおよびＯＲ回路Ｇ
を組み合わせて構成されており、上記ホールドメモリＭ
Ｈから入力される信号ｄ３，ｄ２，ｄ１，ｄ０と、外部
から入力されるクロック信号ｔ１とに基づき、後述のよ
うにして決定された電圧を出力端子Ｓ０、Ｓ４、Ｓ８、
Ｓ１２、Ｓ１６より出力する。この選択制御回路ＳＣＯ
Ｌの出力端子Ｓ０、Ｓ４、Ｓ８、Ｓ１２、Ｓ１６は、各
アナログスイッチＡＳＷ０、ＡＳＷ４、ＡＳＷ８、ＡＳ
Ｗ１２、ＡＳＷ１６の制御入力端子に接続されている。
本実施例では、上記クロック信号ｔ１は、デューテイ比
が１：１のものを使用している。

【０１３７】表８に、本実施例における選択制御回路Ｓ
ＣＯＬの論理表を示す。

【０１３８】

【表８】

【０１３９】表８における左欄は十進による表示であ
り、中央の欄は選択制御回路ＳＣＯＬに入力されるデー
タｄ０、ｄ１、ｄ２、ｄ３であり、右欄は出力端子Ｓ
０、Ｓ４、Ｓ８、Ｓ１２、Ｓ１６より出力される信号で
ある。その出力信号ｔ１は、クロック信号ｔ１が１のと
き１となり、クロック信号ｔ１が０のとき０となること
を示す。図３５のアナログスイッチＡＳＷ０、ＡＳＷ
４、ＡＳＷ８、ＡＳＷ１２、ＡＳＷ１６は、入力信号が
１のときＯＮになるものとする。

【０１４０】図３６は、選択制御回路ＳＣＯＬを表８に
基づいて実際の回路に展開した例を示す。これは、表８
に基づき以下の論理式を得、それを満足する回路構成と
なしたものである。

【０１４１】

【数２１】

【０１４２】なお、図３６の回路は、特に最小化を行っ
ていないが、実際のＬＳＩ設計においては、この選択制
御回路ＳＣＯＬは、出力数だけ必要とし、全体の数は膨
大なものとなる。そのため、選択制御回路ＳＣＯＬの回
路は、可能な限り最小化を行う必要がある。

【０１４３】また、いままでの説明では、クロック信号
ｔ１は、外部から入力されるものとして説明したが、も
ちろん同様のクロック信号が得られれば、どこで作製し
てもよい。但し、選択制御回路ＳＣＯＬの中で作製する
ことは、選択制御回路ＳＣＯＬの数が多いことより、膨
大な無駄となる。その意味では、駆動回路を構成するＬ
ＳＩのどこか一か所で作製し、各選択制御回路ＳＣＯＬ
に供給することが望ましい。また、クロック信号ｔ１を
作製する元のクロックは、駆動回路に元々供給されるサ
ンプリングクロック等を適当に分周して使用してもよい
し、また、外部から供給してもよい。外部から供給する
場合は、振動電圧の周期を任意に調整することが可能と
なるので，ＬＳＩの入力端子が１本増える短所はあるも
のの、長所も又大きい。

【０１４４】かかる構成の駆動回路においては、表８の
右欄に示す出力が得られる。即ち、１０進で表したデー
タが０（ｄ０＝ｄ１＝ｄ２＝ｄ３＝０）、４（ｄ０＝ｄ
１＝ｄ３＝０、ｄ２＝１）、８（ｄ０＝ｄ１＝ｄ２＝
１、ｄ３＝０）、１２（ｄ０＝ｄ１＝０、ｄ２＝ｄ３＝
１）のときは、それぞれ出力端子Ｓ０、Ｓ４、Ｓ８、Ｓ
１２のみが能動となり、それぞれに供給されている電圧
Ｖ０、Ｖ４、Ｖ８、Ｖ１２がそのまま出力される。

【０１４５】また、データが２（ｄ１＝１、ｄ０＝ｄ２
＝ｄ３＝０）、６（ｄ０＝ｄ３＝０、ｄ１＝ｄ２＝
１）、１０（ｄ０＝ｄ２＝０、ｄ１＝ｄ３＝１）、１４
（ｄ０＝０、ｄ１＝ｄ２＝ｄ３＝１）のときは論理表に
従って、選択制御回路ＳＣＯＬの出力端子Ｓ０とＳ４、
Ｓ４とＳ８、Ｓ８とＳ１２、Ｓ１２とＳ１６が同時に１
となる。このとき、例えば選択制御回路ＳＣＯＬの出力
端子Ｓ４、Ｓ８から駆動回路の出力端子までの間の等価
回路は、アナログスイッチＡＳＷ４とＡＳＷ８の抵抗ｒ
が等しくなっていれば、図３７に示すようになる。この
ため、Ｓ４とＳ８が同時に１の場合、無負荷の時の出力
電圧は（Ｖ４＋Ｖ８）／２となることが判る。このこと
は、Ｓ０とＳ４が同時に１になる場合、およびＳ８とＳ
１２、Ｓ１２とＳ１６が同時に１となる場合も同様であ
り、それぞれの場合の出力電圧は、（Ｖ０＋Ｖ４）／
２、（Ｖ８＋Ｖ１２）／２、（Ｖ１２＋Ｖ１６）／２と
なる。

【０１４６】また、データが１（ｄ０＝１、ｄ１＝ｄ２
＝ｄ３＝０）、５（ｄ０＝ｄ２＝１、ｄ１＝ｄ３＝
０）、９（ｄ０＝ｄ３＝１、ｄ１＝ｄ２＝０）、１３
（ｄ１＝０、ｄ０＝ｄ２＝ｄ３＝１）のときは論理表に
従って、出力端子Ｓ０とＳ４、Ｓ４とＳ８、Ｓ８とＳ１
２、Ｓ１２とＳ１６における一方が１となり、他方がク
ロック信号ｔ１に基づいて０と１に切り替わる。つま
り、両方が同時に１となる時と、一方のみが０となる時
とが存在する。なお、クロック信号ｔ１に基づいて０と
１に切り替えるタイミングとしては、１出力期間中にお
いて少なくとも１回切り替えることが必要である。

【０１４７】例えば、データが５の場合を例に挙げて説
明すると、無負荷の時の出力電圧は、出力端子Ｓ４とＳ
８が同時に１の場合に（Ｖ４＋Ｖ８）／２となり、一
方、即ちこの例では出力端子Ｓ８のみが０の場合にＶ４
となる。したがって、図３８に示すようにＶ４と（Ｖ４
＋Ｖ８）／２との間を往復する振動電圧が得られる。こ
のとき、出力端子に接続された表示装置を構成するソー
スラインが、前述のようにその抵抗Ｒと容量Ｃとからな
る１次の低域通過フィルターとして機能するため、前記
振動電圧は平均化される。これにより、図３７にソース
ラインの負荷を接続した回路構成である図３９のＢ点に
おける電圧は、｛Ｖ４＋（Ｖ４＋Ｖ８）／２｝／２＝
（３Ｖ４＋Ｖ８）／４となる。

【０１４８】このことは、データが１、９、１３の場合
も同様であり、それぞれの場合の出力電圧は、（３Ｖ０
＋Ｖ４）／４、（３Ｖ８＋Ｖ１２）／４、（３Ｖ１２＋
Ｖ１６）／４となる。

【０１４９】また、データが３（ｄ０＝ｄ１＝１、ｄ２
＝ｄ３＝０）、７（ｄ０＝ｄ１＝ｄ２＝１、ｄ３＝
０）、１１（ｄ０＝ｄ１＝ｄ３＝１、ｄ２＝０）、１５
（ｄ０＝ｄ１＝ｄ２＝ｄ３＝１）のときは論理表に従っ
て、出力端子Ｓ０とＳ４、Ｓ４とＳ８、Ｓ８とＳ１２、
Ｓ１２とＳ１６における一方が１となり、他方がクロッ
ク信号ｔ１に基づいて０と１に切り替わる。つまり、こ
の場合にも両方が同時に１となる時と、一方のみが０と
なる時とが存在する。なお、クロック信号ｔ１に基づい
て０と１に切り替えるタイミングとしては、１出力期間
中において少なくとも１回切り替えることが必要であ
る。

【０１５０】例えば、データが７の場合を例に挙げて説
明すると、無負荷の時の出力電圧は、出力端子Ｓ４とＳ
８が同時に１の場合に（Ｖ４＋Ｖ８）／２となり、一
方、即ちこの例では出力端子Ｓ４のみが０の場合にＶ８
となる。したがって、Ｖ８と（Ｖ４＋Ｖ８）／２との間
を往復する振動電圧が得られる。このとき、前述のよう
にソースラインが１次の低域通過フィルターとして機能
するため、前記振動電圧は平均化され、これにより図３
９のＢ点における電圧は、｛Ｖ８＋（Ｖ４＋Ｖ８）／
２｝／２＝（Ｖ４＋３Ｖ８）／４となる。

【０１５１】このことは、データが３、１１、１５の場
合も同様であり、それぞれの場合の出力電圧は、（Ｖ０
＋３Ｖ４）／４、（Ｖ８＋３Ｖ１２）／４、（Ｖ１２＋
３Ｖ１６）／４となる。

【０１５２】表９は、本実施例によって得られる電圧と
データとの関係を示す。

【０１５３】

【表９】

【０１５４】表９中の右欄の左側は本実施例の場合を示
し、右側は後述する図１９の場合を示している。

【０１５５】したがって、本発明による場合には、外部
から与えられる接近する２レベルの階調表示用電圧のま
まで表示装置を駆動する際の２つの階調の間に、３つの
階調を加えることができる。よって、外部電圧源の数を
大幅に減少させることが可能となる。

【０１５６】例えば、図１９に示すデータが４ビットで
ある従来の場合には外部電源として１６個を必要とする
が、これに対して本発明による場合には、２レベルの階
調表示用電圧のままで駆動されてなる２つの階調の間に
３つの階調を加えることができるので、図３５に示すよ
うに外部電源の数が５個で済む。また、５ビットの場合
に必要とする外部電源は３２個から９個に、６ビットの
場合に必要とする外部電源は６４個から１７個に減らす
ことが可能となり、外部電源の数を大幅に減少させるこ
とができる。

【０１５７】上記実施例ではクロック信号ｔ１は、デュ
ーテイ比が１：１のものを使用しているが、デューテイ
比を変えてもよい。デューテイ比を変える場合は、２つ
の階調の間に加わる３つの階調のうち、中央の階調レベ
ルを除く２つの階調レベルを、各出力期間において一定
であるものの変えることが可能となり、所望の階調に一
致させたり、近付けることが可能となる。

【０１５８】第９の実施例 図４０に本発明の表示装置の駆動回路における１出力分
対応の基本的構成を示す。この回路は、ディジタルであ
る映像信号データの各ビット（Ｄ３，Ｄ２，Ｄ１，Ｄ
０）毎に設けられた第１段目のサンプリングメモリＭｓ
ｍｐと、第２段目のホールドメモリＭＨと、外部から第
１のクロック信号ｔ１と第２のクロック信号ｔ２とが与
えられる１つの選択制御回路ＳＣＯＬと、外部の電圧源
から５レベルの一定電圧Ｖ０、Ｖ４、Ｖ８、Ｖ１２、Ｖ
１６がそれぞれ与えられるアナログスイッチＡＳＷ０、
ＡＳＷ４、ＡＳＷ８、ＡＳＷ１２、ＡＳＷ１６とで構成
されている。

【０１５９】上記選択制御回路ＳＣＯＬは、図４１に示
すようにインバータＥ、ＡＮＤ回路ＦおよびＯＲ回路Ｇ
を組み合わせて構成されており、上記ホールドメモリＭ
Ｈから入力される信号ｄ３，ｄ２，ｄ１，ｄ０と、外部
から入力される異なるデューテイ比をもつクロック信号
ｔ１、ｔ２とに基づき、後述のようにして決定された電
圧を出力端子Ｓ０、Ｓ４、Ｓ８、Ｓ１２、Ｓ１６より出
力する。この選択制御回路ＳＣＯＬの出力端子Ｓ０、Ｓ
４、Ｓ８、Ｓ１２、Ｓ１６は、各アナログスイッチＡＳ
Ｗ０、ＡＳＷ４、ＡＳＷ８、ＡＳＷ１２、ＡＳＷ１６の
制御入力端子に接続されている。本実施例では、図４２
に示すように、上記クロック信号ｔ１はデューテイ比
ｎ：ｍが３：１のものを使用し、クロック信号ｔ２はデ
ューテイ比ｎ：ｍが１：１のものを使用している。

【０１６０】表１０に、本実施例における選択制御回路
ＳＣＯＬの論理表を示す。

【０１６１】

【表１０】

【０１６２】表１０における左欄は十進による表示であ
り、中央の欄は選択制御回路ＳＣＯＬに入力されるデー
タｄ０、ｄ１、ｄ２、ｄ３であり、右欄は出力端子Ｓ
０、Ｓ４、Ｓ８、Ｓ１２、Ｓ１６より出力される信号で
ある。その出力信号ｔ１は、クロック信号ｔ１が１のと
き１となり、クロック信号ｔ１が０のとき０となること
を示しており、出力信号ｔ２も同様である。また、無記
入のところはすべて０であることを表している。図４０
のアナログスイッチＡＳＷ０、ＡＳＷ４、ＡＳＷ８、Ａ
ＳＷ１２、ＡＳＷ１６は、入力信号が１のときＯＮにな
るものとする。

【０１６３】図４１は、選択制御回路ＳＣＯＬを表１０
に基づいて実際の回路に展開した例を示す。これは、表
１０に基づき以下の論理式を得、それを満足する回路構
成となしたものである。

【０１６４】

【数２２】

【０１６５】なお、図４１の回路は、特に最小化を行っ
ていないが、実際のＬＳＩ設計においては、この選択制
御回路ＳＣＯＬは、出力数だけ必要とし、全体の数は膨
大なものとなる。そのため、選択制御回路ＳＣＯＬの回
路は、可能な限り最小化を行う必要がある。

【０１６６】また、いままでの説明では、クロック信号
ｔ１、ｔ２は、外部から入力されるものとして説明した
が、もちろん同様のクロック信号が得られれば、どこで
作製してもよい。但し、選択制御回路ＳＣＯＬの中で作
製することは、選択制御回路ＳＣＯＬの数が多いことよ
り、膨大な無駄となる。その意味では、駆動回路を構成
するＬＳＩのどこか一か所で作製し、各選択制御回路Ｓ
ＣＯＬに供給することが望ましい。また、クロック信号
ｔ１、ｔ２を作製する元のクロックは、駆動回路に元々
供給されるサンプリングクロック等を適当に分周して使
用してもよいし、また、外部から供給してもよい。外部
から供給する場合は、振動電圧の周期を任意に調整する
ことが可能となるので，ＬＳＩの入力端子が１本増える
短所はあるものの、長所も又大きい。

【０１６７】かかる構成の駆動回路においては、表１０
の右欄に示す出力が得られる。即ち、１０進で表したデ
ータが０、４、８、１２のときは、それぞれ出力端子Ｓ
０、Ｓ４、Ｓ８、Ｓ１２のみが能動となり、それぞれに
供給されている電圧Ｖ０、Ｖ４、Ｖ８、Ｖ１２がそのま
ま出力される。

【０１６８】また、データが２、６、１０、１４（４ｎ
＋２、但しｎ＝０、１、２、３）のときはクロック信号
ｔ２に基づいたものとなる。例えば、データが２のと
き、出力端子Ｓ０とＳ４は、クロック信号ｔ２に基づい
てオン・オフに制御されるが、一方の出力端子Ｓ０がオ
ンのとき、他方の出力端子Ｓ４はオフになり、一方の出
力端子Ｓ０がオフのとき、他方の出力端子Ｓ４はオンに
なる。このとき、クロック信号ｔ２は、デューテイ比
ｎ：ｍが１：１であるので、アナログスイッチＡＳＷ０
がオン、アナログスイッチＡＳＷ４がオフの状態であっ
た後に、この状態と同じ時間だけアナログスイッチＡＳ
Ｗ０がオフ、アナログスイッチＡＳＷ４がオンの状態と
なることを繰り返す。これにより、ソースラインＯｎに
は図４３（ａ）に示すように同じ時間で電圧Ｖ４ｎとＶ
４ｎ＋４（共にｎ＝０）との間を、時間比１：１で往復
する振動電圧が与えられる。よって、このソースライン
Ｏｎに接続された表示装置の絵素には、前記振動電圧が
上述したソースラインＯｎの抵抗と容量とからなる低域
通過フィルターを経て平均化された値の電圧（Ｖ０＋Ｖ
４）／２が与えられる。

【０１６９】このことは、データが６、１０、１４のと
きも同様であり、絵素に与えられる電圧としては、（Ｖ
４＋Ｖ８）／２、（Ｖ８＋Ｖ１２）／２、（Ｖ１２＋Ｖ
１６）／２となる。つまり、データが４ｎ＋２（ｎ＝
０、１、２、３）のときは、絵素に与えられる電圧とし
ては、Ｖ４ｎとＶ４ｎ＋４との和の１／２となる。

【０１７０】また、データが１、５、９、１３（４ｎ＋
１、但しｎ＝０、１、２、３）のときはクロック信号ｔ
１に基づいたものとなる。例えば、データが１のとき、
出力端子Ｓ０とＳ４は、クロック信号ｔ１に基づいてオ
ン・オフに制御されるが、一方の出力端子Ｓ０がオンの
とき、他方の出力端子Ｓ４はオフになり、一方の出力端
子Ｓ０がオフのとき、他方の出力端子Ｓ４はオンにな
る。このとき、クロック信号ｔ１は、デューテイ比ｎ：
ｍが３：１であるので、アナログスイッチＡＳＷ０がオ
ン、アナログスイッチＡＳＷ４がオフの状態であった後
に、その状態の１／３時間に相当する時間だけアナログ
スイッチＡＳＷ０がオフ、アナログスイッチＡＳＷ４が
オンの状態となることを繰り返す。これにより、ソース
ラインＯｎには図４３（ｂ）に示すように、電圧Ｖ４ｎ
とＶ４ｎ＋４（共にｎ＝０）との間を、前者が３／４、
後者が１／４の時間比で往復する振動電圧が与えられ
る。よって、ソースラインＯｎに接続された表示装置の
絵素には、前記振動電圧が同様に低域通過フィルターを
経て平均化された値の電圧（３Ｖ０＋Ｖ４）／４が与え
られる。

【０１７１】このことは、データが５、９、１３の場合
も同様であり、それぞれの場合の出力電圧は（３Ｖ４＋
Ｖ８）／４、（３Ｖ８＋Ｖ１２）／４、（３Ｖ１２＋Ｖ
１６）／４となる。つまり、データが４ｎ＋１（ｎ＝
０、１、２、３）のときは、絵素に与えられる電圧とし
ては、３Ｖ４ｎとＶ４ｎ＋４との和の１／４となる。

【０１７２】データが３、７、１１、１５（４ｎ＋３、
但しｎ＝０、１、２、３）のときはクロック信号ｔ１に
基づいたものとなる。例えば、データが３のとき、出力
端子Ｓ０とＳ４は、クロック信号ｔ１に基づいてオン・
オフに制御されるが、一方の出力端子Ｓ０がオンのと
き、他方の出力端子Ｓ４はオフになり、一方の出力端子
Ｓ０がオフのとき、他方の出力端子Ｓ４はオンになる。
このとき、クロック信号ｔ１は、デューテイ比ｎ：ｍが
３：１であるので、アナログスイッチＡＳＷ０がオン、
アナログスイッチＡＳＷ４がオフの状態であった後に、
その状態の３倍の時間に相当する時間だけアナログスイ
ッチＡＳＷ０がオフ、アナログスイッチＡＳＷ４がオン
の状態となることを繰り返す。これにより、ソースライ
ンＯｎには図４３（ｃ）に示すように、電圧Ｖ４ｎとＶ
４ｎ＋４（共にｎ＝０）との間を、前者が１／４、後者
が３／４の時間比で往復する振動電圧が与えられる。よ
って、ソースラインＯｎに接続された表示装置の絵素に
は、前記振動電圧が同様に低域通過フィルターを経て平
均化された値の電圧（Ｖ０＋３Ｖ４）／４が与えられ
る。

【０１７３】このことは、データが７、１１、１５の場
合も同様であり、それぞれの場合の出力電圧は（Ｖ４＋
３Ｖ８）／４、（Ｖ８＋３Ｖ１２）／４、（Ｖ１２＋３
Ｖ１６）／４となる。即ち、データが４ｎ＋３（ｎ＝
０、１、２、３）のときは、絵素に与えられる電圧とし
ては、Ｖ４ｎと３Ｖ４ｎ＋４との和の１／４となる。

【０１７４】表１１は、本実施例によって得られる電圧
とデータとの関係を示す。

【０１７５】

【表１１】

【０１７６】表１１中の右欄の左側は本実施例の場合を
示し、右側は後述する図１９の場合を示している。

【０１７７】したがって、本発明による場合には、外部
から与えられる接近する２レベルの階調表示用電圧のま
まで表示装置を駆動する際の２つの階調の間に、３つの
階調を加えることができる。よって、外部電圧源の数を
大幅に減少させることが可能となる。

【０１７８】例えば、図１９に示すデータが４ビットで
ある従来の場合には外部電源として１６個を必要とする
が、これに対して本発明による場合には、２レベルの階
調表示用電圧のままで駆動されてなる２つの階調の間に
３つの階調を加えることができるので、図４０に示すよ
うに外部電源の数が５個で済む。

【０１７９】第１０の実施例 図６１に、ＴＦＴ方式の液晶パネルにおいて視覚上正確
な８階調を実現するためのＶ０〜Ｖ７の電圧例を示す。
Ｖ１〜Ｖ６の間は線形な特性となっている。従って、第
４の実施例における駆動回路においても、Ｖ３とＶ５は
正確な階調の電圧が得られる。また、Ｖ７については、
独立に与えられているので同じく正確な電圧に調整でき
る。しかしながら、Ｖ１については問題である。つま
り、Ｖ１からＶ０までの間が非線形特性となっている
為、Ｖ０とＶ２を正確な階調に合わせた場合、Ｖ１では
図示のように△Ｖ１の電圧差が生じてしまう。逆に、Ｖ
２とＶ１が正確になるようにＶ０を合わせれば、Ｖ０に
ついて、図示のように△Ｖ０の電圧差が生じてしまう。
即ち、Ｖ１とＶ０のどちらか一方の階調を正確な階調か
らずらさざるを得なくなり、上述した差が生じる。

【０１８０】上述した非線形特性の部分においても、振
動電圧平均値駆動法によって正確な階調を得ることがで
きる表示装置の駆動回路について、以下説明する。

【０１８１】図４９に本発明の表示装置の駆動回路にお
ける１出力分対応の基本的構成を示す。この回路は、デ
ィジタルである映像信号データの各ビット（Ｄ２，Ｄ
１，Ｄ０）毎に設けられた第１段目のサンプリングメモ
リＭｓｍｐと、第２段目のホールドメモリＭＨと、外部
から第１のクロック信号ｔ１と第２のクロック信号ｔ２
とが与えられる１つの選択制御回路ＳＣＯＬと、外部の
電圧源から５レベルの一定電圧Ｖ０、Ｖ２、Ｖ４、Ｖ
６、Ｖ７がそれぞれ与えられるアナログスイッチＡＳＷ
０、ＡＳＷ２、ＡＳＷ４、ＡＳＷ６、ＡＳＷ７とで構成
されている。また、各アナログスイッチＡＳＷ０、ＡＳ
Ｗ２、ＡＳＷ４、ＡＳＷ６、ＡＳＷ７の制御入力端子に
は、選択制御回路ＳＣＯＬの出力端子Ｓ０、Ｓ２、Ｓ
４、Ｓ６、Ｓ７が接続されている。尚、図４８（ｂ）は
ゲート信号を示す。図４８（ａ）は、そのゲート信号が
ＯＮの時に絵素電極に与えられる映像信号の波形例を示
す。

【０１８２】本実施例では、選択制御回路ＳＣＯＬに
は、デューテイ比が１：１である第１のクロック信号ｔ
１の他に、第２のクロック信号ｔ２が供給されている。
この第２のクロック信号ｔ２は、電圧Ｖ１を作製するた
めに使用される。

【０１８３】図５０（ａ）に第２のクロック信号ｔ２
を、（ｂ）にその信号ｔ２を元に作製された出力Ｖ１の
波形を示す。第２のクロック信号ｔ２は、本実施例の場
合、デューテイ比ｎ：ｍが１：２となっている。従っ
て、Ｖ１の振動電圧波形も、Ｖ０：Ｖ２が１：２となる
ように出力される。この場合、その平均電圧は、（Ｖ０
＋２Ｖ２）／３となるから、絵素にかかる電圧を、ちょ
うど本来の階調が得られる値そのものとすることが可能
となる。

【０１８４】即ち、本実施例の場合、絵素の非線形特性
部分においても、振動電圧平均値駆動法によって正確な
階調を与えることが可能となる。

【０１８５】表１２に、本実施例における選択制御回路
ＳＣＯＬの論理表を示す。

【０１８６】

【表１２】

【０１８７】表１２においてｄ０、ｄ１、ｄ２は選択制
御回路ＳＣＯＬに入力されるデータであり、Ｓ０〜Ｓ７
はその出力である。また、表１２において、表中のｔ１
は、クロック信号ｔ１が１のとき１となり、クロック信
号ｔ１が０のとき０となることを表し、表中のバーｔは
その逆になることを示す。表中のｔ２、バーｔ２につい
ても同様である。なお、図４９のアナログスイッチＡＳ
Ｗ０〜ＡＳＷ７は、その制御入力Ｓ０〜Ｓ７が１のとき
ＯＮになるものとする。

【０１８８】図５１には、選択制御回路ＳＣＯＬを表１
２に基づいて実際の回路に展開した例を示す。これは、
表１２に基づき以下の論理式を得、それを満足する回路
構成となしたものである。この回路は、インバータＤ
と、ＡＮＤ回路Ｅと、ＯＲ回路Ｆとから構成されてい
る。

【０１８９】

【数２３】

【０１９０】なお、図５１の回路は、特に最小化を行っ
ていないが、実際のＬＳＩ設計においては、この選択制
御回路ＳＣＯＬは、出力数だけ必要とし、全体の数は膨
大なものとなる。そのため、選択制御回路ＳＣＯＬの回
路は、可能な限り最小化を行う必要がある。

【０１９１】また、いままでの説明では、第１、第２の
クロック信号ｔ１とｔ２は、外部から入力されるものと
して説明したが、もちろん同様のクロック信号が得られ
れば、どこで作製してもよい。但し、選択制御回路ＳＣ
ＯＬの中で作製することは、選択制御回路ＳＣＯＬの数
が多いことより、膨大な無駄となる。その意味では、駆
動回路を構成するＬＳＩのどこか一か所で作製し、各選
択制御回路ＳＣＯＬに供給することが望ましい。また、
第１、第２のクロック信号ｔ１とｔ２を作製する元のク
ロックは、駆動回路に元々供給されるサンプリングクロ
ック等を適当に分周して使用してもよいし、また、外部
から供給してもよい。外部から供給する場合は、振動電
圧の周期を任意に調整することが可能となるので，ＬＳ
Ｉの入力端子が１本増える短所はあるものの、長所も又
大きい。

【０１９２】なお、上記実施例では第２のクロック信号
ｔ２は、デューテイ比ｎ：ｍが１：２のものを使用して
いるが、所望の階調が得られる場合にはデューテイ比
ｎ：ｍが１：１以外の他のデューテイ比をもつものを使
用してもよい。

【０１９３】第１１の実施例 図５２は、本発明の他の実施例にかかる駆動回路を示す
図であり、駆動回路の１出力分対応の基本的構成を示
す。本実施例では、選択制御回路ＳＣＯＬにデューテイ
比ｎ：ｍが１：２のクロック信号ｔ３が供給されている
（図５３参照）。また、選択制御回路ＳＣＯＬの出力と
しては、Ｓ０、Ｓ２、Ｓ５、Ｓ７の４つがあり、それぞ
れはアナログスイッチＡＳＷ０、ＡＳＷ２、ＡＳＷ５、
ＡＳＷ７の制御端子の入力となっている。各アナログス
イッチＡＳＷ０等には、外部からそれぞれＶ０、Ｖ２、
Ｖ５、Ｖ７の一定電圧が供給されている。

【０１９４】表１３に本実施例における選択制御回路Ｓ
ＣＯＬの論理表を示す。

【０１９５】

【表１３】

【０１９６】かかる構成の駆動回路においては、表１４
の右欄に示す出力が得られる。

【０１９７】

【表１４】

【０１９８】即ち、１０進法で表したデータが０（ｄ０
＝ｄ１＝ｄ２＝０）、２（ｄ０＝ｄ２＝０、ｄ１＝
１）、５（ｄ０＝ｄ２＝１、ｄ１＝０）、７（ｄ０＝ｄ
１＝ｄ２＝１）のときは、それぞれＳ０、Ｓ２、Ｓ５、
Ｓ７のみが能動となり、それぞれに供給されている電圧
Ｖ０、Ｖ２、Ｖ５、Ｖ７がそのまま出力される。

【０１９９】一方、データが１（ｄ０＝１、ｄ２＝ｄ１
＝０）、３（ｄ０＝ｄ１＝１、ｄ２＝０）、４（ｄ０＝
ｄ１＝０、ｄ２＝１）、６（ｄ０＝０、ｄ１＝ｄ２＝
１）のときは論理表に従って、クロック信号ｔ３に同期
して図５２に示すアナログスイッチＡＳＷ０等がＯＮ、
ＯＦＦを繰り返し、振動電圧が出力される。例えば、デ
ータが１の時の平均電圧は（Ｖ０＋２Ｖ２）／３とな
る。また、データが４の時の平均電圧は（Ｖ２＋２Ｖ
５）／３となり、データが６の時の平均電圧は（２Ｖ５
＋Ｖ７）／３となり、データが３の時の平均電圧は（２
Ｖ２＋Ｖ５）／３となる。

【０２００】図５４に本実施例の選択制御回路ＳＣＯＬ
の回路例を示す。この選択制御回路ＳＣＯＬは、表１３
より以下の論理式を得て、それを実際の回路に展開した
ものである。

【０２０１】

【数２４】

【０２０２】尚、図５４の回路は、特に最小化を行って
いないが、実際のＬＳＩ設計においては、この選択制御
回路ＳＣＯＬは出力数だけ必要とするので、全体の数は
膨大なものになる。そのため、この回路は可能な限り最
小化を図ることが好ましい。したがって、本実施例を、
図６１に示す特性を持った液晶パネルに適用した場合、
Ｖ０、Ｖ２、Ｖ５、Ｖ７の電圧として、図６１のそれぞ
れに示した電圧を与えれば、Ｖ１、Ｖ３、Ｖ４、Ｖ６が
それぞれ、図６１でのＶ１、Ｖ３、Ｖ４、Ｖ６と同一の
値になることは明かである。即ち、本実施例の回路は、
図６０に示す従来の駆動回路と全く同一の効果をもたら
すことが分かる。

【０２０３】よって、本実施例による場合には、絵素の
非線形な特性の部分にはその非線形性を補償し、線形の
部分においては、元の電圧の間に更に２つの階調を実現
させることによって、更に外部から供給が必要な電圧源
の数を削減することが可能になる。

【０２０４】なお、クロック信号ｔ３は、外部から入力
しても良いし、ＬＳＩの内部で作製しても良い。但し、
選択制御回路ＳＣＯＬの中で作製する事は選択制御回路
ＳＣＯＬの数が多いことより、膨大な無駄となる。その
意味では、駆動回路を構成するＬＳＩのどこか１箇所で
作製し、各選択制御回路ＳＣＯＬに供給することが望ま
しい。また、クロック信号ｔ３を作製するためのクロッ
クは、駆動回路に元々供給されるサンプリングクロック
等を適当に分周して使ってもよい。

【０２０５】上記実施例ではクロック信号ｔ３は、デュ
ーテイ比ｎ：ｍが１：２のものを使用しているが、所望
の階調が得られる場合にはデューテイ比ｎ：ｍが２：１
のものを使用してもよい。

【０２０６】第１２の実施例 図５５は２ビットの映像信号データの値に対応した４レ
ベルの電圧を与える場合の駆動回路中のソースドライバ
ーの１出力分の回路図である。図５５に於いて、サンプ
リングメモリＭｓｍｐ、ホールドメモリＭＨ及びデコー
ダＤＥＣにおける動作、並びにサンプリングパルスＴｓ
ｍｐｎ、出力パルスＯＥ、デコーダＤＥＣの出力Ｓ０〜
Ｓ３は、図６０の従来の回路に於けるものと同様であ
る。

【０２０７】デコーダＤＥＣの出力側には、インバータ
５５０１、ＡＮＤ回路５５０２及び５５０３、並びに４
入力ＯＲ回路５５０４が設けられている。デコーダＤＥ
Ｃの出力Ｓ０はインバータ５５０１を介してＯＲ回路５
５０４の入力に接続されている。デコーダＤＥＣの出力
Ｓ１及びＳ２はＡＮＤ回路５５０２及び５５０３の一方
の入力にそれぞれ接続されている。ＡＮＤ回路５５０２
及び５５０３の出力はＯＲ回路５５０４の入力に接続さ
れている。デコーダＤＥＣの出力Ｓ３は直接にＯＲ回路
５５０４の入力に接続されている。ＯＲ回路５５０４
は、その入力の何れかが「１」であれば電圧値ＶＤの出
力を送出し、入力の全てが「０」であればその出力はグ
ランドレベルＶｇｎｄとなるようにされている。また、
ＯＲ回路５５０４の出力は第ｎ番目のソースラインＯｎ
に接続され、ＯＲ回路５５０４はソースラインＯｎの負
荷を充分に駆動できるようにされている。ＡＮＤ回路５
５０２及び５５０３の他方の入力には、クロック信号Ｔ
４及びＴ５がそれぞれ与えられている。

【０２０８】クロック信号Ｔ４及びＴ５の波形を図５６
（ａ）及び（ｂ）に示す。また、図５７に信号Ｔ４を拡
大して示す。クロック信号Ｔ４及びＴ５は、それぞれ
「１」の期間と、「０」の期間とが交互に現れる矩形波
パルス信号である。クロック信号Ｔ４では、パルスの
「１」の期間と「０」の期間との比、即ちデューティ比
ｎ：ｍが１：２とされている。また、信号Ｔ５では、デ
ューティ比ｎ：ｍを２：１とされている。

【０２０９】このようなソースドライバーに対して映像
信号データ（Ｄ１，Ｄ０）＝（０，０）が入力される
と、デコーダＤＥＣの出力Ｓ０が「１」となり、他の出
力Ｓ１、Ｓ２及びＳ３は「０」となる。従って、ＯＲ回
路５５０４の入力はすべて「０」となるので、その出力
は図５８の（ａ）に示すようにＶｇｎｄとなる。

【０２１０】画像信号データ（Ｄ１，Ｄ０）＝（０，
１）が入力されると、デコーダＤＥＣの出力Ｓ１が
「１」となり、他の出力Ｓ０、Ｓ２及びＳ３は「０」と
なる。従って、ＯＲ回路５５０４の入力の一つが信号Ｔ
４と同じ周期で「１」となる。このため、ＯＲ回路５５
０４の出力は、クロック信号Ｔ４のデューティ比（ｎ：
ｍ＝１：２）と同じデューティ比でＶＤとＶｇｎｄとの
間を振動するパルス波形となる（図５８の（ｂ））。

【０２１１】また、画像信号データ（Ｄ１，Ｄ０）＝
（１，０）が入力されると、デコーダＤＥＣの出力Ｓ２
が「１」となり、他の出力Ｓ０、Ｓ１およびＳ３は
「０」となる。従って、ＯＲ回路５５０４の入力の一つ
が信号Ｔ５と同じ周期で「１」となる。このため、ＯＲ
回路５５０４の出力は、クロック信号Ｔ５のデューティ
比（ｎ：ｍ＝２：１）と同じデューティ比で、ＶＤとＶ
ｇｎｄとの間を振動するパルス波形となる（図５８の
（ｃ））。

【０２１２】画像信号データ（Ｄ１，Ｄ０）＝（１，
１）が入力されると、デコーダＤＥＣの出力Ｓ３が
「１」となり、他の出力Ｓ０、Ｓ１及びＳ２は「０」と
なる。従って、ＯＲ回路４の出力は図５８の（ｄ）に示
すようにＶＤとなる。

【０２１３】画像信号データ（Ｄ１，Ｄ０）が（０，
１）又は（１，０）の場合の、ＯＲ回路５５０４の出力
の電圧平均値、即ちソースラインに印加される電圧の平
均値は

【０２１４】

【数２５】

【０２１５】で表される。

【０２１６】グランドレベルＶｇｎｄを０Ｖとすると、
数２５は

【０２１７】

【数２６】

【０２１８】となる。

【０２１９】上述のように、クロック信号Ｔ４のデュー
ティ比ｎ：ｍは１：２に、クロック信号Ｔ５のデューテ
ィ比ｎ：ｍは２：１に設定されているので、映像信号デ
ータ（Ｄ１，Ｄ０）が（０，１）のときのＯＲ回路５５
０４の出力の平均電圧は（１／３）ＶＤになり、映像信
号データ（Ｄ１，Ｄ０）が（１，０）のときの平均電圧
は、（２／３）ＶＤになる 。

【０２２０】以上より、クロック信号Ｔ４及びＴ５の周
波数がソースライン自身の持つ低域通過フィルタの遮断
周波数より十分に高く、且つ、ＯＲ回路５５０４の駆動
能力がソースラインＯｎを駆動するのに充分であれば、
ソースラインのＡ点、即ち絵素に与えられる電圧は、
（Ｄ１，Ｄ０）＝（０，０）のときは０、（Ｄ１，Ｄ
０）＝（０，１）のときは（１／３）ＶＤ、（Ｄ１，Ｄ
０）＝（１，０）のときは（２／３）ＶＤ、（Ｄ１，Ｄ
０）＝（１，１）のときはＶＤとなる。従って、絵素に
は、ディジタルデータに対応した電圧レベルが与えられ
ることになる。

【０２２１】従って、本実施例においても２レベルの一
定電圧から４レベルの電圧を作製できるので、クロック
信号のデューテイ比を適当な値に選定することにより、
非線形特性部分を補償することが可能である。

【０２２２】なお、上記実施例ではデューティ比ｎ：ｍ
が１：２のクロック信号Ｔ４と、デューティ比ｎ：ｍが
２：１のクロック信号Ｔ５を用いているが、両クロック
信号としては他のデューテイ比のものを使用してもよ
い。

【０２２３】第１３の実施例 図５９に更に他の実施例を示す。この実施例では、デコ
ーダＤＥＣの出力Ｓ０〜Ｓ３はそれぞれＡＮＤ回路５９
０１〜５９０４の一方の入力とされている。ＡＮＤ回路
５９０１〜５９０４の他方の入力には、クロック信号Ｔ
６〜Ｔ９がそれぞれ入力されている。ＡＮＤ回路５９０
１〜５９０４の出力は４入力ＯＲ回路５９０５の入力と
されている。ＯＲ回路５９０５の出力はソースラインＯ
ｎに与えられている。

【０２２４】本実施例では、信号Ｔ６〜Ｔ９のデューテ
ィ比を適宜に設定することにより、電圧ＶＤとグランド
レベルＶｇｎｄとの間の任意の値の電圧を絵素に与える
ことができる。即ち、信号Ｔ６〜Ｔ９のデューティ比に
よって定まる平均電圧値をそれぞれＶ０〜Ｖ３とする
と、映像信号データ（Ｄ１，Ｄ０）と絵素に与えられる
電圧との間の関係は下記の表１５のようになる。

【０２２５】

【表１５】

【０２２６】このように、本実施例によれば、４種の任
意の電圧を絵素に与えることができる。

【０２２７】従って、本実施例においても２レベルの一
定電圧から４レベルの電圧を作製できるので、クロック
信号のデューテイ比を適当な値に選定することにより、
非線形特性部分を補償することが可能である。

【０２２８】なお、本実施例は、デューティ比が異なる
２個以上の信号を映像信号データに応じて適宜に組み合
わせた振動信号を発生し、その振動信号と単一又は複数
の直流電圧レベルとを重畳する、又はその振動信号によ
りそれらの直流電圧を選択的に出力するようにすること
もできる。この場合には少数種類の直流電圧レベルによ
ってより多いレベルの階調表示を実現することができ
る。

【０２２９】本実施例と図１７の従来例とは、電圧を供
給される絵素から見た場合には双方とも同じ回路であ
る。しかし、両者を比較すれば、従来例で用いられてい
たアナログスイッチ及び外部から供給される電圧源Ｖ０
〜Ｖ３が本実施例では不要である。そして、本実施例で
は、それらに代えて４個のＡＮＤ回路５９０１〜５９０
４、及びＯＲ回路５９０５が設けられている。これらの
回路は何れも基本的にはロジック回路である。また、本
実施例ではクロック信号Ｔ６〜Ｔ９を発生する信号発生
回路（不図示）が必要となるが、このような回路はＬＳ
Ｉ内部で容易に実現し得るものであり、その説明は省略
する。

【０２３０】ところで、以上の実施例では、振動電圧の
周期成分を抑制する低域通過フィルタは、主としてパネ
ルの信号線の抵抗と容量に基づいて形成されるものとし
ているが、実際のパネルでは、図４４に示すように、絵
素及び絵素を構成する要素の１つである補助容量等に基
づく容量ＣＬＣと、絵素を信号線に接続するスイッチン
グ素子（本例ではＴＦＴ）のオン抵抗Ｒｔに基づく時定
数も低域通過フィルタとして機能するものと考えられ
る。その意味では、実際の状態としては、図４５に示す
ように、２次の低域通過フィルタとしての効果があるも
のと考えられる。また、そのフィルタ効果に対する寄与
がどちらに基づくものの方が大きいかは、パネルの特性
やパネル上おける絵素の位置（駆動回路の出力端子から
の遠近）によってさまざまであると考えられる。いずれ
にしろ以上の実施例で１次フィルタとして説明をしたこ
とは、低域通過フィルタとしては最も厳しい条件であ
り、実際の状態の方が、低域通過フィルタとしての効果
がより優れているものと考えてよい。

【０２３１】

【発明の効果】本発明によれば、与えられた電圧源から
供給される電圧から、１つ以上の補間電圧を得ることが
できる。これにより、従来、駆動回路の構成上必要であ
った電圧源の数を大幅に削減することができる。電圧源
を駆動回路の外部に設ける場合には、駆動回路の入力端
子数を少なくすることができ、駆動回路をＬＳＩで構成
する場合には、このＬＳＩの入力端子数を削減すること
もできる。従って、従来例によれば、端子数の増加のた
めに、実際上実現不可能であった多階調表示の駆動用Ｌ
ＳＩを実現することが可能となる。また、（１）表示装
置及び駆動回路の製作コストを大幅に低減可能、（２）
従来チップサイズ又はＬＳＩ実装上の問題から事実上製
作が不可能であった多階調用の駆動回路を容易に製作可
能、（３）多数の電圧源が不要となるので消費電力が小
さくなる、というメリットもある。こうして、本発明に
よれば、従来例であれば実装上の問題により実現不可能
であった多階調表示装置のデジタル駆動回路が実現可能
となるばかりでなく、しかも低コストで実現可能となる
ので実用上のメリットは極めて大きい。

【０２３２】さらに、第１の実施例及び第２の実施例の
駆動回路を用いた場合には、（４）基本的にはロジック
レベルのみを用いることによって絵素に対して任意の電
圧を与えることができる、（５）従来用いられていたア
ナログスイッチを用いる必要がないので、チップサイズ
を大幅に縮小することができる、というメリットがあ
る。

【０２３３】また、第１０の実施例〜第１３の実施例の
駆動回路を用いた場合には、振動電圧平均値駆動法を使
用する場合においても、絵素の特性が印加電圧に対して
非線形特性部分を補償でき、正確な階調表示が可能とな
る。

【図面の簡単な説明】

【図１】本発明に係わる表示装置の構成図である。

【図２】１水平期間における入力データと、サンプリン
グパルスと、出力パルスとの関係を示すタイミングチャ
ートである。

【図３】１垂直期間における入力データと、出力パルス
と、出力電圧と、ゲートパルスとの関係を示すタイミン
グチャートである。

【図４】１垂直期間における入力データと、出力パルス
と、出力電圧と、ゲートパルスと、絵素に印加される電
圧との関係を示すタイミングチャートである。

【図５】１出力期間中に振動する出力電圧を示す波形図
である。

【図６】周期２πの波形例を示す図である。

【図７】本発明の駆動対象となる負荷のソースラインの
等価回路を示す図である。

【図８】第１の実施例の１ソースラインに対する出力部
分の回路図である。

【図９】第１の実施例で使用する信号の波形を示す図で
ある。

【図１０】図９の波形の一部の拡大図である。

【図１１】第１の実施例における入力データと出力電圧
の関係を示す波形図である。

【図１２】第２の実施例の１ソースラインに対する出力
部分の回路図である。

【図１３】従来のアナログ駆動回路の動作を説明するた
めの回路図である。

【図１４】図１３の回路の１ソースラインに対する出力
部分の回路図である。

【図１５】図１４の回路の動作を説明するための信号タ
イミング図である。

【図１６】従来のデジタル駆動回路の動作を説明するた
めの回路図である。

【図１７】図１６の回路の１ソースラインに対する出力
部分の回路図である。

【図１８】伝達関数の振幅特性を示す図である。

【図１９】１６階調の表示が行われる場合の従来例の出
力部分の回路図である。

【図２０】第３の実施例の１ソースラインに対する出力
部分の回路図である。

【図２１】第３の実施例で使用する信号の波形を示す図
である。

【図２２】第３の実施例を表示パネルに接続した場合の
等価回路図である。

【図２３】図２２の等価回路を集中定数に置き換えた等
価回路図である。

【図２４】図２３の等価回路を簡略化した等価回路図で
ある。

【図２５】図２１の信号の波形を他の態様で示す図であ
る。

【図２６】第３の実施例で使用する選択制御回路の回路
図である。

【図２７】第４の実施例の１ソースラインに対する出力
部分の回路図である。

【図２８】第４の実施例で使用する選択制御回路の回路
図である。

【図２９】第５の実施例の１ソースラインに対する出力
部分の回路図である。

【図３０】第６の実施例の１ソースラインに対する出力
部分の回路図である。

【図３１】第６の実施例で使用する信号の波形を示す図
である。

【図３２】第６の実施例の出力電圧の波形を示す図であ
る。

【図３３】第７の実施例の１ソースラインに対する出力
部分の回路図である。

【図３４】第７の実施例で使用する信号の波形を示す図
である。

【図３５】第８の実施例の１ソースラインに対する出力
部分の回路図である。

【図３６】図３５の選択制御回路ＳＣＯＬの回路例を示
す図である。

【図３７】図３５の選択制御回路ＳＣＯＬの出力端子か
ら駆動回路の出力端子までの図である。

【図３８】振動電圧例を示す図である。

【図３９】図３７にソースラインの負荷を接続した回路
構成を示す図である。

【図４０】第９の実施例の１ソースラインに対する出力
部分の回路図である。

【図４１】図４０の選択制御回路ＳＣＯＬの回路例を示
す図である。

【図４２】第９の実施例で使用する信号の波形を示す図
である。

【図４３】振動電圧例を示す図である。

【図４４】低域通過フィルターの別の回路構成を説明す
るための図である。

【図４５】現実的な低域通過フィルターとしての２次の
低域通過フィルターを示す回路図でる。

【図４６】従来の１出力期間中の出力電圧を示す波形図
である。

【図４７】本発明による振動電圧の変化を示す概念図で
ある。

【図４８】図４７における振動電圧とゲート信号との関
係を示す図である。

【図４９】第１０の実施例の１ソースラインに対する出
力部分の回路図である。

【図５０】（ａ）はクロック信号ｔ2を示し、（ｂ）は
映像信号データが１のときの出力波形図である。

【図５１】図４９のデコーダＤＥＣの具体的な回路図で
ある。

【図５２】第１１の実施例の１ソースラインに対する出
力部分の回路図である。

【図５３】（ａ）はクロック信号ｔ3を示し、（ｂ）は
映像信号データが１のときの出力波形図である。

【図５４】図５２のデコーダＤＥＣの具体的な回路図で
ある。

【図５５】第１２の実施例の１ソースラインに対する出
力部分の回路図である。

【図５６】第１２の実施例で使用するクロック信号Ｔ
４、Ｔ５を示す信号図である。

【図５７】そのクロック信号Ｔ４を拡大して示す図であ
る。

【図５８】第１２の実施例における入力データと出力電
圧の関係を示す波形図である。

【図５９】第１３の実施例の１ソースラインに対する出
力部分の回路図である。

【図６０】従来のデジタル駆動回路の動作を説明するた
めの回路図である。

【図６１】ＴＦＴ方式の液晶パネルにおいて視覚上正確
な８階調を実現するための電圧例を示す図である。

【符号の説明】

Ｄ₀〜Ｄ₃ デジタル画像信号 ＤＥＣ デコーダ Ｍ_SMP サンプリングメモリ Ｍ_H ホールドメモリ Ｏｎ ソースライン ＴＭ₀〜ＴＭ₃ クロック信号 ＡＳＷ₀〜ＡＳＷ₇ アナログスイッチ Ｖ₀〜Ｖ₁₅ 電圧信号 ＳＣＯＬ 選択制御回路 Ｔ₁ クロック信号 ｔ₁〜ｔ₁₆ クロック信号 Ｔ₄〜Ｔ₉ クロック信号

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平4−82437 (32)優先日 平４(1992)４月３日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平4−117778 (32)優先日 平４(1992)５月11日 (33)優先権主張国 日本（ＪＰ） (72)発明者 田中 邦明 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 福岡 宏文 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 金谷 吉晴 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 柳 俊洋 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (35)

【特許請求の範囲】
1. 【請求項１】 絵素及び該絵素に接続されたスイッチン
   グ素子を有する表示部、該表示部を駆動するための駆動
   回路、並びに該駆動回路と該スイッチング素子を接続す
   る信号線を備え、該絵素に特定の電圧を印加することに
   より映像を表示する表示装置の駆動方法であって、 電圧信号を該信号線に出力するための出力要求を予め決
   められた間隔で受け取るステップ、及び該駆動回路があ
   る出力要求を受け取ってから次の出力要求を受け取るま
   での期間として定義される１出力期間中に振動する振動
   成分を有する振動電圧信号を該信号線に出力するステッ
   プを包含する駆動方法。
2. 【請求項２】 請求項１において記載された駆動方法で
   あって、前記振動電圧信号は第１の電圧と第２の電圧と
   の間を周期的に振動する表示装置の駆動方法。
3. 【請求項３】 絵素及び該絵素に接続されたスイッチン
   グ素子を有する表示部、該スイッチング素子に接続され
   た信号線を備え、該絵素に特定の電圧を印加することに
   より映像を表示する表示装置の駆動回路であって、 電圧信号を該信号線に出力するための出力要求を予め決
   められた間隔で受け取る手段、及びある出力要求を受け
   取ってから次の出力要求を受け取るまでの期間として定
   義される１出力期間中に振動する振動成分を有する振動
   電圧信号を該信号線に出力する振動電圧信号出力手段を
   備えた駆動回路。
4. 【請求項４】 請求項３において記載された駆動回路で
   あって、前記振動電圧信号は、前記１出力期間中に第１
   の電圧と第２の電圧との間を周期的に振動する駆動回
   路。
5. 【請求項５】 請求項３において記載された駆動回路で
   あって、前記振動電圧信号出力手段は、 入力されたデジタル信号に応じて複数のクロック信号を
   発生させるクロック信号発生回路、及び該複数のクロッ
   ク信号のそれぞれに応じて、前記１出力期間中に振動す
   る振動成分を有する前記振動電圧信号を前記信号線に出
   力する電圧信号出力回路を備えた駆動回路。
6. 【請求項６】 請求項５において記載された駆動回路で
   あって、前記電圧信号出力回路は、前記複数のクロック
   信号の内少なくとも１つのクロック信号に対して定電圧
   信号を前記信号線に出力する駆動回路。
7. 【請求項７】 請求項３において記載された駆動回路で
   あって、前記振動電圧信号出力手段は、 複数のスイッチング素子、及び該複数のスイッチング素
   子のそれぞれのオン・オフ状態の切り換えを制御する選
   択制御回路を備え、 該複数のスイッチング素子のそれぞれには、互いに異な
   る電圧信号が供給され、該スイッチング素子の状態がオ
   ン状態のときのみ、該スイッチング素子に供給される電
   圧信号が前記信号線に出力され、 該選択制御回路は、前記１出力期間中、該複数のスイッ
   チング素子の内、少なくとも１対のスイッチング素子の
   オン・オフ状態を切り換えることを制御する駆動回路。
8. 【請求項８】 請求項７において記載された駆動回路で
   あって、前記選択制御回路は、前記少なくとも１対のス
   イッチング素子について、一方のスイッチング素子がオ
   ン状態の時に他方のスイッチング素子がオフ状態となる
   ように、前記１出力期間中、該スイッチング素子のオン
   ・オフ状態を少なくとも１回切り換えることを制御する
   駆動回路。
9. 【請求項９】 請求項８において記載された駆動回路で
   あって、前記選択制御回路は、デューティ比１：１のク
   ロック信号に基づいて、前記少なくとも１対のスイッチ
   ング素子のオン・オフ状態の切り換えを制御する駆動回
   路。
10. 【請求項１０】 請求項８において記載された駆動回路
    であって、前記選択制御回路は、デューティ比が３：
    １、及び１：１のクロック信号の内少なくとも１つに基
    づいて、前記少なくとも１対のスイッチング素子のオン
    ・オフ状態の切り換えを制御する駆動回路。
11. 【請求項１１】 請求項８において記載された駆動回路
    であって、前記選択制御回路は、デューティ比が７：
    １、６：２、５：３、及び４：４のクロック信号の内少
    なくとも１つに基づいて、前記少なくとも１対のスイッ
    チング素子のオン・オフ状態の切り換えを制御する駆動
    回路。
12. 【請求項１２】 請求項８において記載された駆動回路
    であって、前記選択制御回路は、デューティ比が３１：
    １、３０：２、２９：３、２８：４、２７：５、２６：
    ６、２５：７、２４：８、２３：９、２２：１０、２
    １：１１、２０：１２、１９：１３、１８：１４、１
    ７：１５、及び１６：１６であるクロック信号の内少な
    くとも１つに基づいて、前記少なくとも１対のスイッチ
    ング素子のオン・オフ状態の切り換えを制御する駆動回
    路。
13. 【請求項１３】 請求項７において記載された駆動回路
    であって、前記選択制御回路は、前記少なくとも１対の
    スイッチング素子について、前記１出力期間中、一方の
    スイッチング素子がオン状態であり、かつ、他方のオン
    ・オフ状態を少なくとも１回切り換えることを制御する
    駆動回路。
14. 【請求項１４】 請求項１３において記載された駆動回
    路であって、前記選択制御回路は、デューティ比が１：
    １のクロック信号に基づいて、前記少なくとも１対のス
    イッチング素子のオン・オフ状態の切り換えを制御する
    駆動回路。
15. 【請求項１５】 請求項７において記載された駆動回路
    であって、前記選択制御回路は、前記少なくとも１対の
    スイッチング素子について、前記１出力期間中、一方の
    スイッチング素子がオン状態であり、かつ、他方のスイ
    ッチング素子もオン状態であるように、前記少なくとも
    １対のスイッチング素子のオン・オフ状態の切り換えを
    制御する駆動回路。
16. 【請求項１６】 絵素及び該絵素に接続されたスイッチ
    ング素子を有する表示部、該表示部を駆動するための駆
    動回路、並びに該駆動回路と該スイッチング素子とを接
    続する信号線を備えた表示装置であって、 該駆動回路は、電圧信号を該信号線に出力するための出
    力要求を予め決められた間隔で受け取る手段、及びある
    出力要求を受け取ってから次の出力要求を受け取るまで
    の期間として定義される１出力期間中に振動する振動成
    分を有する振動電圧信号を該信号線に出力する振動電圧
    信号出力手段を有し、 該表示装置は、該振動電圧信号の振動成分の振幅を減じ
    る低域通過フィルタ手段をさらに備え、該低域通過フィ
    ルタ手段によって該振動電圧信号の振動成分の振幅を減
    じられた電圧信号が該絵素に印加される表示装置。
17. 【請求項１７】 請求項１６において記載された表示装
    置であって、前記振動電圧信号は、前記１出力期間中に
    第１の電圧と第２の電圧との間を周期的に振動する表示
    装置。
18. 【請求項１８】 請求項１６において記載された表示装
    置であって、前記振動電圧信号出力手段は、 入力されたデジタル信号に応じて複数のクロック信号を
    発生させるクロック信号出力回路、及び該複数のクロッ
    ク信号のそれぞれに応じて、前記１出力期間中に振動す
    る振動成分を有する前記振動電圧信号を前記信号線に出
    力する電圧信号発生回路を備えた表示装置。
19. 【請求項１９】 請求項１８において記載された表示装
    置であって、前記電圧信号出力回路は、前記複数のクロ
    ック信号の内少なくとも１つのクロック信号に対して定
    電圧信号を前記信号線に出力する表示装置。
20. 【請求項２０】 請求項１６において記載された表示装
    置であって、前記振動電圧信号出力手段は、 複数のスイッチング素子、及び該複数のスイッチング素
    子のそれぞれのオン・オフ状態の切り換えを制御する選
    択制御回路を備え、 該複数のスイッチング素子のそれぞれには、互いに異な
    る電圧信号が供給され、該スイッチング素子がオン状態
    のときのみ、該スイッチング素子に供給される電圧信号
    が前記信号線に出力され、 該選択制御回路は、前記１出力期間中、該複数のスイッ
    チング素子の内、少なくとも１対のスイッチング素子の
    オン・オフ状態を切り換えることを制御する表示装置。
21. 【請求項２１】 請求項２０において記載された表示装
    置であって、前記選択制御回路は、前記少なくとも１対
    のスイッチング素子について、一方のスイッチング素子
    がオン状態の時に他方のスイッチング素子がオフ状態と
    なるように、前記１出力期間中、該スイッチング素子の
    オン・オフ状態を少なくとも１回切り換えることを制御
    する表示装置。
22. 【請求項２２】 請求項２１において記載された表示装
    置であって、前記選択制御回路は、デューティ比１：１
    のクロック信号に基づいて、前記少なくとも１対のスイ
    ッチング素子のオン・オフ状態の切り換えを制御する表
    示装置。
23. 【請求項２３】 請求項２１において記載された表示装
    置であって、前記選択制御回路は、デューティ比が３：
    １、及び１：１のクロック信号の内少なくとも１つに基
    づいて、前記少なくとも１対のスイッチング素子のオン
    ・オフ状態の切り換えを制御する表示装置。
24. 【請求項２４】 請求項２１において記載された表示装
    置であって、前記選択制御回路は、デューティ比が７：
    １、６：２、５：３、及び４：４のクロック信号の内少
    なくとも１つに基づいて、前記少なくとも１対のスイッ
    チング素子のオン・オフ状態の切り換えを制御する表示
    装置。
25. 【請求項２５】 請求項２１において記載された表示装
    置であって、前記選択制御回路は、デューティ比が３
    １：１、３０：２、２９：３、２８：４、２７：５、２
    ６：６、２５：７、２４：８、２３：９、２２：１０、
    ２１：１１、２０：１２、１９：１３、１８：１４、１
    ７：１５、及び１６：１６であるクロック信号の内少な
    くとも１つに基づいて、前記少なくとも１対のスイッチ
    ング素子のオン・オフ状態の切り換えを制御する表示装
    置。
26. 【請求項２６】 請求項２０において記載された表示装
    置であって、前記選択制御回路は、前記少なくとも１対
    のスイッチング素子について、前記１出力期間中、一方
    のスイッチング素子がオン状態であり、かつ、他方のオ
    ン・オフ状態を少なくとも１回切り換えることを制御す
    る表示装置。
27. 【請求項２７】 請求項２６において記載された表示装
    置であって、前記選択制御回路は、デューティ比が１：
    １のクロック信号に基づいて、前記少なくとも１対のス
    イッチング素子のオン・オフ状態の切り換えを制御する
    表示装置。
28. 【請求項２８】 請求項２０において記載された表示装
    置であって、前記選択制御回路は、前記少なくとも１対
    のスイッチング素子について、前記１出力期間中、一方
    のスイッチング素子がオン状態であり、かつ、他方のス
    イッチング素子もオン状態であるように、前記少なくと
    も１対のスイッチング素子のオン・オフ状態の切り換え
    を制御する表示装置。
29. 【請求項２９】 請求項１６において記載された表示装
    置であって、前記低域通過フィルタ手段の一部は、前記
    信号線によって形成される表示装置。
30. 【請求項３０】 請求項１６において記載された表示装
    置であって、前記低域通過フィルタ手段の一部は、前記
    絵素によって形成される表示装置。
31. 【請求項３１】 請求項１６において記載された表示装
    置であって、前記低域通過フィルタ手段の一部は、前記
    スイッチング素子によって形成される表示装置。
32. 【請求項３２】 マトリクス状に配列された複数の絵
    素、該複数の絵素のそれぞれに接続されたスイッチング
    素子、該スイッチング素子のそれぞれに接続された信号
    線、互いに異なる複数の電圧を供給する複数の電圧源、
    及び該絵素の少なくとも１つに駆動電圧を印加するため
    の駆動手段を備えた表示装置であって、 該駆動手段は、 デジタル入力信号を受け取る手段、及び該デジタル入力
    信号のそれぞれの値に基づいて、該複数の電圧の１つ以
    上を結合して生成された駆動電圧を該信号線に出力する
    手段を有する表示装置。
33. 【請求項３３】 請求項３２において記載された表示装
    置であって、低域通過フィルタを包含する表示装置。
34. 【請求項３４】 請求項３３において記載された表示装
    置であって、前記低域通過フィルタは、前記駆動手段、
    前記信号線、及び前記絵素の抵抗成分並びに容量成分を
    包含する表示装置。
35. 【請求項３５】 請求項３２において記載された表示装
    置であって、前記駆動電圧は、振動電圧信号である表示
    装置。