JP3242940B2 - アクティブマトリクス形液晶表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はアクティブマトリクス
形液晶表示装置に係り、特にその信号線駆動回路に関す
る。

【０００２】

【従来の技術】近年、パ−ソナルコンピュ−タやワ−ク
ステ−ションに適した高精細なアクティブマトリクス形
液晶表示装置が開発されている。この種の液晶表示装置
は、液晶パネル内に信号線および走査線がマトリクス状
に形成され、それらの交点に画素電極および薄膜トラン
ジスタ等のスイッチ素子が設けられ、そのスイッチ素子
を１水平ライン毎に順次オン・オフ駆動することによっ
て画素電極に信号電圧を選択的に供給し、画素電極と対
向電極の間に挾持された液晶を励起し、液晶層を通過す
る光を信号電圧にて変調することにより、多階調あるい
はフルカラ−の画像表示を行なうものである。

【０００３】ところで信号電圧の供給は、液晶パネルに
接続された信号線駆動回路により行なわれる。この信号
線駆動回路は大別して、アナログ画像信号を入力とし、
その信号電圧を順次サンプル・ホ−ルドすることで１水
平ライン分の並列画像信号を得、これを出力端子より出
力する内部がアナログ的に構成されたものと、デジタル
画像信号を入力とし、このデジタル値を内部で処理する
ことにより１水平ライン分の並列アナログ画像信号を
得、これを出力端子より出力する内部がデジタル的に構
成されたものとがある。このデジタル的に構成された信
号線駆動回路としては、例えば特開昭６３−１６１４９
５号公報に開示されたものがある。

【０００４】さて、図１２に従来のデジタル的に構成さ
れた信号線駆動回路を示す。この信号線駆動回路の内部
は、主として直並列変換回路１と、複数のデコ−ダ２
１，２２・・・２ｎ、電圧選択回路３１，３２・・・３
ｎより構成されている。直並列変換回路１の内部につい
ての詳細は省略するが、主にシフトレジスタ、ラッチ等
で構成されている。そして、この直並列変換回路１の端
子６より入力される多階調デジタル画像信号（輝度階調
ｍビット）は、端子５より入力されるシフトクロックＣ
ＰＨおよび端子４より入力される水平スタ−ト信号ＳＴ
Ｈの制御により、液晶パネルの複数の信号線に同時に信
号電圧を供給することが出来るように直並列変換され、
液晶パネル内の画素に対応したｍビット階調デ−タとな
り、デコ−ダ２１，２２・・・２ｎに導かれる。ここ
で、ｍビット階調デ−タはデコ−ダ２１，２２・・・２
ｎにより復号化され、電圧選択回路３１，３２・・・３
ｎの内部にある多数のスイッチ７をオン・オフ制御す
る。電圧選択回路３１，３２・・・３ｎには共通に液晶
駆動電圧Ｖ１，Ｖ２・・・Ｖｘが供給されており、デコ
−ダ２１，２２・・・２ｎの出力に応じて、これらの駆
動電圧のいずれか１つが選択され、出力端子８１，８２
・・・８ｎに出力される。液晶パネルは交流駆動が必要
なことから、上記の液晶駆動電圧Ｖ１，Ｖ２・・・Ｖｘ
の数は、直流で供給される場合にはｘ＝２×２^m であ
り、２つのレベルを有する方形波電圧で供給される場合
にはｘ＝２^m である。図１２の端子ＤＦからデコ−ダ２
１，２２……２ｎへの入力は、液晶駆動電圧Ｖ１，Ｖ２
……Ｖｘが直流で供給される場合に用いられ、ある周期
（例えばフレ−ム周期）毎に、同じ階調デ−タ入力に対
しても異なるデコ−ド出力を与え、液晶の交流駆動に対
応するためのものである。

【０００５】以上説明したデジタル構成信号線駆動回路
では、ｍビットのデジタル画像信号入力に対して２^m 種
類の２値液晶駆動電圧が選択・出力され、液晶パネルに
供給される。液晶パネル内の画素に対応して、例えば
赤、緑、青よりなるカラ−フィルタがかけられたカラ−
パネルに、このデジタル構成信号線駆動回路より出力さ
れる信号電圧が供給された場合には、表示出来る色数は
（２^m ）³ 色となる。具体的には、３ビット（８階調）
のデジタル画像信号で、赤、緑、青カラ−フィルタ付き
のパネルを駆動した場合には、５１２色を表示すること
が出来る。

【０００６】

【発明が解決しようとする課題】上記従来の信号線駆動
回路において、例えばｍ＝３ビット即ち８階調表示の場
合について考えてみると、液晶パネルは交流駆動が必要
なことから、液晶駆動電圧のレベル数は図１３に示すよ
うに、液晶パネルの対向電極電圧ＶＣＯＭの上下に各８
レベル（Ｖ１Ｐ〜Ｖ８ＰおよびＶ１Ｎ〜Ｖ８Ｎ）を設
け、例えばフレ−ム周期Ｔ毎に交互に供給する方法を用
いるので合計で１６レベル必要であり、図１２の電圧選
択回路３１，３２……３ｎのスイッチ７の数は、液晶駆
動電圧Ｖ１，Ｖ２……Ｖｘが直流の場合には１６個を要
し、２値を有する方形波電圧の場合でも８個を要する。

【０００７】このように、従来のデジタル構成信号線駆
動回路においては、電圧選択回路３１，３２……３ｎの
それぞれを構成するスイッチ７の数が、少なくとも表示
階調数だけは必要であった。従って、表示階調数を大き
くしようとするとスイッチ７の数が増え、回路のＬＳＩ
化に際しチップサイズが増大し、コスト高となる課題を
生じていた。

【０００８】

【課題を解決するための手段】第１の発明は、２⁰ ，２
¹ ，２² ・・・２^m-1 桁で構成されるｍビット階調デジ
タル画像信号を、１ライン分毎に直並列変換して画素階
調デ−タとなす直並列変換回路と、前記画素階調デ−タ
を復号化する複数のデコ−ダと、各表示階調に対応した
複数の液晶駆動電圧を発生する電圧発生回路と、前記デ
コ−ダの出力に応じて前記液晶駆動電圧の１つを選択し
て出力する複数の電圧選択回路とを有する駆動回路を備
えたアクティブマトリクス形液晶表示装置において、

【０００９】画素の表示階調に関連して、前記電圧選択
回路が、前記複数の液晶駆動電圧の１つを選択して出力
する場合と、レベルの隣り合う２つの液晶駆動電圧を所
定期間毎に交互に選択して出力する場合とが存在するよ
うに構成・制御されてなるアクティブマトリクス形液晶
表示装置である。

【００１０】第２の発明は、第１の発明において、前記
画素階調デ−タのうち、最下位ビットを除く(m-1) ビッ
ト階調デ−タに対し、前記最下位ビットのデ−タ内容に
応じて所定期間毎に、ＬＳＢのデ−タ加算又は減算を行
なった後、この(m-1) ビット階調デ−タを前記デコ−ダ
に供給するアクティブマトリクス形液晶表示装置であ
る。

【００１１】第３の発明は、第１の発明において、前記
ｍビット階調デジタル画像信号のうち、最下位ビットを
除く(m-1) ビット階調デジタル画像信号に対し、前記最
下位ビットのデ−タ内容に応じて所定期間毎に、ＬＳＢ
のデ−タ加算又は減算を行なった後、この(m-1) ビット
階調デジタル画像信号を前記直並列変換回路に供給する
アクティブマトリクス形液晶表示装置である。

【００１２】第４の発明は、２⁰ ，２¹ ，２² ……２
^m-1 桁で構成されるｍビット階調デジタル画像信号を、
１ライン分毎に直並列変換して画素階調デ−タとなす直
並列変換回路と、前記画素階調デ−タを復号化する複数
のデコ−ダと、各表示階調に対応した複数の液晶駆動電
圧を発生する電圧発生回路と、前記デコ−ダの出力に応
じて前記液晶駆動電圧の１つを選択して出力する複数の
電圧選択回路とを有し、前記ｍビット階調デジタル画像
信号のうち最下位ビットを除く(m-1)ビット階調デ−タ
を前記デコ−ダに供給すると共に、前記最下位ビットの
デ−タ内容に応じて前記(m-1) ビット階調デ−タに対
し、所定期間毎に１ＬＳＢのデ−タ加算又は減算を行な
うことにより、画素の表示階調に関連して、前記複数の
液晶駆動電圧の１つを選択して出力する場合と、レベル
の隣り合う２つの液晶駆動電圧を、所定期間毎に交互に
選択して出力する場合とが存在するように構成・制御さ
れてなる駆動回路を備えたアクティブマトリクス形液晶
表示装置において、前記(m-1) ビット階調デ−タが最大
値又は最小値である場合に限り前記加算又は減算を中止
するアクティブマトリクス形液晶表示装置である。

【００１３】第５の発明は、２⁰ ，２¹ ，２² ……２
^m-1 桁で構成されるｍビット階調デジタル画像信号のう
ち、最下位ビットを除く(m-1) ビット階調デジタル画像
信号を、１ライン分毎に直並列変換して画素階調デ−タ
となす直並列変換回路と、前記画素階調デ−タを復号化
する複数のデコ−ダと、各表示階調に対応した複数の液
晶駆動電圧を発生する電圧発生回路と、前記デコ−ダの
出力に応じて前記液晶駆動電圧の１つを選択して出力す
る複数の電圧選択回路とを有し、前記最下位ビットのデ
−タ内容に応じて前記(m-1) ビット階調デジタル画像信
号に対し、所定期間毎に１ＬＳＢのデ−タ加算又は減算
を行なうことにより、画素の表示階調に関連して、前記
複数の液晶駆動電圧の１つを選択して出力する場合と、
レベルの隣り合う２つの液晶駆動電圧を、所定期間毎に
交互に選択して出力する場合とが存在するように構成・
制御されてなる駆動回路を備えたアクティブマトリクス
形液晶表示装置において、前記(m-1) ビット階調デジタ
ル画像信号が最大値又は最小値である場合に限り前記加
算又は減算を中止するアクティブマトリクス形液晶表示
装置である。

【００１４】第６の発明は、２⁰ ，２¹ ，２² ……２
^m-1 桁で構成されるｍビット階調デジタル画像信号を、
１ライン分毎に直並列変換して画素階調デ−タとなす直
並列変換回路と、前記画素階調デ−タを復号化する複数
のデコ−ダと、各表示階調に対応した複数の液晶駆動電
圧を発生する電圧発生回路と、前記デコ−ダの出力に応
じて前記液晶駆動電圧の１つを選択して出力する複数の
電圧選択回路とを有し、画素の表示階調に関連して、前
記複数の液晶駆動電圧の１つを選択して出力する場合
と、レベルの隣り合う２つの液晶駆動電圧を、所定期間
毎に交互に選択して出力する場合とが存在するように構
成・制御されてなる駆動回路を備えたアクティブマトリ
クス形液晶表示装置において、

【００１５】上記ｍビット階調デジタル画像信号に対し
て、(m-1) ビットのデコ−ダ数に１を加えた数の前記液
晶駆動電圧の中から１つを選択して出力する電圧選択回
路を具備してなるアクティブマトリクス形液晶表示装置
である。

【００１６】第７の発明は、第６の発明において、前記
画素階調デ−タのうち最下位ビットを除く(m-1) ビット
階調デ−タに対し、前記最下位ビットのデ−タ内容に応
じて、所定期間毎に１ＬＳＢのデ−タ加算又は減算を行
なった後、(m-1) ビットデ−タと１ビットの桁上げ又は
桁借りデ−タよりなる演算結果デ−タを前記デコ−ダに
供給し、そのデコ−ダ出力信号により、前記電圧選択回
路内に設けられた(m-1) ビットのデコ−ダ数に１を加え
た数のスイッチを開閉制御するアクティブマトリクス形
液晶表示装置である。

【００１７】第８の発明は、第６の発明において、前記
ｍビット階調デジタル画像信号のうち最下位ビットを除
く(m-1) ビット階調デジタル画像信号に対し、前記最下
位ビットのデ−タ内容に応じて、所定期間毎に１ＬＳＢ
のデ−タ加算又は減算を行なった後、(m-1) ビット階調
デジタル画像信号と１ビットの桁上げ又は桁借りデ−タ
よりなる演算結果デ−タを前記直並列変換回路を介して
前記デコ−ダに供給し、そのデコ−ダ出力信号により前
記電圧選択回路内に設けられた(m-1) ビットのデコ−ダ
数に１を加えた数のスイッチを開閉制御するアクティブ
マトリクス形液晶表示装置である。

【００１８】第９の発明は、複数ビットからなるデジタ
ル階調画像信号を受付け、このデジタル階調画像信号に
基づいて複数の信号電圧の中から所定の対応する電圧を
選択して画素に供給するアクティブマトリクス形液晶表
示装置において、前記複数ビットからなるデジタル階調
画像信号の論理的表示階調数よりも、画素の表示可能階
調数が少ないアクティブマトリクス形液晶表示装置であ
る。

【００１９】

【作用】この発明によれば、アクティブマトリクス形液
晶表示装置のためのデジタル構成信号線駆動回路におい
て、予め用意されたレベルの隣り合う２つの液晶駆動電
圧を電圧選択回路が所定期間毎に交互に選択して出力す
るようにしたので、液晶駆動電圧選択スイッチを経た後
に、時間平均として両レベルの中間レベルの液晶駆動電
圧が得られる。このため、電圧選択回路内の液晶駆動電
圧選択用スイッチの数を表示階調数の約半分に減らすこ
とが出来、安価な駆動用ＬＳＩが得られる。

【００２０】

【実施例】以下、図面を参照して、前記各請求項に対応
する各実施例について詳細に説明する。

【００２１】その前に、先ずこの発明のアクティブマト
リクス形液晶表示装置について、概略説明すると、この
発明によるアクティブマトリクス形液晶表示装置は図１
１に示すように構成されている。即ち、液晶パネル２０
０内に信号線２０２および走査線２０４がマトリクス状
に形成され、それらの交点に画素電極２１０および薄膜
トランジスタ２１２からなるスイッチ素子が設けられ、
そのスイッチ素子を走査線駆動回路２３０によって１水
平ライン毎に順次オン・オフ駆動することにより、信号
線駆動回路２２０より信号線２０２に供給される信号電
圧を所定の画素電極２１０に選択的に供給し、画素電極
２１０と対向電極２１４の間に挾持された液晶２１６を
励起し、液晶層を通過する光を信号電圧にて変調するこ
とにより、多階調の画像表示を行なう。

【００２２】さて、この発明は前記の信号線駆動回路を
改良したもので、以下に信号線駆動回路の各実施例につ
いて述べることにする。尚、従来例（図１２）の信号線
駆動回路と対応する回路素子には、同一符号を付してあ
る。（第１の実施例）

【００２３】この第１の実施例は請求項１および２に対
応する信号線駆動回路であり、図１に示すように構成さ
れている。即ち、図１において符号１は直並列変換回
路、２１，２２・・・２ｎはデコ−ダ、３１，３２・・
・３ｎは電圧選択回路、４は水平スタ−ト信号ＳＴＨ入
力端子、５は水平シフトクロックＣＰＨ入力端子、６
０，６１，６２・・・６m-1 はｍビット階調デジタル画
像信号入力端子、７１，７２・・・７ｋはスイッチ、８
１，８２・・・８ｎは出力端子、９は液晶駆動用方形波
電圧発生回路、Ｖ１，Ｖ２……Ｖｋは液晶駆動電圧発生
出力、１０は方形波電圧の周波数制御信号入力端子、１
１１，１１２・・・１１ｎはＡＮＤゲ−ト（論理積回
路）、１２１，１２２・・・１２ｎは２進全加算器、１
３は加算制御信号入力端子である。さて次に、この第１
の実施例の動作について説明する。

【００２４】図１において、２⁰ ，２¹ ，２² ・・・２
^m-1 桁で構成されるｍビット階調デジタル画像信号が、
端子６０，６１，６２・・・６m-1 より直並列変換回路
１に入力され、端子４および５より入力される水平スタ
−ト信号ＳＴＨおよび水平シフトクロックＣＰＨの制御
により、１ライン分毎に直並列変換されて、出力端子
（１Ｑ０，１Ｑ１，１Ｑ２・・・１Ｑm-1 ），（２Ｑ
０，２Ｑ１，２Ｑ２・・・２Ｑm-1 ）・・・（ｎＱ０，
ｎＱ１，ｎＱ２・・・ｎＱm-1 ）に、ｍビット階調デジ
タル画像信号に従ってそれぞれ例えば図２（ａ）〜
（ｄ）に示すようなｍビットの画素階調デ−タを得る。
これらの画素階調デ−タのうち（ａ）に示す２⁰ 桁（Ｌ
ＳＢ）を除く(m-1) ビット階調デ−タは、加算器１２
１，１２２・・・１２ｎの被加算デ−タ入力端子Ａ０，
Ａ１・・Ａm-2 にそれぞれ供給され、２⁰ 桁（ＬＳＢ）
デ−タは、ＡＮＤゲ−ト１１１，１１２・・・１１ｎの
一方の入力端子にそれぞれ供給される。他方の入力端子
には、各ＡＮＤゲ−ト共通に、端子１３より図２（ｅ）
に示されるように所定の期間Ｔ１（例えば２フレ−ム期
間）毎に極性が反転する加算制御信号が供給される。従
って、各ＡＮＤゲ−ト１１１，１１２・・・１１ｎの出
力には、図２（ｆ）に示されるように加算制御信号
（ｅ）の高レベル期間のみ２⁰ 桁デ−タ（ａ）がゲ−ト
されて得られる。

【００２５】この出力信号（ｆ）は、加算器１２１，１
２２・・・１２ｎの加算デ−タ入力端子Ｂ０に供給さ
れ、被加算デ−タ入力端子Ａ０，Ａ１・・・Ａm-2 に供
給されている図２（ｂ）〜（ｄ）の(m-1) ビット階調デ
−タに対し、１ＬＳＢのデ−タとして加算される。図２
（ｇ）および（ｈ）に加算出力のうちの２¹ 桁および２
² 桁を示す。即ち、所定期間Ｔ１毎に、２⁰ 桁デ−タ
（ａ）の内容に応じて、１ＬＳＢの加算が行なわれる。
これらの加算出力は、(m-1) ビットデコ−ダ２１，２２
・・・２ｎの入力端子Ａ０，Ａ１・・・Ａm-2 に供給さ
れてそれぞれ復号化され、電圧選択回路３１，３２・・
・３ｎ内のスイッチ７１，７２・・・７ｋをオン・オフ
制御する。そして、スイッチ７１，７２・・・７ｋの入
力側に供給されている方形波電圧発生回路９から液晶駆
動用の方形波電圧Ｖ１，Ｖ２・・・Ｖｋの中から画像信
号レベルに対応するものを選択して、出力端子８１，８
２・・・８ｎよりそれぞれ出力させる。

【００２６】この時、スイッチ７１，７２・・・７ｋの
入力側に供給されている液晶駆動用の方形波電圧は、図
３のＶ１，Ｖ２・・・Ｖｋに示すように、各方形波電圧
に共通の中心電圧Ｖｓｃの上下に絶対値の等しい２つの
レベル（Ｖ１ＰとＶ１Ｎ），（Ｖ２ＰとＶ２Ｎ）・・・
（ＶｋＰとＶｋＮ）を、所定の期間Ｔ２毎に交互にと
る。この所定期間Ｔ２は、液晶表示装置の駆動方式によ
り決定されるが、フレ−ム周期（あるいはその整数倍）
又はライン周期（あるいはその整数倍）が好ましい。図
１の端子１０にＴ２を制御する信号が供給される。液晶
駆動用の方形波電圧Ｖ１，Ｖ２・・・Ｖｋの数およびス
イッチ７１，７２・・・７ｋの数（ｋの値）は、表示階
調数によって決まるが、この第１の実施例においては後
述のように表示階調数の半数で良い。例えば、１５階調
表示を行なう場合は、液晶駆動電圧Ｖ１，Ｖ２・・・Ｖ
８およびスイッチ７１，７２・・・７８を設ければ良
い。即ち、デコ−ダ入力は２進全加算器のキャリ−を無
視するので、ｍビット階調デジタル画像信号入力とすれ
ば、階調数２^m −１の表示が可能で、又、電圧選択回路
内のスイッチは２^m-1 個設ければ良い。

【００２７】次に、図１の出力端子８１，８２・・・８
ｎに得られる液晶駆動出力を用いて駆動される液晶表示
装置の画素に供給される駆動電圧と表示階調数について
説明する。

【００２８】図４（ａ）〜（ｄ）はこの第１の実施例の
駆動回路を用いて液晶表示装置を駆動した場合の画素に
供給される電圧を説明するための電圧波形図で、（ａ）
は図２（ｅ）で説明した加算制御信号であり、所定期間
Ｔ１（例えば２フレ−ム期間）毎に極性は反転してい
る。（ｂ）は図２（ａ）で説明したｍビットの画素階調
デ−タのうちの２⁰ 桁（ＬＳＢ）デ−タである。加算制
御信号（ａ）の高レベル期間に、２⁰ 桁（ＬＳＢ）デ−
タ（ｂ）が高レベル（デ−タ『有り』）となる時、例え
ば図４のτで示す期間では、図２でも説明したように、
図１のデコ−ダ２１，２２……２ｎへの入力デ−タに対
して１ＬＳＢの加算が行なわれているので、電圧選択回
路３１，３２……３ｎは１つ上のレベルの液晶駆動電圧
を選択することになる。

【００２９】従って、或る画素に供給される駆動電圧
は、例えば図４（ｃ）に示すように、画素階調デ−タの
うちの２⁰ 桁デ−タ（ｂ）が低レベル（デ−タ『無
し』）の時に、（Ｖ１ＰとＶ１Ｎ）が所定期間Ｔ２（例
えば１フレ−ム期間）毎に交互に供給されていたと仮定
する。２⁰ 桁デ−タ（ｂ）が高レベル（デ−タ『有
り』）となると、加算制御信号（ａ）が低レベル期間で
は液晶駆動電圧に変化がないが、高レベル期間では、１
つ上のレベルの液晶駆動電圧Ｖ２ＰとＶ２Ｎが供給され
る。任意の画素について説明すると、図４（ｄ）に示す
ように、２⁰ 桁デ−タ（ｂ）が低レベル（デ−タ『無
し』）の時、あるいは加算制御信号（ａ）が低レベル期
間に液晶駆動電圧ＶｉＰとＶｉＮが供給されている場
合、２⁰ 桁デ−タ（ｂ）が高レベル（デ−タ『有り』）
になると、加算制御信号（ａ）の高レベル期間毎にＶ
（ｉ＋１）ＰとＶ（ｉ＋１）Ｎが供給されることになる
（０≦ｉ≦ｋ−１）。

【００３０】即ち、２⁰ 桁デ−タ（ｂ）の有無により、
画素に供給される液晶駆動電圧は２種に制御される。従
って、図１におけるスイッチ７１，７２・・・７ｋおよ
び図３の液晶駆動電圧Ｖ１，Ｖ２・・・Ｖｋに対して、
この第１の実施例によれば、Ｖ１，Ｖ２・・・Ｖｋの電
圧に加え、これらの電圧の大略中間の電圧を液晶表示装
置の画素に供給することが出来る。今、ｋの値を８とす
ると、１５種類の駆動電圧を液晶表示装置の画素に供給
することが出来、１５階調表示が可能である。（第２の
実施例）

【００３１】この第２の実施例は請求項１および３に対
応する信号線駆動回路であり、図５に示すように構成さ
れ、第１の実施例と対応する回路素子には同一符号を付
してある。図５において符号１は直並列変換回路、１１
はＡＮＤゲ−ト、１２は２進全加算器、１３は加算制御
信号入力端子、６０，６１，６２・・・６m-1 はｍビッ
ト階調デジタル画像信号入力端子である。

【００３２】この第２の実施例が先の第１の実施例と相
違する点は、ＡＮＤゲ−ト１１および加算器１２を直並
列変換回路１の入力側に設けることにより、それぞれ一
回路で済むように、回路の簡略化を図った点である。さ
て次に、この第２の実施例の動作について説明する。

【００３３】図５において、２⁰ ，２¹ ，２² ・・・２
^m-1 桁で構成されるｍビット階調デジタル画像信号が、
端子６０，６１，６２・・・６m-1 より供給されると、
２⁰ 桁（ＬＳＢ）を除く(m-1) ビット階調デジタル画像
信号は加算器１２の被加算デ−タ入力端子Ａ１，Ａ１・
・Ａm-１にそれぞれ供給され、２⁰ 桁（ＬＳＢ）画像信
号はＡＮＤゲ−ト１１の一方の入力端子に供給される。
他方の入力端子には、端子１３より図２（ｅ）に示した
加算制御信号が供給されている。この加算制御信号
（ｅ）の高レベル期間に、２⁰ 桁（ＬＳＢ）画像信号が
ゲ−トされ、被加算デ−タ入力端子Ａ１，Ａ２・・・Ａ
m-1 に供給されている(m-1) ビット階調デジタル画像信
号に対し、端子Ｂ１のデ−タが高レベルなら１ＬＳＢの
デ−タ加算が行なわれる。加算出力は、直並列変換回路
１の入力端子ＤＯ，Ｄ１・・・Ｄm-2に供給され端子４
および５より入力される水平スタ−ト信号ＳＴＨおよび
水平シフトクロックＣＰＨの制御により、１ライン分毎
に直並列変換される。以降の動作は、第１の実施例と同
様である。

【００３４】この第２の実施例は、２進全加算器１２、
ＡＮＤゲ−ト１１を直並列変換回路１の入力側に設ける
ことにより、駆動回路の簡略化を図ったものである。こ
の場合、直並列変換回路１内のシフトレジスタおよび
（m-1)ビットデコ−ダ２１，２２・・・２ｎは共に（m-
1)ビット対応で良く、図１２に示す従来技術の駆動用集
積回路素子を利用出来る。即ち、従来用いていた駆動用
集積回路素子に若干の付加回路を設けるのみで、表示出
来る階調数を大幅に増加出来るという利点がある。

【００３５】尚、前記の第１の実施例および第２の実施
例では、２進全加算器を用いたが、これに特定されるも
のではなく、減算器を用いて実施例での加算処理に代え
減算処理を行っても、同様の効果を奏する。又、ラッチ
などの他の論理回路と組合わせて使用することもある。
（第３の実施例）

【００３６】第１の実施例および第２の実施例では、階
調デジタル画像信号がｍビットでありながら、表示可能
な階調数は２^m-1 である。このため、階調デジタル画像
信号としては表示不能なビットパタ−ンを入力しないよ
うに液晶表示装置への画像信号供給側で配慮することが
必要となる。この第３の実施例では、これを改善し、い
かなるビットパタ−ンの画像信号をも入力可能となるよ
うにしたものである。この第３の実施例は請求項４に対
応する信号線駆動回路であり、図６に示すように構成さ
れ、第１の実施例（図１）と相違するのは直並列変換回
路１とＡＮＤゲ−ト１１１，１１２・・・１１ｎとの間
にＡＮＤゲ−ト１４１，１４２・・・１４ｎおよびＮＡ
ＮＤゲ−ト１５１，１５２・・・１５ｎを設けた点であ
る。尚、第１の実施例と対応する回路素子には同一符号
を付してある。即ち、図６において符号１は直並列変換
回路、２１，２２・・・２ｎはデコ−ダ、３１，３２・
・・３ｎは電圧選択回路、４は水平スタ−ト信号ＳＴＨ
入力端子、５は水平シフトクロックＣＰＨ入力端子、６
０，６１，６２・・・６m-1 はｍビット階調デジタル画
像信号入力端子、７１，７２・・・７ｋはスイッチ、８
１，８２・・・８ｎは出力端子、９は液晶駆動用方形波
電圧発生回路、Ｖ１，Ｖ２……Ｖｋは液晶駆動電圧発生
出力、１０は方形波電圧の周波数制御信号入力端子、１
１１，１１２・・・１１ｎはＡＮＤゲ−ト（論理積回
路）、１２１，１２２・・・１２ｎは２進全加算器、１
３は加算制御信号入力端子、１４１，１４２・・・１４
ｎはＡＮＤゲ−ト、１５１，１５２・・・１５ｎはＮＡ
ＮＤゲ−トである。さて次に、この第３の実施例の動作
について説明する。

【００３７】この第３の実施例は、ＡＮＤゲ−ト１４
１，１４２・・・１４ｎ、ＮＡＮＤゲ−ト１５１，１５
２・・・１５ｎの動作を除いて、前記第１の実施例と同
様動作を行なう。尚、第１の実施例の動作説明で使用し
た図２〜図４を使用する。

【００３８】即ち、図６において、２⁰ ，２¹ ，２² ・
・・２^m-1 桁で構成されるｍビット階調デジタル画像信
号が、端子６０，６１，６２・・・６m-1 より直並列変
換回路１に入力され、端子４および５より入力される水
平スタ−ト信号ＳＴＨおよび水平シフトクロックＣＰＨ
の制御により、１ライン分毎に直並列変換されて、出力
端子（１Ｑ０，１Ｑ１，１Ｑ２・・・１Ｑm-1 ），（２
Ｑ０，２Ｑ１，２Ｑ２・・・２Ｑm-1 ）・・・（ｎＱ
０，ｎＱ１，ｎＱ２・・・ｎＱm-1 ）に、ｍビット階調
デジタル画像信号に従ってそれぞれ例えば図２（ａ）〜
（ｄ）に示すようなｍビットの画素階調デ−タを得る。
これらの画素階調デ−タのうち（ａ）に示す２⁰ 桁（Ｌ
ＳＢ）を除く(m-1) ビット階調デ−タは、加算器１２
１，１２２・・・１２ｎの被加算デ−タ入力端子Ａ０，
Ａ１・・・Ａm-2 にそれぞれ供給され、又、これらの(m
-1) ビット階調デ−タはＮＡＮＤゲ−ト１５１，１５２
・・・１５ｎに供給される。一方、２⁰ 桁（ＬＳＢ）デ
−タおよびＮＡＮＤゲ−ト１５１，１５２・・・１５ｎ
の出力はＡＮＤゲ−ト１４１，１４２・・・１４ｎに入
力される。２⁰ 桁（ＬＳＢ）を除く(m-1) ビット階調デ
−タが最大値である場合には、ＮＡＮＤゲ−ト１５１，
１５２・・・１５ｎの働きによりＡＮＤゲ−ト１４１，
１４２・・・１４ｎの出力は、２⁰ 桁デ−タの高レベ
ル、低レベルに拘らず、低レベルとなる。このＡＮＤゲ
−ト１４１，１４２・・・１４ｎの出力は、ＡＮＤゲ−
ト１１１，１１２・・・１１ｎの一方の入力端子にそれ
ぞれ供給される。他方の入力端子には、各ＡＮＤゲ−ト
共通に、端子１３より図２（ｅ）に示されるように所定
の期間Ｔ１（例えば２フレ−ム期間）毎に極性が反転す
る加算制御信号が供給される。従って、各ＡＮＤゲ−ト
１１１，１１２・・・１１ｎの出力には、図２（ｆ）に
示されるように加算制御信号（ｅ）の高レベル期間のみ
２⁰ 桁デ−タ（ａ）がゲ−トされて得られる。

【００３９】この出力信号（ｆ）は、加算器１２１，１
２２・・・１２ｎの加算デ−タ入力端子ＢＯに供給さ
れ、被加算デ−タ入力端子Ａ０，Ａ１・・・Ａm-2 に供
給されている図２（ｂ）〜（ｄ）の(m-1) ビット階調デ
−タに対し、１ＬＳＢのデ−タとして加算される。図２
（ｇ）および（ｈ）に加算出力のうちの２¹ 桁および２
² 桁を示す。即ち、所定期間Ｔ１毎に、２⁰ 桁デ−タ
（ａ）の内容に応じて、１ＬＳＢの加算が行なわれる。
これらの加算出力は、(m-1) ビットデコ−ダ２１，２２
・・・２ｎの入力端子Ａ０，Ａ１・・・Ａm-2 に供給さ
れてそれぞれ復号化され、電圧選択回路３１，３２・・
・３ｎ内のスイッチ７１，７２・・・７ｋをオン・オフ
制御する。そして、スイッチ７１，７２・・・７ｋの入
力側に供給されている方形波電圧発生回路９から液晶駆
動用の方形波電圧Ｖ１，Ｖ２・・・Ｖｋの中から画像信
号レベルに対応するものを選択して、出力端子８１，８
２・・・８ｎよりそれぞれ出力させる。

【００４０】さて、この駆動回路においては、２進全加
算器１２１，１２２・・・１２ｎの被加算デ−タ入力端
子Ａ０，Ａ１・・・Ａm-2 に供給される（m-1)ビット階
調デ−タが最大値である場合には、ＮＡＮＤゲ−ト１５
１，１５２・・・１５ｎの働きによりＡＮＤゲ−ト１４
１，１４２・・・１４ｎを閉じ、２⁰ 桁デ−タが高レベ
ルとなっても所定期間毎の１ＬＳＢのデ−タ加算を停止
させる。これにより、レベルの隣り合わない２つの液晶
駆動電圧即ち図３のＶｋとＶ１が交互に選択されて出力
されるケ−スを防止している。

【００４１】従って、液晶表示装置はｍビット階調デ−
タとして全ての種類のビットパタ−ンを受け付けること
が可能になり、ｍビット階調デ−タの生成側で表示不可
能なレベルのビットパタ−ンを考慮する必要がなくな
る。（第４の実施例）

【００４２】この第４の実施例は請求項５に対応する信
号線駆動回路であり、第３の実施例と同様な機能を有す
る回路を簡略化して実現したもので、図７に示すように
構成され、上記第３の実施例と対応する回路素子には同
一符号を付してある。即ち、１は直並列変換回路、１１
はＡＮＤゲ−ト、１２は２進全加算器、１３は加算制御
信号入力端子、１４はＡＮＤゲ−ト、１５はＮＡＮＤゲ
−ト、６０，６１，６２・・・６m-1 はｍビット階調デ
ジタル画像信号入力端子である。この第４の実施例で
は、ｍビット階調デジタル画像信号に対して、（m-1)ビ
ット階調に対応出来る直並列変換回路で良い。更に、Ａ
ＮＤゲ−ト１１および１４とＮＡＮＤゲ−ト１５がそれ
ぞれ１回路で良いという特徴がある。次に、この第４の
実施例の動作について説明する。この場合も、図２およ
び図３を使用する。

【００４３】即ち、図７において、２⁰ ，２¹ ，２² ・
・・２^m-1 桁で構成されるｍビット階調デジタル画像信
号が、入力端子６０，６１，６２・・・６m-1 より供給
されると、２⁰ 桁を除く（m-1)ビット階調デジタル画像
信号は、加算器１２の被加算デ−タ入力端子Ａ０，Ａ１
・・・Ａm-2 に供給される。又、これら２⁰ 桁を除く
（m-1)ビット階調デジタル画像信号は、ＮＡＮＤゲ−ト
１５に入力される。ＮＡＮＤゲ−ト１５の出力はＡＮＤ
ゲ−ト１４の一方の入力端子に加えられ、又、ＡＮＤゲ
−ト１４の他方の入力端子には２⁰ （ＬＳＢ）画像信号
が供給される。ＡＮＤゲ−ト１４の出力はＡＮＤゲ−ト
１１の一方の入力端子に供給され、又、ＡＮＤゲ−ト１
１の他方の入力端子には、端子１３より図２（ｅ）に示
した加算制御信号が供給されている。この加算制御信号
の高レベル期間に、前記の２⁰ 桁（ＬＳＢ）画像信号が
ゲ−トされ、加算器１２の加算デ−タ入力端子ＢＯに供
給され、被加算デ−タ入力端子ＡＯ，Ａ１・・・Ａm-2
に供給されている（m-1)ビット階調デジタル画像信号に
対し、入力端子ＢＯのデ−タが高レベルなら、１ＬＳＢ
のデ−タ加算が行なわれる。加算出力は、直並列変換回
路１の入力端子ＤＯ，Ｄ１・・・Ｄm-2 に供給され、端
子４および５より入力される水平スタ−ト信号ＳＴＨお
よび水平シフトロックＣＰＨの制御により、１ライン分
毎に直並列変換される。この直並列変換された出力は、
（m-1)ビットデコ−ダ２１，２２・・・２ｎの入力端子
ＡＯ，Ａ１・・・Ａm-2 に供給されてそれぞれ復号化さ
れ、電圧選択回路３１，３２・・・３ｎ内のスイッチ７
１，７２・・・７ｋをオン・オフ制御する。そして、ス
イッチ７１，７２・・・７ｋの入力側に供給されている
方形波電圧発生回路９から液晶駆動用の方形波電圧Ｖ
１，Ｖ２・・・Ｖｋの中から画像信号レベルに対応する
ものを選択して、出力端子８１，８２・・・８ｎよりそ
れぞれ出力させる。

【００４４】この時、（m-1)ビット階調デジタル画像信
号が最大値である場合には、ＮＡＮＤゲ−ト１５の働き
によりＡＮＤゲ−ト１４を閉じ、２⁰ 桁デ−タが高レベ
ルとなっても１ＬＳＢのデ−タ加算を停止させる。これ
により、レベルの隣り合わない２つの液晶駆動電圧即ち
図３のＶｋとＶ１が交互に選択されて出力されるケ−ス
を防止している。

【００４５】この第４の実施例では、２進全加算器１
２、ＡＮＤゲ−ト１１および１４とＮＡＮＤゲ−ト１５
を直並列変換回路１の入力側に設けることにより、駆動
回路の簡略化を図ったものである。この場合、直並列変
換回路１内のシフトレジスタおよび（m-1)ビットデコ−
ダ２１，２２・・・２ｎは共に（m-1)ビット対応で良
く、図１２に示す従来技術の駆動用集積回路素子を利用
出来る。即ち、第２の実施例と同様に従来用いていた駆
動用集積回路素子に若干の付加回路を設けるのみで、表
示出来る階調数を大幅に増加出来るという利点がある。

【００４６】尚、上記の第３および第４の実施例では２
進全加算器を用いたが、これに特定されるものではな
く、減算器を用いて各実施例での加算処理に代え減算処
理を行なっても、同様の効果が得られる。この時、被減
算デ−タとなる（m-1)ビット階調デジタル画像信号が最
小値である場合には、１ＬＳＢの減算を停止させるゲ−
ト回路を減算器に付加すれば良い。又、ラッチなどの他
の論理回路と組み合わせて使用しても良い。（第５の実
施例）

【００４７】第１乃至第４の実施例ではｍビット階調デ
ジタル画像信号の入力を受けながら、２^m −１個の階調
しか選択出来なかったが、この第５の実施例は２^m 個の
階調を選択することが出来るようにしたものである。

【００４８】この第５の実施例は請求項６および７に対
応する信号線駆動回路であり、図８に示すように構成さ
れ、第１の実施例（図１）と比べて特に電圧選択回路内
のスイッチの数を１つ増加させたものである。尚、上記
第１の実施例と対応する回路素子には同一符号を付して
ある。即ち、符号１は直並列変換回路、２１，２２・・
・２ｎはデコ−ダ、３１，３２・・・３ｎは電圧選択回
路、４は水平スタ−ト信号ＳＴＨ入力端子、５は水平シ
フトクロックＣＰＨ入力端子、６０，６１，６２・・・
６m-1 はｍビット階調デジタル画像信号入力端子、７
１，７２・・・７ｋ，７k+1 はスイッチ、８１，８２・
・・８ｎは出力端子、９は液晶駆動用方形波電圧発生回
路、Ｖ１，Ｖ２……Ｖｋ，Ｖk+1は液晶駆動電圧発生出
力、１０は方形波電圧の周波数制御信号入力端子、１１
１，１１２・・・１１ｎはＡＮＤゲ−ト、１２１，１２
２・・・１２ｎは２進全加算器、１３は加算制御信号入
力端子である。

【００４９】さて次に、この第５の実施例の動作につい
て説明するが、大部分が上記の第１の実施例と同様のた
め説明が重複するが、以下、述べることにする。又、第
１の実施例の動作説明で用いた図２も同様につき参照す
る。

【００５０】図８において、２⁰ ，２¹ ，２² ・・・２
^m-1 桁で構成されるｍビット階調デジタル画像信号が、
端子６０，６１，６２・・・６m-1 より直並列変換回路
１に入力され、端子４および５より入力される水平スタ
−ト信号ＳＴＨおよび水平シフトクロックＣＰＨの制御
により、１ライン分毎に直並列変換されて、出力端子
（１Ｑ０，１Ｑ１，１Ｑ２・・・１Ｑm-1 ），（２Ｑ
０，２Ｑ１，２Ｑ２・・・２Ｑm-1 ）・・・（ｎＱ０，
ｎＱ１，ｎＱ２・・・ｎＱm-1 ）に、それぞれ例えば図
２（ａ）〜（ｄ）に示すようなｍビットの画素階調デ−
タを得る。これらの画素階調デ−タのうち（ａ）に示す
２⁰ 桁（ＬＳＢ）を除く(m-1) ビット階調デ−タは、加
算器１２１，１２２・・・１２ｎの被加算デ−タ入力端
子Ａ０，Ａ１・・・Ａm-2 にそれぞれ供給され、前記２
⁰ 桁（ＬＳＢ）デ−タはＡＮＤゲ−ト１１１，１１２・
・・１１ｎの一方の入力端子にそれぞれ供給される。他
方の入力端子には、各ＡＮＤゲ−ト共通に、端子１３よ
り図２（ｅ）に示されるように所定の期間Ｔ１（例えば
２フレ−ム期間）毎に極性が反転する加算制御信号が供
給される。従って、各ＡＮＤゲ−トの出力には、図２
（ｆ）に示されるように加算制御信号（ｅ）の高レベル
期間のみ２⁰ 桁デ−タ（ａ）がゲ−トされて得られる。

【００５１】この出力信号（ｆ）は、加算器１２１，１
２２・・・１２ｎの加算デ−タ入力端子ＢＯに供給さ
れ、被加算デ−タ入力端子Ａ０，Ａ１・・・Ａm-2 に供
給されている図２（ｂ）〜（ｄ）の(m-1) ビット階調デ
−タに対し、１ＬＳＢのデ−タとして加算される。図２
（ｇ）および（ｈ）に加算出力のうちの２¹ 桁および２
² 桁を示す。即ち、所定期間Ｔ１毎に、２⁰ 桁デ−タ
（ａ）の内容に応じて、１ＬＳＢの加算が行なわれる。
この時、図２（ｂ）〜（ｄ）の(m-1) ビット階調デ−タ
が最大値である場合には、１ＬＳＢの加算結果として、
桁上げデ−タが加算器１２１，１２２・・・１２ｎのキ
ャリ−端子Ｃm-2 に出力される。これらの(m-1) ビット
階調デ−タ（ｇ），（ｈ）・・・および１ビットの桁上
げデ−タよりなる加算結果デ−タは、ｍビットデコ−ダ
２１，２２・・・２ｎの入力端子Ａ０，Ａ１・・・Ａm-
1 に供給されてそれぞれ復号化され、電圧選択回路３
１，３２・・・３ｎ内のスイッチ７１，７２・・・７
ｋ，７k+1 をオン・オフ制御する。そして、スイッチ７
１，７２・・・７ｋ，７k+1 の入力側に供給されている
方形波電圧発生回路９から液晶駆動用の方形波電圧Ｖ
１，Ｖ２・・・Ｖｋ，Ｖk+1 の中から画像信号レベルに
対応するものを選択して、出力端子８１，８２・・・８
ｎよりそれぞれ出力させる。

【００５２】この時、スイッチ７１，７２・・・７ｋ，
７k+1 の入力側に供給されている液晶駆動用の方形波電
圧は、図９のＶ１，Ｖ２・・・Ｖｋ，Ｖk+1 に示すよう
に、各方形波電圧に共通の中心電圧Ｖｓｃの上下に絶対
値の等しい２つのレベル（Ｖ１ＰとＶ１Ｎ），（Ｖ２Ｐ
とＶ２Ｎ）・・・（ＶｋＰとＶｋＮ），（Ｖk+1 ＰとＶ
k+1 Ｎ）を、所定の期間Ｔ２毎に交互にとる。この所定
期間Ｔ２は、液晶表示装置の駆動方式により決定される
が、フレ−ム周期（あるいはその整数倍）又はライン周
期（あるいはその整数倍）が好ましい。図８の端子１０
にＴ２を制御する信号が供給される。上記の液晶駆動用
の方形波電圧Ｖ１，Ｖ２・・・Ｖｋ，Ｖk+1 の数および
スイッチ７１，７２・・・７ｋ，７k+1 の数（k+1)につ
いては、入力のｍビット階調デジタル画像信号に対し
て、(m-1) ビットのデコ−ド数（ｋ）に１を加えた数で
ある。例えば、３ビット階調（８階調）画像信号に対し
ては５であり、４ビット階調（１６階調）画像信号に対
しては９である。即ち、この第５の実施例においては表
示階調数の約半数の液晶駆動電圧およびスイッチを設け
るだけで良い。

【００５３】２⁰ 桁デ−タ（ｂ）の有無により、画素に
供給される液晶駆動電圧は２種に制御される。従って、
図８におけるスイッチ７１，７２・・・７ｋ，７k+1 お
よび図９の液晶駆動電圧Ｖ１，Ｖ２・・・Ｖｋ，Ｖk+1
に対して、この第５の実施例によれば、Ｖ１，Ｖ２・・
・Ｖｋ，Ｖk+1 の電圧に加え、これらの電圧の大略中間
の電圧を液晶表示装置の画素に供給することが出来る。
従って、前述したように、それぞれ９個のスイッチおよ
び液晶駆動電圧を設けることにより、１６階調表示が可
能である。（第６の実施例）

【００５４】この第６の実施例は請求項６、８に対応す
る信号線駆動回路であり、第５の実施例と同様の機能を
より簡略化した構成で実現したもので、図１０に示すよ
うに構成され、上記第５の実施例と対応する回路素子に
は同一符号を付してある。

【００５５】即ち、符号１は直並列変換回路、１１はＡ
ＮＤゲ−ト、１２は２進全加算器、１３は加算制御信号
入力端子、２１，２２・・・２ｎはデコ−ダ、３１，３
２・・・３ｎは電圧選択回路、４は水平スタ−ト信号Ｓ
ＴＨ入力端子、５は水平シフトクロックＣＰＨ入力端
子、６０，６１，６２・・・６m-1 はｍビット階調デジ
タル画像信号入力端子、７１，７２・・・７ｋ，７k+1
はスイッチ、８１，８２・・・８ｎは出力端子、９は液
晶駆動用方形波電圧発生回路、Ｖ１，Ｖ２……Ｖｋ，Ｖ
k+1 は液晶駆動電圧発生出力である。この第６の実施例
においては、２進全加算器１２を直並列変換回路１の入
力側に設けることにより、回路の簡略化を図ったもので
ある。これにより、ＡＮＤゲ−ト１１および２進全加算
器１２をそれぞれ１回路設けるのみで良い。その他は、
第５の実施例と同様であるので、説明を省略する。さて
次に、この第６の実施例の動作について説明するが、第
１の実施例の動作説明で用いた図２を参照することにす
る。

【００５６】図１０において、２⁰ ，２¹ ，２² ・・・
２^m-1 桁で構成されるｍビット階調デジタル画像信号
が、端子６０，６１，６２・・・６m-1 より供給される
と、２⁰ 桁を除く(m-1) ビット階調デジタル画像信号
は、加算器１２の被加算デ−タ入力端子Ａ０，Ａ１・・
・Ａm-2 に供給され、前記２⁰ 桁（ＬＳＢ）画像信号は
ＡＮＤゲ−ト１１の一方の入力端子に供給される。他方
の入力端子には、端子１３より図２（ｅ）に示した加算
制御信号が供給される。この加算制御信号の高レベル期
間に、２⁰ 桁（ＬＳＢ）画像信号がゲ−トされ、加算器
１２の加算デ−タ入力端子ＢＯに供給され、被加算デ−
タ入力端子Ａ０，Ａ１・・・Ａm-2 に供給されている(m
-1) ビット階調デジタル画像信号に対し、端子ＢＯのデ
−タが高レベルなら、１ＬＳＢの加算が行なわれる。こ
の時、前記(m-1) ビット階調デジタル画像信号が最大値
である場合には、１ＬＳＢの加算結果として、桁上げデ
−タが加算器１２のキャリ−端子Ｃm-2 に出力される。
これらの(m-1) ビット階調デジタル画像信号および１ビ
ットの桁上げデ−タよりなる加算結果信号は、直並列変
換回路１の入力端子Ｄ０，Ｄ１・・・Ｄm-1 に供給さ
れ、端子４および５より入力される水平スタ−ト信号Ｓ
ＴＨおよび水平シフトクロックＣＰＨの制御により、１
ライン分毎に、直並列変換されて画素階調デ−タとな
る。この画素階調デ−タは、ｍビットデコ−ダ２１，２
２・・・２ｎにそれぞれ供給されて復号化される。以降
の動作は、前記第５の実施例と同様である。

【００５７】尚、前記の第５および第６の実施例では２
進全加算器を用いたが、これに特定されるものではな
く、減算器を用いて加算処理に代え減算処理を行なって
も、同様の結果を奏する。この時、(m-1) ビットの被減
算デ−タが最小値であると、１ＬＳＢの減算結果とし
て、桁借りデ−タが減算器より出力される。この１ビッ
ト桁借りデ−タと(m-1) ビット階調デ−タよりなる減算
結果デ−タを、直並列変換回路１又はデコ−ダ２１，２
２・・・２ｎに供給すれば良い。この場合には、図９の
液晶駆動用の方形波電圧Ｖk+1 の振幅は、同図の方形波
電圧Ｖ１の振幅よりも小さく設定される。

【００５８】

【発明の効果】この発明によれば、アクティブマトリク
ス形液晶表示装置のデジタル構成信号線駆動回路におい
て、液晶駆動電圧選択用スイッチの所要数を表示階調数
の約半分の数に低減出来る。これにより、駆動回路のＬ
ＳＩ化に際しては、チップサイズを大幅に縮小出来、安
価な駆動ＬＳＩを提供出来る。

【図面の簡単な説明】

【図１】この発明の第１の実施例に係るアクティブマト
リクス形液晶表示装置の駆動回路を示す回路構成図。

【図２】図１、図６および図８の駆動回路における各種
の信号波形図。

【図３】図１の駆動回路における各種の信号波形図。

【図４】図１の駆動回路を用いた時の画素に供給される
電圧を示す電圧波形図。

【図５】この発明の第２の実施例に係るアクティブマト
リクス形液晶表示装置の駆動回路を示す回路構成図。

【図６】この発明の第３の実施例に係るアクティブマト
リクス形液晶表示装置の駆動回路を示す回路構成図。

【図７】この発明の第４の実施例に係るアクティブマト
リクス形液晶表示装置の駆動回路を示す回路構成図。

【図８】この発明の第５の実施例に係るアクティブマト
リクス形液晶表示装置の駆動回路を示す回路構成図。

【図９】図８の駆動回路における各種の信号波形図。

【図１０】この発明の第６の実施例に係るアクティブマ
トリクス形液晶表示装置の駆動回路を示す回路構成図。

【図１１】アクティブマトリクス形液晶表示装置を示す
平面図。

【図１２】従来のデジタル的に構成された信号線駆動回
路を示す回路構成図。

【図１３】図１２の信号線駆動回路における表示階調数
と液晶駆動電圧のレベル数との関係を示す説明図。

【符号の説明】

１…直並列変換回路、２１，２２・・・２ｎ…デコ−
ダ、３１，３２・・・３ｎ…電圧選択回路、４…水平ス
タ−ト信号入力端子、５…水平シフトクロック入力端
子、６０，６１，６２・・・６m-1 …ｍビット階調デジ
タル画像信号入力端子、７１，７２・・・７ｋ，７k+1
…スイッチ、８１，８２・・・８ｎ…出力端子、９…方
形波電圧発生回路、１１，１１１，１１２・・・１１ｎ
…ＡＮＤゲ−ト、１２，１２１，１２２・・・１２ｎ…
２進全加算器、１３…加算制御信号入力端子、１４，１
４１，１４２・・・１４ｎ…ＡＮＤゲ−ト、１５，１５
１，１５２・・・１５ｎ…ＮＡＮＤゲ−ト、Ｖ１，Ｖ２
・・・Ｖｋ，Ｖk+1 …液晶駆動電圧群。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/36 G02F 1/133 550 G02F 1/133 575 G09G 3/20 623

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ２^０，２^１，２^２，…，２^ｍ−１桁で構
   成されるｍビット階調デジタル画像信号を、１ライン分
   毎に直並列変換して画素階調データとなす直並列変換回
   路と、前記画素階調データを復号化する複数のデコーダ
   と、各表示階調に対応した複数の液晶駆動電圧を発生す
   る電圧発生回路と、前記デコーダの出力に応じて前記液
   晶駆動電圧の１つを選択して出力する複数の電圧選択回
   路とを有し、画素の表示階調に関連して、前記複数の液
   晶駆動電圧の１つを選択して出力する場合と、レベルの
   隣り合う２つの液晶駆動電圧を、所定期間毎に交互に選
   択して出力する場合とが存在するように構成される駆動
   回路を備えたアクティブマトリクス形液晶表示装置にお
   いて、 前記液晶駆動電圧は共通の中心電圧の上下に絶対値の等
   しい２つのレベルを交互にとる方形波電圧からなり、上
   記ｍビット階調階調デジタル画像信号に対して、２
   ^ｍ−１ ＋１個の前記液晶駆動電圧の中から１つを選択し
   て出力する電圧選択回路を具備してなることを特徴とす
   るアクティブマトリクス形液晶表示装置。
2. 【請求項２】 前記画素階調データのうち最下位ビット
   を除く（ｍ−１）ビット階調データに対し、前記最下位
   ビットのデータ内容に応じて、所定期間毎に１ＬＳＢの
   データ加算又は減算を行った後、（ｍ−１）ビットデー
   タと１ビットの桁上げ又は桁借りデータよりなる演算結
   果データを前記デコーダに供給し、そのデコータ出力信
   号により、前記電圧選択回路内に設けられた２ ^ｍ−１ ＋
   １個のスイッチを開閉制御することを特徴する請求項１
   に記載のアクティブマトリクス形液晶表示装置。
3. 【請求項３】 前記ｍビット階調デジタル画像信号のう
   ち最下位ビットのデータ内容に応じて、所定期間毎に１
   ＬＳＢのデータ加算又は減算を行った後、（ｍ−１）ビ
   ット階調デジタル信号と１ビットの桁上げ又は桁借りデ
   ータよりなる演算結果データを前記直並列変換回路を介
   して前記デコーダに供給し、そのデコーダ出力信号によ
   り前記電圧選択回路内に設けられた２ ^ｍ−１ ＋１個のス
   イッチを開閉制御することを特徴する請求項１に記載の
   アクティブマトリクス形液晶表示装置。