JPH07104662B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH07104662B2 JPH07104662B2 JP62013785A JP1378587A JPH07104662B2 JP H07104662 B2 JPH07104662 B2 JP H07104662B2 JP 62013785 A JP62013785 A JP 62013785A JP 1378587 A JP1378587 A JP 1378587A JP H07104662 B2 JPH07104662 B2 JP H07104662B2
- Authority
- JP
- Japan
- Prior art keywords
- bits
- input
- liquid crystal
- circuit
- video signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は多階調ディジタル映像信号を入力して液晶セ
ルを多階調表示する液晶表示装置に関する。
ルを多階調表示する液晶表示装置に関する。
「従来の技術」 アクティブ液晶セル、つまり液晶セル内に画素電極がマ
トリクス状態に形成され、その画素電極の各行配列と、
各列配列とにそれぞれゲートバス、ソースバスが形成さ
れ、これらゲートバス及びソースバスの各交差点におい
て薄膜トランジスタのようなスイッチ素子がそのゲート
バス、ソースバス及び画素電極に接続されて構成されて
いる。
トリクス状態に形成され、その画素電極の各行配列と、
各列配列とにそれぞれゲートバス、ソースバスが形成さ
れ、これらゲートバス及びソースバスの各交差点におい
て薄膜トランジスタのようなスイッチ素子がそのゲート
バス、ソースバス及び画素電極に接続されて構成されて
いる。
このようなアクティブ液晶セルを駆動する映像入力信号
は一般にアナログ信号であった。多階調ディジタル映像
信号により全ディジタル的に処理する駆動装置として第
４図に示すものを先に提案した。すなわちシフトレジス
タ12の初段データ端子に端子11より水平起動信号STHが
入力される。またこのシフトレジスタ12は端子13よりの
映像信号の画素クロック、つまりドットクロックCPHに
よってシフトされる。シフトレジスタ12はそれぞれシフ
ト段121乃至12nを有し、各シフト段121〜12nと対応して
第１ラッチ回路211乃至21nが設けられている。これら第
１ラッチ回路211乃至21nには端子22から多階調ディジタ
ル映像信号が入力されており、そのディジタル映像信号
の階調情報はｍビットである。この端子22よりのディジ
タル映像信号は第１ラッチ回路211乃至21nのデータ端子
にそれぞれ印加されており、各クロック端子にはシフト
レジスタの各段121乃至12nの出力が対応して与えられて
いる。従って水平起動信号（パルス）STHの初めから順
番に各画素データが第１ラッチ回路211乃至21nに順次ラ
ッチされる。即ち各画素クロックごとにシフトレジスタ
12内の信号STHはシフト段121乃至12nを順次シフトし、
その出力によって各画素データが第１ラッチ回路211乃
至21nに順次ラッチされる。
は一般にアナログ信号であった。多階調ディジタル映像
信号により全ディジタル的に処理する駆動装置として第
４図に示すものを先に提案した。すなわちシフトレジス
タ12の初段データ端子に端子11より水平起動信号STHが
入力される。またこのシフトレジスタ12は端子13よりの
映像信号の画素クロック、つまりドットクロックCPHに
よってシフトされる。シフトレジスタ12はそれぞれシフ
ト段121乃至12nを有し、各シフト段121〜12nと対応して
第１ラッチ回路211乃至21nが設けられている。これら第
１ラッチ回路211乃至21nには端子22から多階調ディジタ
ル映像信号が入力されており、そのディジタル映像信号
の階調情報はｍビットである。この端子22よりのディジ
タル映像信号は第１ラッチ回路211乃至21nのデータ端子
にそれぞれ印加されており、各クロック端子にはシフト
レジスタの各段121乃至12nの出力が対応して与えられて
いる。従って水平起動信号（パルス）STHの初めから順
番に各画素データが第１ラッチ回路211乃至21nに順次ラ
ッチされる。即ち各画素クロックごとにシフトレジスタ
12内の信号STHはシフト段121乃至12nを順次シフトし、
その出力によって各画素データが第１ラッチ回路211乃
至21nに順次ラッチされる。
この１ライン（１主走査線）分の画素データのラッチが
終了すると、水平起動信号STHによって第２ラッチ回路2
31乃至23nに第１ラッチ回路211乃至21nの各画素データ
がそれぞれ一斉にラッチされる。この第２ラッチ回路23
1乃至23nの出力は必要に応じてレベルシフタ241乃至24n
によって電圧レベルが変換されてデコーダ251乃至25nに
供給されて、各ｍビットの画素データはデコードされ、
その2mの値の何れかに応じた一つの端子に出力される。
終了すると、水平起動信号STHによって第２ラッチ回路2
31乃至23nに第１ラッチ回路211乃至21nの各画素データ
がそれぞれ一斉にラッチされる。この第２ラッチ回路23
1乃至23nの出力は必要に応じてレベルシフタ241乃至24n
によって電圧レベルが変換されてデコーダ251乃至25nに
供給されて、各ｍビットの画素データはデコードされ、
その2mの値の何れかに応じた一つの端子に出力される。
デコーダ251乃至25nのそのデコード出力は選択回路261
乃至26nに供給され、選択回路261乃至26nには共通に電
圧値V0乃至VSが与えられている。V0乃至VSは入力映像信
号のとり得る階調と対応して2mの種類の値をとるもので
ある。従って各選択回路261乃至26nにおいては、デコー
ダ251乃至25nにおいてデコードされた出力に応じて電圧
V0乃至VSの何れか一つが選択されて出力端子271乃至27n
に出力され、この出力端子271乃至27nは図に示してない
が液晶セルの駆動端子、例えばソースバスに印加され
る。
乃至26nに供給され、選択回路261乃至26nには共通に電
圧値V0乃至VSが与えられている。V0乃至VSは入力映像信
号のとり得る階調と対応して2mの種類の値をとるもので
ある。従って各選択回路261乃至26nにおいては、デコー
ダ251乃至25nにおいてデコードされた出力に応じて電圧
V0乃至VSの何れか一つが選択されて出力端子271乃至27n
に出力され、この出力端子271乃至27nは図に示してない
が液晶セルの駆動端子、例えばソースバスに印加され
る。
１主走査線分のデータが第１ラッチ回路211乃至21nにラ
ッチされると、これらデータは同時に第２ラッチ回路23
1乃至23nにラッチされ、また次の主走査線信号の画素デ
ータが第１ラッチ回路211乃至21nに順次ラッチされる。
以上のことが繰返されることになる。なおレベルシフタ
241乃至24nはその前段側はディジタル処理系であって、
電源としてはいわゆるVDD,VSS系が用いられているが、
液晶セル側においてはこれと異ったその液晶セルに対応
した適切な値をとるようになされており、このためにそ
の電圧を変換する作用をするものである。各画素データ
はｍビットであるから2m個の輝度レベルをとるものであ
り、これに応じてその電圧V0乃至VSの何れかが選択され
て出力されるが、時によるとV0乃至VSのどの電圧をも選
ばないことができると便利な場合があり、このためには
いわゆるインヒビット機能をデコーダ251〜25nに持たせ
ればよい。
ッチされると、これらデータは同時に第２ラッチ回路23
1乃至23nにラッチされ、また次の主走査線信号の画素デ
ータが第１ラッチ回路211乃至21nに順次ラッチされる。
以上のことが繰返されることになる。なおレベルシフタ
241乃至24nはその前段側はディジタル処理系であって、
電源としてはいわゆるVDD,VSS系が用いられているが、
液晶セル側においてはこれと異ったその液晶セルに対応
した適切な値をとるようになされており、このためにそ
の電圧を変換する作用をするものである。各画素データ
はｍビットであるから2m個の輝度レベルをとるものであ
り、これに応じてその電圧V0乃至VSの何れかが選択され
て出力されるが、時によるとV0乃至VSのどの電圧をも選
ばないことができると便利な場合があり、このためには
いわゆるインヒビット機能をデコーダ251〜25nに持たせ
ればよい。
第５図は入力ディジタル映像信号がカラー映像画像の場
合の実施例を示す。映像信号の入力端子28R,28G,28Bに
はそのディジタル化された赤色映像信号VR、緑色映像信
号VG、青色映像信号VBがそれぞれ印加されている。この
例では各色信号の画素データが３ビット、即ちｍ＝３の
場合を示している。また第５図において第４図と対応す
る部分に同一符号を付けているが、特に各色信号、赤色
信号VR、緑色信号VG、青色信号VBの処理と対応して第１
ラッチ回路、第２ラッチ回路、レベルシフタ、デコーダ
選択回路などのサフィクス１〜ｎに更にサフィクスR,G,
Bを付けて示している。このような構成になっているた
め、シフトレジスタ12の第１シフト段121に信号STHがシ
フトされてくると、第１ラッチ回路211R,211G,211Bに対
してそれぞれ端子28R,28G,28Bの色信号の画素データが
ラッチされる。このようにして各色信号は同時に各画素
ごとに順次第１ラッチ回路にラッチされ、１ライン分の
画素データのラッチが終ると、第１ラッチ回路の各デー
タは同時に第２ラッチ回路に移される。以下の動作は第
４図の場合と同様であるので特に説明をしない。
合の実施例を示す。映像信号の入力端子28R,28G,28Bに
はそのディジタル化された赤色映像信号VR、緑色映像信
号VG、青色映像信号VBがそれぞれ印加されている。この
例では各色信号の画素データが３ビット、即ちｍ＝３の
場合を示している。また第５図において第４図と対応す
る部分に同一符号を付けているが、特に各色信号、赤色
信号VR、緑色信号VG、青色信号VBの処理と対応して第１
ラッチ回路、第２ラッチ回路、レベルシフタ、デコーダ
選択回路などのサフィクス１〜ｎに更にサフィクスR,G,
Bを付けて示している。このような構成になっているた
め、シフトレジスタ12の第１シフト段121に信号STHがシ
フトされてくると、第１ラッチ回路211R,211G,211Bに対
してそれぞれ端子28R,28G,28Bの色信号の画素データが
ラッチされる。このようにして各色信号は同時に各画素
ごとに順次第１ラッチ回路にラッチされ、１ライン分の
画素データのラッチが終ると、第１ラッチ回路の各デー
タは同時に第２ラッチ回路に移される。以下の動作は第
４図の場合と同様であるので特に説明をしない。
「発明が解決しようとする問題点」 第４図及び第５図に示した多階調ディジタル映像信号の
駆動装置によればその映像信号のビット数ｍが多くな
り、つまり階調数が多くなると、2m個の選択回路261〜2
6nへ供給する電圧V0〜VSの数が多くなり、それだけ端子
数が多くなり、駆動回路をIC化する上では好ましくな
い。
駆動装置によればその映像信号のビット数ｍが多くな
り、つまり階調数が多くなると、2m個の選択回路261〜2
6nへ供給する電圧V0〜VSの数が多くなり、それだけ端子
数が多くなり、駆動回路をIC化する上では好ましくな
い。
この発明の目的は、駆動回路へ供給する映像信号のビッ
ト数ｍは比較的少なく、従って選択回路へ供給する電圧
数も少なく、それだけ端子数を少なくし、しかも、駆動
回路へ供給する映像信号のビット数ｍで決る階調数2mよ
りも多階表示を可能とする液晶表示装置を提供すること
にある。
ト数ｍは比較的少なく、従って選択回路へ供給する電圧
数も少なく、それだけ端子数を少なくし、しかも、駆動
回路へ供給する映像信号のビット数ｍで決る階調数2mよ
りも多階表示を可能とする液晶表示装置を提供すること
にある。
「問題点を解決するための手段」 この発明によれば、ｍビットの多階調ディジタル映像信
号が駆動回路へ供給され、その駆動回路は、その入力輝
度値（ディジタル値）に応じた駆動電圧を選択して液晶
セルの対応する駆動線へそれぞれ出力する液晶表示装置
において、 入力されたｑビット（ｑはｍより大きい整数）の多階調
ディジタル映像信号の上位ｍビットの値に対し１だけ差
を付けたものを出力する補正回路と、2q-mフィールドを
１フレームとするフレーム毎に、入力されたｑビット中
の下位（ｑ−ｍ）ビットがプリセットされ、フィールド
毎のクロックでカウントダウンするダウンカウンタ回路
と、ダウンカウンタの計数値と“0"とを比較する比較器
と、その比較器の比較結果、計数値が０以上で上位ｍビ
ットを駆動回路へ供給し、計数値が０より小で補正回路
よりのｍビットを駆動回路へ供給する切替え手段とを設
けた。このようにすると見掛上表示される階調の数は2q
となる。
号が駆動回路へ供給され、その駆動回路は、その入力輝
度値（ディジタル値）に応じた駆動電圧を選択して液晶
セルの対応する駆動線へそれぞれ出力する液晶表示装置
において、 入力されたｑビット（ｑはｍより大きい整数）の多階調
ディジタル映像信号の上位ｍビットの値に対し１だけ差
を付けたものを出力する補正回路と、2q-mフィールドを
１フレームとするフレーム毎に、入力されたｑビット中
の下位（ｑ−ｍ）ビットがプリセットされ、フィールド
毎のクロックでカウントダウンするダウンカウンタ回路
と、ダウンカウンタの計数値と“0"とを比較する比較器
と、その比較器の比較結果、計数値が０以上で上位ｍビ
ットを駆動回路へ供給し、計数値が０より小で補正回路
よりのｍビットを駆動回路へ供給する切替え手段とを設
けた。このようにすると見掛上表示される階調の数は2q
となる。
「実施例」 第１図はこの発明の実施例を示し、液晶セル31はアクテ
ィブマトリクス形式のものであり、そのゲートバスにゲ
ート駆動回路32が接続され、ソースバスにソース駆動回
路33が接続される。ソース駆動回路33は第４図（カラー
映像入力の場合は第５図）に示す構成とされる。
ィブマトリクス形式のものであり、そのゲートバスにゲ
ート駆動回路32が接続され、ソースバスにソース駆動回
路33が接続される。ソース駆動回路33は第４図（カラー
映像入力の場合は第５図）に示す構成とされる。
映像入力端子34よりこの例では各画素がD0〜D3の４ビッ
ト（ｑ＝４）の多階調ディジタル映像信号が入力され
る。この映像入力信号中の上位３ビットD1〜D3はゲート
35を通じてソース駆動回路33へ供給されると共にこの３
ビットD1〜D3は補正回路36にて１減算され、３ビットの
出力とされる。この補正回路36の３ビット出力はゲート
37を通じてソース駆動回路33へ供給される。
ト（ｑ＝４）の多階調ディジタル映像信号が入力され
る。この映像入力信号中の上位３ビットD1〜D3はゲート
35を通じてソース駆動回路33へ供給されると共にこの３
ビットD1〜D3は補正回路36にて１減算され、３ビットの
出力とされる。この補正回路36の３ビット出力はゲート
37を通じてソース駆動回路33へ供給される。
この例ではｑ＝4,m＝３であり、ｑ−ｍ＝１であるから
各フレームは21（2q-m）フィールドに分割駆動され、そ
のフィールド信号FRがナンドゲート39へ供給され、この
ナンドゲート39に、入力映像信号の下位（ｑ−ｍ）ビッ
ト、つまりこの例ではD0がインバータ41を通じて供給さ
れる。ナンドゲート39の出力によりゲート35が直接制御
され、ナンドゲート39の出力をインバータ42で反転した
出力でゲート37が制御される。
各フレームは21（2q-m）フィールドに分割駆動され、そ
のフィールド信号FRがナンドゲート39へ供給され、この
ナンドゲート39に、入力映像信号の下位（ｑ−ｍ）ビッ
ト、つまりこの例ではD0がインバータ41を通じて供給さ
れる。ナンドゲート39の出力によりゲート35が直接制御
され、ナンドゲート39の出力をインバータ42で反転した
出力でゲート37が制御される。
この構成において第１フィールドFR＝０の場合はゲート
35が開き、ゲート37が閉じ、入力映像信号中の上位３ビ
ットD1〜D3がソース駆動回路33へ供給される。FR＝１の
第２フィールドにおいては最下位ビットD0が“1"の場合
はゲート35が開かれるが、D0＝０の場合はゲート35が閉
じ、ゲート37が開き、入力ディジタル値から１だけ減算
された値がソース駆動回路33に入力されることになる。
上位３ビットD1〜D3が共に“0"の場合は補正回路36はD1
〜D3を“0"のまま出力する。
35が開き、ゲート37が閉じ、入力映像信号中の上位３ビ
ットD1〜D3がソース駆動回路33へ供給される。FR＝１の
第２フィールドにおいては最下位ビットD0が“1"の場合
はゲート35が開かれるが、D0＝０の場合はゲート35が閉
じ、ゲート37が開き、入力ディジタル値から１だけ減算
された値がソース駆動回路33に入力されることになる。
上位３ビットD1〜D3が共に“0"の場合は補正回路36はD1
〜D3を“0"のまま出力する。
従ってソース駆動回路33の出力、つまり第４図中の選択
回路261〜26nで選択される出力V0〜V7はその入力映像信
号D0〜D3の値により第２図に示すようになる。このよう
に最下位ビットD0が“1"か“0"かにより、D1〜D3の値が
これより１減算した値が駆動回路33に入力され、第１フ
ィールドではD1〜D3の値がそのまま入力されるため、１
フレームで見ると、見掛上V0,V1/2、V1,V3/2,V2,V5/2,V
3,V7/2,V4,V9/2,V5,V11/2,V6,V13/2,V7の15種のレベル
をD0〜D4の値に応じて選択表示される。
回路261〜26nで選択される出力V0〜V7はその入力映像信
号D0〜D3の値により第２図に示すようになる。このよう
に最下位ビットD0が“1"か“0"かにより、D1〜D3の値が
これより１減算した値が駆動回路33に入力され、第１フ
ィールドではD1〜D3の値がそのまま入力されるため、１
フレームで見ると、見掛上V0,V1/2、V1,V3/2,V2,V5/2,V
3,V7/2,V4,V9/2,V5,V11/2,V6,V13/2,V7の15種のレベル
をD0〜D4の値に応じて選択表示される。
補正回路36は１減算ではなく、１加算してもよい。その
場合はD1〜D3が共に“1"の時は、そのままD1〜D3を“1"
として出力する。
場合はD1〜D3が共に“1"の時は、そのままD1〜D3を“1"
として出力する。
一般的にソース駆動回路33の入力映像信号のビット数が
ｍで2m＝Ｓの階調を駆動する場合に、端子34に入力され
る映像信号がｑビットの場合は１フレームを2(q-m)＝ｌ
フィールドで表示し、下位（ｑ−ｍ）ビットの内容に応
じた数のフィールドだけｌフィールド中において補正回
路の出力を駆動回路へ供給する。この場合表示できる階
調数Ｐは Ｐ＝2(q-m)・2m−（2q-m−１） ＝2(q-m)・（2m−１）＋１ となる。先に述べたｑ＝４ビット,m＝３ビット,S＝８レ
ベル、Ｐ−15階調については Ｐ＝2(4-3)・（23−１）＋１＝15 となる。
ｍで2m＝Ｓの階調を駆動する場合に、端子34に入力され
る映像信号がｑビットの場合は１フレームを2(q-m)＝ｌ
フィールドで表示し、下位（ｑ−ｍ）ビットの内容に応
じた数のフィールドだけｌフィールド中において補正回
路の出力を駆動回路へ供給する。この場合表示できる階
調数Ｐは Ｐ＝2(q-m)・2m−（2q-m−１） ＝2(q-m)・（2m−１）＋１ となる。先に述べたｑ＝４ビット,m＝３ビット,S＝８レ
ベル、Ｐ−15階調については Ｐ＝2(4-3)・（23−１）＋１＝15 となる。
入力映像信号がｑビット、駆動回路33へ供給されるビッ
ト数がｍの一般的構成の要部を第３図に示す。端子34の
映像入力信号の上位ｍビットはゲート35へ直接供給され
ると共に補正回路36へ供給される。補正回路36はその入
力が１加算又は１減算され、ｍビットの出力としてゲー
ト37へ供給される。ゲート35,37の両出力は駆動回路33
へ共通に供給される。
ト数がｍの一般的構成の要部を第３図に示す。端子34の
映像入力信号の上位ｍビットはゲート35へ直接供給され
ると共に補正回路36へ供給される。補正回路36はその入
力が１加算又は１減算され、ｍビットの出力としてゲー
ト37へ供給される。ゲート35,37の両出力は駆動回路33
へ共通に供給される。
一方、入力映像信号中の下位（ｑ−ｍ）ビットは、端子
41のフレームの開始を示す信号LDで（ｑ−ｍ）ビットの
ダウンカウンタ42にプリセットされ、カウンタ42は端子
43よりのフィールドごとのクロックCKでダウンカウント
される。カウンタ42の計数値と比較器44で０と比較さ
れ、計数値が０または０より大である時は比較器44の出
力は“1"となり、ゲート35を開き、ゲート37を閉じる。
しかしカウンタ42の計数値が０より小になると、比較器
44の出力が“0"となり、カウンタ42はディスイネーブル
状態になり、計数動作を停止し、またゲート35が閉じ、
ゲート37が開く。
41のフレームの開始を示す信号LDで（ｑ−ｍ）ビットの
ダウンカウンタ42にプリセットされ、カウンタ42は端子
43よりのフィールドごとのクロックCKでダウンカウント
される。カウンタ42の計数値と比較器44で０と比較さ
れ、計数値が０または０より大である時は比較器44の出
力は“1"となり、ゲート35を開き、ゲート37を閉じる。
しかしカウンタ42の計数値が０より小になると、比較器
44の出力が“0"となり、カウンタ42はディスイネーブル
状態になり、計数動作を停止し、またゲート35が閉じ、
ゲート37が開く。
なお端子43のクロックは１フレームを2(q-m)フィールド
とした値をとる。このようにして駆動回路33の出力によ
りｍビット入力に対する2m＝Ｓの階調の各隣接するもの
の間に見掛上2(q-m)−１の階調が得られることになる。
とした値をとる。このようにして駆動回路33の出力によ
りｍビット入力に対する2m＝Ｓの階調の各隣接するもの
の間に見掛上2(q-m)−１の階調が得られることになる。
「発明の効果」 以上述べたようにこの発明によれば、駆動回路に供給す
る複数の駆動電圧2m＝Ｓよりも多くの階調表示を見掛上
行うことができ、従って、多くの階調表示を、液晶駆動
装置の端子数が少ない状態で実施でき、液晶表示装置を
IC化する場合や、小規模構成とする場合に有効である。
る複数の駆動電圧2m＝Ｓよりも多くの階調表示を見掛上
行うことができ、従って、多くの階調表示を、液晶駆動
装置の端子数が少ない状態で実施でき、液晶表示装置を
IC化する場合や、小規模構成とする場合に有効である。
第１図はこの発明による液晶表示装置の一例を示すブロ
ック図、第２図はその入力データと、駆動回路の出力電
圧との関係を示す図、第３図はこの発明装置の一般的構
成例の要部を示すブロック図、第４図は先に提案した白
黒表示の多階調ディジタル映像信号液晶駆動装置を示す
ブロック図、第５図はそのカラー映像信号に適用した例
を示すブロック図である。
ック図、第２図はその入力データと、駆動回路の出力電
圧との関係を示す図、第３図はこの発明装置の一般的構
成例の要部を示すブロック図、第４図は先に提案した白
黒表示の多階調ディジタル映像信号液晶駆動装置を示す
ブロック図、第５図はそのカラー映像信号に適用した例
を示すブロック図である。
Claims (1)
- 【請求項１】入力されたｍビット（ｍは２以上の正の整
数）の多階調ディジタル映像信号が駆動回路へ入力さ
れ、その駆動回路はその入力輝度に応じた駆動電圧を選
択して液晶セルの対応する駆動線へそれぞれ出力する液
晶表示装置において、 入力されたｑビット（ｑはｍより大きい整数）の上記多
階調ディジタル映像信号の上位ｍビットの値に対して１
だけ差を付けたものを出力する補正回路と、 2q-mフィールドを１フレームとするフレーム毎に、上記
入力されたｑビット中の下位（ｑ−ｍ）ビットがプリセ
ットされ、フィールド毎のクロックでカウントダウンす
るダウンカウンタ回路と、 上記ダウンカウンタ回路の計数値と“0"とを比較する比
較器と、 その比較器の比較結果、計数値が０以上で上記上位ｍビ
ットを上記駆動回路へ供給し、計数値が０より小で上記
補正回路よりのｍビットを上記駆動回路へ供給する切替
え手段と、 を設けたことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62013785A JPH07104662B2 (ja) | 1987-01-23 | 1987-01-23 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62013785A JPH07104662B2 (ja) | 1987-01-23 | 1987-01-23 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63182695A JPS63182695A (ja) | 1988-07-27 |
| JPH07104662B2 true JPH07104662B2 (ja) | 1995-11-13 |
Family
ID=11842905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62013785A Expired - Lifetime JPH07104662B2 (ja) | 1987-01-23 | 1987-01-23 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104662B2 (ja) |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5453922A (en) * | 1977-10-07 | 1979-04-27 | Hitachi Ltd | Luminance modulation system of video display unit |
-
1987
- 1987-01-23 JP JP62013785A patent/JPH07104662B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63182695A (ja) | 1988-07-27 |
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