JP3468165B2

JP3468165B2 - 液晶表示装置

Info

Publication number: JP3468165B2
Application number: JP21957099A
Authority: JP
Inventors: 秀夫佐藤; 景山　　寛; 義則青野; 佳朗三上; 敏夫宮沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-08-03
Filing date: 1999-08-03
Publication date: 2003-11-17
Anticipated expiration: 2019-08-03
Also published as: JP2001042839A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス方式の液晶表示装置の駆動回路に関し、特に駆動回
路をアクティブマトリクス基板と同一の基板に形成した
液晶表示装置に関する。

【０００２】

【従来の技術】アクティブマトリクス方式の液晶表示装
置は、互いに直行して配置する複数の信号線と走査線の
交点にトランジスタを形成した表示部と、複数の信号線
と走査線の電圧を制御する駆動回路部で構成される。こ
の表示部に使用するトランジスタは、アモルファスシリ
コン(ａ−Ｓｉ：amorphous−Silicon)薄膜トランジスタ
（ＴＦＴ：Thin−Film Transistor），多結晶シリコン
（ｐ−Ｓｉ：poly− Silicon）ＴＦＴ，単結晶シリコ
ンのＭＯＳ(Metal−Oxide Semicondutor)トランジスタ
などの種類がある。ここでａ−ＳｉＴＦＴはガラス基
板に形成され、その駆動回路は単結晶シリコンの集積回
路が外付けされる。ｐ−ＳｉＴＦＴは石英基板に形成
する高温ｐ−ＳｉＴＦＴとガラス基板に形成する低温
ｐ−ＳｉＴＦＴがあり、いずれもその駆動回路は単結晶
シリコンのＭＯＳトランジスタと共に表示部と同一の基
板に形成される。また、ガラス基板に形成するアモルフ
ァスシリコンＴＦＴと低温ｐ−ＳｉＴＦＴは大型のサ
イズまで実現でき、石英基板と単結晶シリコン基板を用
いるものは中，小型のサイズに限定される。

【０００３】このようなアクティブマトリクス方式の液
晶表示装置の構成および動作をさらに詳しく説明する。

【０００４】表示部のトランジスタは、ゲートを走査線
に、ドレインを信号線に、ソースを表示電極に接続して
いる。この表示電極に対向して１面に透明電極を形成し
た対向基板を設け、液晶はこの表示電極と対向基板との
間に挾持される。通常、表示電極には保持容量を接続す
るので、ソース電極には保持容量と液晶容量が並列に接
続される。ここで、ゲート電極が選択状態になるとトラ
ンジスタは導通し、信号線の映像信号を液晶容量および
保持容量に書き込む。ゲート電極が非選択状態になると
トランジスタはハイインピーダンスとなり、液晶容量に
書き込まれた映像信号を保持する。

【０００５】駆動回路部は、走査線の電圧を制御する走
査回路と、信号線の電圧を制御する信号回路で構成され
ている。走査回路は、各走査線に１フレーム時間ごとに
１回走査パルスを印加する。通常このパルスのタイミン
グはパネルの上側から下に向かって順にずれている。１
フレームの時間としては１／６０秒がよく用いられる。
代表的な画素構成である１０２４×７６８ドットのパネ
ルでは、１フレーム時間に７６８回の走査が行われるの
で、走査パルスの時間幅は約２０μｓとなる。この走査
回路には通常シフトレジスタが用いられ、このシフトレ
ジスタの動作速度は約５０ｋＨｚである。

【０００６】一方、信号回路は、走査パルスが印加され
る１行分の画素に対応する液晶駆動電圧を各信号線に印
加する。走査パルスが印加された選択画素では走査線に
接続されたトランジスタのゲート電極の電圧が高くな
り、トランジスタがオン状態になる。このとき、液晶駆
動電圧は、信号線からトランジスタのドレイン，ソース
間を経由して液晶に印加され、液晶容量と保持容量とを
合わせた画素容量を充電する。この動作を繰り返すこと
により、パネル全面の画素容量には、フレーム時間ごと
に繰り返し映像信号に対応した電圧が液晶に印加され
る。

【０００７】この信号回路は、入力する映像信号によっ
てアナログ方式とディジタル方式がある。アナログ方式
の場合、信号線を駆動する信号回路はシフトレジスタと
サンプル・ホールド回路で構成される。シフトレジスタ
は各画素に対応するサンプル・ホールド回路のタイミン
グを発生する。サンプル・ホールド回路では、このタイ
ミングで各画素に対応する映像信号をサンプリングし、
各信号線に液晶駆動電圧を供給する。この駆動方法は、
タイミングを発生するシフトレジスタと映像信号をサン
プリングするサンプルホールド回路を簡単な回路で構成
できるので、主に駆動回路一体型の液晶表示パネルに使
用される。

【０００８】上記画素構成の場合、信号回路のシフトレ
ジスタは走査回路の走査パルスの時間幅で１０２４のタ
イミングを発生する。このため、このシフトレジスタの
タイミングの時間間隔は２０ｎｓ以下になり、このシフ
トレジスタは５０ＭＨ以上の動作速度が必要となる。サ
ンプル・ホールド回路にはこのように短い時間タイミン
グで映像信号をサンプリングすることが要求される。駆
動回路一体型の液晶表示装置では、映像信号を複数に分
けて入力することでサンプリングの時間を長くする方法
が取られている。このため、高速の映像信号をサンプリ
ングによって複数の映像信号に分割するとともに、分割
した信号を増幅，交流化を行う信号変換回路が必要にな
る。

【０００９】一方、ディジタル方式の場合、信号線を駆
動する信号回路は、シフトレジスタ，２段のラッチ回
路，ディジタルアナログ変換回路（以下ＤＡ変換回路）
で構成される。ディジタル信号で順次入力される映像信
号はシフトレジスタと２段のラッチ回路によって各信号
線に対応するラッチ回路に格納する。ＤＡ変換回路はこ
のデータをアナログ電圧に変換して、各信号線に液晶駆
動電圧を供給する。

【００１０】本方式のラッチ回路及びＤＡ変換回路のビ
ット数は、表示する階調で決定され、フルカラー表示に
必要な各色２５６階調のとき８ビットとなる。上述の画
素構成の場合、１６３８４ビット(８ビット×２×１０
２４)のラッチ回路と、1024個の８ビットＤＡ変換回路
が必要となる。各信号線のＤＡ変換回路は、基準電圧を
スイッチで選択する方法が用いられる。この各信号線毎
にＤＡ変換回路を設ける方法は、例えば特開平9−26765
号公報に記載されている。

【００１１】また、ＤＡ変換回路のスイッチ数を低減す
る方法として、スイッチの抵抗を用いて演算する方法
や、充電時間によって分解能を増加させる方法が提案さ
れている。前者は例えば、特開平5−333817号公報に、
後者は例えば、特開平5−313603号公報に記載されてい
る。

【００１２】更に、ディジタル方式では、ディジタルの
映像信号を高速に動作するＤＡ変換器でアナログ信号に
変換した後、前記アナログ方式と同じ方法で各信号線の
電圧を発生する方法が提案されている。この方法は、例
えば特開平5−80722号公報または特開平5−173506号公
報に記載されている。

【００１３】

【発明が解決しようとする課題】従来の信号回路は単結
晶Ｓｉの集積回路で構成し、アクティブマトリクス基板
に外付けしていた。この集積回路は、現状では約３００
本の信号線毎に分割して設けられる。一方、駆動回路一
体型の液晶表示装置では、表示に必要な全ての信号線の
駆動回路を同一基板に形成する必要がある。この信号線
の数は前記の例では１０２４本である。さらに、カラー
表示のものではこの３倍の３０７２本となる。

【００１４】このように、駆動回路一体型の液晶表示装
置では、従来の単結晶Ｓｉの集積回路で駆動する信号線
数の約１０倍となる。また、信号線の負荷容量は、画像
表示サイズに比例するので、駆動回路一体型の液晶表示
装置に従来回路の技術を適用する場合、必要な性能を確
保した上で、回路規模（素子数，占有面積）を低減する
ことが、重要な課題である。

【００１５】本発明は、駆動回路一体型液晶表示装置の
回路占有面積を低減することを目的としており、駆動回
路一体型で大型サイズの液晶表示装置を提供することを
目的とする。

【００１６】

【課題を解決するための手段】本発明に係る液晶表示装
置の目的を達成するための技術手段について以下説明す
る。

【００１７】第１の発明の液晶表示装置は、走査線と信
号線の交点に設けたスイッチング素子と、前記走査線の
電圧を制御する走査回路と、前記信号線の電圧を制御す
る信号回路を形成した第１の基板，片面に透明電極を形
成した第２の基板，前記第１の基板と前記第２の基板に
液晶を挾持した液晶表示装置において、前記信号回路
を、複数の電圧を発生する階調電圧発生手段と、前記階
調電圧発生手段で発生した電圧の中から表示データに応
じた電圧を複数の電圧選択スイッチで選択する電圧選択
手段と、前記表示データを入力して前記電圧選択手段を
制御する制御手段と前記電圧選択手段の出力電圧を所定
のタイミングでサンプリングするサンプル手段で構成
し、前記制御手段が少なくも複数の前記選択スイッチを
導通状態にして前記信号線を充電する第１の状態と、前
記第１の状態よりも少ない数の前記選択スイッチを導通
状態にする第２の状態をとるようにしたものである。

【００１８】第２の発明の液晶表示装置は、導通状態に
する前記選択スイッチの数を、前記第１の状態が２以上
で、前記第２の状態が１にしたものである。

【００１９】第３の発明の液晶表示装置は前記選択スイ
ッチをＭ個，Ｎ組に分け（Ｎ，Ｍは２以上の整数）、前
記第１の状態で導通状態にする前記選択スイッチを、前
記第２の状態で導通状態にする前記選択スイッチが含ま
れる組にしたものである。

【００２０】第４の発明の液晶表示装置は、前記第１の
状態で導通状態にする選択スイッチの数Ｍを２のｎ乗
（ｎは自然数）にしたものである。

【００２１】第５の発明の液晶表示装置は、前記制御回
路を前記表示データ（ｊビット）とその論理否定を入力
して、ｊビットを２のｉ乗にデコードするデコーダで構
成し、前記表示データの下位ｎビット（１≦ｎ＜ｊ）の
前記表示データとその論理否定をそれぞれ制御信号Ｔ１
と論理和をとり、前記論理和の出力を前記デコーダに入
力したものである。

【００２２】第６の発明の液晶表示装置は、前記第１の
状態で前記選択スイッチを導通状態にして選択する前記
階調電圧の平均が、前記第２の状態で前記選択スイッチ
を導通状態にして選択する前記階調電圧とほぼ等しくし
たものである。

【００２３】第７の発明の液晶表示装置は、前記第１の
状態で導通状態にする前記選択スイッチを、前記第２の
状態で導通状態にする前記選択スイッチと、前記第２の
状態で導通状態にする前記選択スイッチよりも高い電圧
を選択する前記選択スイッチと、前記第２の状態で導通
状態にする前記選択スイッチよりも低い電圧を選択する
前記選択スイッチにしたものである。

【００２４】第８の発明の液晶表示装置は、前記第１の
状態で導通状態にする前記選択スイッチが隣接したもの
である。

【００２５】第９の発明の液晶表示装置は、前記第１の
状態で導通状態にする前記選択スイッチの数が奇数にし
たものである。

【００２６】第１０の発明の液晶表示装置は、前記第１
の状態で導通状態にする前記選択スイッチの数が３にし
たものである。

【００２７】第１１の発明の液晶表示装置は、前記制御
回路を前記表示データ（ｊビット）を２のｉ乗にデコー
ドするデコーダと、２入力論理積回路と、３入力論理和
回路で構成し、前記論理積回路の入力を前記デコーダの
各出力と前記制御信号Ｔ１とし、前記論理和回路の入力
を前記デコーダの各出力と、隣接する２つの前記論理積
回路の出力としたものである。

【００２８】

【発明の実施の形態】以下、本発明の実施例を詳細に説
明する。図２は本発明におけるＤＡ変換回路の第２の実
施例を示すブロック構成図である。本実施例は制御回路
５１０，階調電圧発生回路５２０，電圧選択回路５３
０，負荷回路５４０で構成される。制御回路５１０は３
ビットの表示データＤ０〜Ｄ２と制御信号Ｔ１を入力
し、８本（２の３乗）のスイッチ制御信号Ｘ０…Ｘ７を
出力し、前記階調電圧発生回路５２０は８本の階調電圧
Ｖ０〜Ｖ７を出力する。電圧選択回路５３０は８個のス
イッチＳ０〜Ｓ７で構成し、スイッチ制御信号で階調電
圧選択して電圧Ｖｏを出力する。負荷回路５４０は等価
的に容量ＣＬで表わしたもので、前記出力に接続され
る。

【００２９】前記制御回路５１０は、インバータ６１
１，６１２,６１３,ＯＲゲート６２１，６２２,複数の
ＡＮＤゲート６３１で構成する。前記インバータ６１
１,６１２，６１３は前記表示データを反転する。前記
ＯＲゲート６２１，６２２は前記制御信号Ｔ１を共通に
入力すると共に、前記表示データの最下位ビットＤ０と
その反転信号を入力する。前記複数のＡＮＤゲート６３
１は前記ＯＲゲート６２１，６２２の出力と前記Ｄ０を
除く前記表示データＤ１，Ｄ２とその反転信号の中か
ら、３本を図示のように選択して入力する。

【００３０】図３は、以上のように接続した前記制御回
路５１０の３ビットの表示データＤ０〜Ｄ３及び制御信
号Ｔ１とスイッチ制御信号Ｘ０…Ｘ７の関係を示す真理
値表である。前記制御信号Ｔ１が“Ｌ”のとき、前記３
ビットの表示データＤ０〜Ｄ３で、８本のスイッチ制御
信号Ｘ０…Ｘ７からいずれか１本を選択する。一方、制
御信号が“Ｈ”のときは、前記３ビットの表示データＤ
０〜Ｄ７で、８本のスイッチ制御信号Ｘ０…Ｘ７から連
続した２本を選択する。

【００３１】図４に前記制御信号Ｔ１が“Ｈ”と“Ｌ”
のときの等価回路を示す。前記表示データは３ビットと
もに“Ｈ”となる状態について示した。導通状態の前記
選択スイッチの抵抗値をＲｏｎとした。前記制御信号Ｔ
１が“Ｈ”の場合は前記階調電圧Ｖ６，Ｖ７に接続され
た選択スイッチが導通状態となり、前記制御信号Ｔ１が
“Ｌ”の場合は前記階調電圧Ｖ７に接続された選択スイ
ッチが導通状態となる。

【００３２】以上のように構成したＤＡ変換回路の実施
例の動作を図５に示す。

【００３３】本ＤＡ変換回路は、ＤＡ変換時間の期間を
プリチャージ期間と電圧整定期間に分け、前記制御信号
Ｔ１は、プリチャージ期間を“Ｈ"で、電圧整定期間を
“Ｌ"にしている。この結果プリチャージ期間は２個の
選択スイッチが導通状態になり、整定期間は１個の選択
スイッチが導通状態になる。この結果、プリチャージ期
間の出力電圧Ｖｏの電圧応答時定数は、電圧整定期間と
きに対し、約１／２となる。

【００３４】以上のように、本発明の実施例では負荷容
量の応答時定数を短くできるので、この分前記選択スイ
ッチの抵抗を高くすることができる。この結果、前記選
択スイッチの面積を少なくして、回路規模を低減するこ
とができる。

【００３５】図１(ａ)，(ｂ)は本発明におけるＤＡ変換
回路の第２の実施例を示すブロック構成図と真理値表で
ある。本実施例は制御回路５１０，階調電圧発生回路５
２０，電圧選択回路５３０，負荷回路５４０で構成され
る。前記制御回路５１０はｎビットの表示データＤ０〜
Ｄ(ｎ−１)と制御信号Ｔ１を入力し、Ｎ本（Ｎは２のｎ
乗）のスイッチ制御信号Ｘ(０)…Ｘ(Ｎ−１)を出力し、
前記階調電圧発生回路５２０はＮ本の階調電圧Ｖ０〜Ｖ
(Ｎ−１)を出力する。電圧選択回路５３０はＮ個のスイ
ッチＳ０〜Ｓ(Ｎ−１)で構成し、スイッチ制御信号で階
調電圧選択して電圧Ｖｏを出力する。負荷回路５４０は
等価的に容量ＣＬで表され、前記出力に接続される。

【００３６】図１（ｂ）は前記制御回路５１０のｎビッ
トの表示データＤ０〜Ｄ(ｎ−１)、制御信号Ｔ１とスイ
ッチ制御信号Ｘ(０)…Ｘ(Ｎ−１)の関係を示す真理値表
である。制御信号が“Ｌ”のとき、前記ｎビットの表示
データＤ０〜Ｄ(ｎ−１)で、Ｎ本のスイッチ制御信号Ｘ
(０)…Ｘ(Ｎ−１)からいずれか１本を選択する。一方、
制御信号が“Ｈ”のときは、前記ｎビットの表示データ
Ｄ０〜Ｄ(ｎ−１)で、Ｎ本のスイッチ制御信号Ｘ(０)…
Ｘ(Ｎ−１)から連続した２本を選択する。

【００３７】以上のように、前記選択スイッチの数を前
記制御信号Ｔ１選択できるので、ｎビットの表示データ
を入力する場合でも、図２に示す第１の実施例と同様の
効果がある。

【００３８】図６に本発明におけるＤＡ変換回路に適用
する制御回路の他の実施例を示す。本発明の制御回路５
１０は前記表示データの上位２ビットのデコーダ６４１
と前記表示データの下位１ビットのデコーダ６４２，複
数のＯＲゲート６４３，複数のＡＮＤゲート６４４で構
成される。前記デコーダ６４１には前記表示データＤ
１，Ｄ２を入力し、前記デコーダ６４２には前記表示デ
ータＤ０を入力する。前記複数のＯＲゲート６４３は前
記制御信号Ｔ１を共通に入力すると共に、前記デコーダ
６４２の出力を入力する。前記複数のＡＮＤゲート６４
４は前記複数のＯＲゲート６４３の出力と前記デコーダ
６４１の出力を図示のように接続する。以上のように構
成することにより、本実施例における制御回路５１０の
真理値表は、図２に示す制御回路５１０の真理値表であ
る図３と同様となる。本実施例ではデコーダを上位と下
位に分けて構成するので、全体のトランジスタ数を低減
できる効果がある。

【００３９】図７に本発明におけるＤＡ変換回路の第３
の実施例を示すブロック構成図を示す。本実施例は４ビ
ットの表示データＤ０〜Ｄ３と制御信号Ｔ１を入力し
て、１６本の制御信号Ｘ０〜Ｘ１５を出力する制御回路
６６０と、１６段階の階調電圧Ｖ０〜Ｖ１５を出力する
階調電圧発生回路５２０と、１６個のスイッチＳ０〜Ｓ
１５で構成する。前記図７の制御回路５１０は前記表示
データの上位２ビットのデコーダ６６０と前記表示デー
タの下位２ビットのデコーダ６７０，複数のＯＲゲート
６７１，複数のＡＮＤゲート６６１で構成される。前記
デコーダ660には前記表示データＤ２，Ｄ３を入力し、
前記デコーダ６７０には前記表示データＤ０，Ｄ１を入
力する。前記複数のＯＲゲート６７１は前記制御信号Ｔ
１を共通に入力すると共に、前記デコーダ６７０の出力
を入力する。前記複数のＡＮＤゲート６６６１は前記複
数のＯＲゲート６７１の出力と前記デコーダ６６０の出
力を図示のように接続する。

【００４０】以上のように構成した制御回路５１０の真
理値表を図８に示す。制御回路Ｔ１が“Ｈ”の状態のと
きのみを示した。本状態における選択スイッチは、スイ
ッチ制御信号を４個ずつ、４組にわけ、この分けた組毎
に導通状態にする。このように導通状態にする選択スイ
ッチの数を増やすことによって、負荷容量の充電時間を
１／４とさらに短縮することができる効果がある。

【００４１】図９に本発明におけるＤＡ変換回路の第４
の実施例を示すブロック構成図を示す。本実施例は制御
回路５１０，階調電圧発生回路５２０，選択スイッチ回
路５３０で構成する。

【００４２】前記制御回路５１０は３ビットのデコーダ
７１０，複数のＡＮＤゲート７２０，複数のＯＲゲート
７３０で構成する。前記デコーダ７３０には前記表示デ
ータＤ０〜Ｄ２を入力する。前記複数のＡＮＤゲート７
２０は前記制御信号Ｔ１を共通に入力すると共に、前記
デコーダ７２０の出力を入力する。前記複数のＯＲゲー
ト７３０は前記デコーダ７１０の各出力を入力するとと
もに、前記複数のＡＮＤゲートの出力を図示のように接
続する。

【００４３】前記電圧選択回路５３０は８個の選択スイ
ッチＳ０〜Ｓ７と前記選択スイッチＳ０と並列に接続す
る選択スイッチＳ０ａ，Ｓ０ｂと前記選択スイッチＳ７
と並列に接続する選択スイッチＳ７ａ，Ｓ７ｂで構成さ
れる。前記選択スイッチＳ０ａ，Ｓ０ｂは前記複数のＡ
ＮＤゲート７２０の中で、前記デコード回路の０出力と
前記制御信号Ｔ１との論理積で制御し、前記選択スイッ
チＳ７ａ，Ｓ７ｂは前記複数のＡＮＤゲート７２０の中
で、前記デコード回路の７１０の出力と前記制御信号Ｔ
１との論理積で制御する。

【００４４】以上のように構成した前記制御回路５１０
の真理値表を図１０に示す。前記制御信号Ｔ１が“Ｌ”
のとき、前記３ビットの表示データＤ０〜Ｄ３で、８本
のスイッチ制御信号Ｘ０…Ｘ７からいずれか１本を選択
する。一方、制御信号が“Ｈ”のときは、前記３ビット
の表示データＤ０〜Ｄ７で、８本のスイッチ制御信号Ｘ
０…Ｘ７から連続した３本を選択する。この結果、プリ
チャージ期間の整定値を整定期間の整定値とほぼ等しく
することができるので、整定期間を短くできる効果があ
る。

【００４５】図１１は本発明のＤＡ変換回路を用いた液
晶表示装置のブロック構成図である。本液晶表示装置は
映像信号源８１０，インターフェース回路８２０，液晶
パネル６００を構成する。

【００４６】液晶パネル６００は画素回路１をマトリク
ス状に配置した表示部１００と、複数の走査線３０を駆
動す走査回路３００と、複数の信号線２０を駆動するサ
ンプル・ホールド回路２１０と、サンプル・ホールド回
路２１０のサンプリングタイミングを制御する水平走査
回路２２０，ディジタルの映像信号をアナログに変換し
た映像信号をサンプル・ホールド回路２００に出力する
ＤＡ変換回路５００ａ，５００ｂで構成される。ＤＡ変
換回路５００ａ，５００ｂは、偶数ラインと偶数ライン
の表示データをそれぞれ入力し、前記サンプルホールド
回路２１０の映像信号線を駆動する。

【００４７】画素回路１はＭＯＳトランジスタ１ａ，保
持容量１ｂ，液晶容量１ｃで構成し、ＭＯＳトランジス
タのゲート端子は走査線に、ドレイン端子は信号線に、
ソース端子は液晶容量１ｃと保持容量１ｂに接続され
る。この保持容量１ｂと液晶容量１ｃの他端は、表示部
１００と対向して配置し液晶を挾持する対向基板の電極
と同電位に接続される。サンプル・ホールド回路２００
は、各信号線毎に接続するＭＯＳトランジスタ２０１と
容量２０２で構成し、映像信号Ｖ１を奇数ラインの信号
線に、映像信号Ｖ２を偶数ラインの信号線に出力するよ
うＭＯＳトランジスタのドレイン端子を信号線に、ソー
ス端子をＶ１またはＶ２の映像信号に、ゲート端子は水
平走査回路２２０の出力に接続している。

【００４８】以上のように構成した液晶表示装置では前
記ＤＡ変換回路５００ａ，５００ｂの出力負荷は、前記
映像信号線と前記信号線が加算されるが、前記ＤＡ変換
回路５００ａ，５００ｂに本発明のＤＡ変換回路を用い
ることで高速に充電することが可能なので、前記選択ス
イッチは高くてもよい。この結果、前記選択スイッチの
占有面積を低減できる効果がある。

【００４９】

【発明の効果】本発明の液晶表示装置では信号線を高速
に駆動して、駆動回路の占有面積を低減できるので、高
精細，大画面の液晶表示装置でも十分な画質が得られる
効果がある。

【図面の簡単な説明】

【図１】本発明におけるＤＡ変換回路の第２の実施例を
示すブロック構成図と真理値表。

【図２】本発明におけるＤＡ変換回路の第１の実施例を
示すブロック構成図。

【図３】本発明におけるＤＡ変換回路の第２の実施例に
用いたデコーダの真理値表を示す図。

【図４】本発明におけるＤＡ変換回路の選択スイッチの
状態を示す等価回路。

【図５】本発明におけるＤＡ変換回路の選択スイッチの
動作を示す図。

【図６】本発明におけるＤＡ変換回路に適用する制御回
路の実施例を示すブロック構成図。

【図７】本発明におけるＤＡ変換回路の第３の実施例を
示すブロック構成図。

【図８】本発明におけるＤＡ変換回路の第３の実施例に
用いたデコーダの真理値表を示す図。

【図９】本発明におけるＤＡ変換回路の第４の実施例を
示すブロック構成図。

【図１０】本発明におけるＤＡ変換回路の第４の実施例
に用いたデコーダの真理値表を示す図。

【図１１】本発明のＤＡ変換回路を用いた液晶表示装置
のブロック構成図。

【符号の説明】

１００…表示部、３００…走査回路、２１０…サンプル
・ホールド回路、400…シフトレジスタ、５００ａ，５
００ｂ…ＤＡ変換回路、５１０…制御回路、５２０…階
調電圧発生回路、５３０…電圧選択回路、５４０…負荷
回路、Ｔ１…制御端子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者三上佳朗茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者宮沢敏夫千葉県茂原市早野3300番地株式会社日立製作所ディスプレイグループ内 (56)参考文献特開平５−333817（ＪＰ，Ａ) 特開平７−104716（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/36 G02F 1/133 550 G09G 3/20 623

Claims

(57)【特許請求の範囲】

【請求項１】走査線と信号線の交点に設けたスイッチン
グ素子と、前記走査線の電圧を制御する走査回路と、前
記信号線の電圧を制御する信号回路を形成した第１の基
板、片面に透明電極を形成した第２の基板、前記第１の基板と前記第２の基板に液晶を挟持した液晶
表示装置において、前記信号回路を、複数の電圧を発生する階調電圧発生手
段と、前記階調電圧発生手段で発生した電圧の中から表
示データに応じた電圧を複数の選択スイッチで選択する
電圧選択手段と、前記表示データを入力して前記電圧選
択手段を制御する制御手段と、前記電圧選択手段の出力
電圧を所定のタイミングでサンプリングするサンプル手
段で構成し、前記制御手段は、少なくとも複数の前記選択スイッチを
導通状態にして前記信号線を駆動する第１の状態と、前
記第１の状態よりも少ない数の前記選択スイッチを導通
状態にして前記信号線を駆動する第２の状態をとり、前
記制御手段は、導通状態にする前記選択スイッチの数
を、前記第１の状態が２以上で、前記第２の状態が１で
あるようにし、かつ、前記選択スイッチをＭ個，Ｎ組に
分け（Ｎ，Ｍは２以上の整数）、前記第１の状態で導通
状態にする前記選択スイッチを、前記第２の状態で導通
状態にする前記選択スイッチが含まれる組にすることを
特徴とする液晶表示装置。
【請求項２】請求項１記載の液晶表示装置において、前記制御手段は、前記第１の状態で導通状態にする選択
スイッチの数Ｍを２のｎ乗（ｎは自然数）であることを
特徴にした液晶表示装置。
【請求項３】請求項２記載の液晶表示装置において、前記制御手段を前記表示データ（ｊビット）とその論理
否定を入力して、ｊビットを２のｊ乗にデコードするデ
コーダで構成し、前記表示データの下位ｎビット（１≦
ｎ＜ｊ）の前記表示データとその論理否定をそれぞれ制
御信号Ｔ１と論理和をとり、前記論理和の出力を前記デ
コーダに入力することを特徴とする液晶表示装置。
【請求項４】請求項１記載の液晶表示装置において、前記第１の状態で前記選択スイッチを導通状態にして選
択する前記階調電圧の平均を、前記第２の状態で前記選
択スイッチを導通状態にして選択する前記階調電圧とほ
ぼ等しくしたことを特徴とする液晶表示装置。
【請求項５】請求項４記載の液晶表示装置において、前記第１の状態で導通状態にする前記選択スイッチの数
が奇数であることを特徴とする液晶表示装置。
【請求項６】請求項５記載の液晶表示装置において、前記第１の状態で導通状態にする前記選択スイッチを、
前記第２の状態で導通状態にする前記選択スイッチと、
前記第２の状態で導通状態にする前記選択スイッチより
も高い電圧を選択する前記選択スイッチと、前記第２の
状態で導通状態にする前記選択スイッチよりも低い電圧
を選択する前記選択スイッチにしたことを特徴とする液
晶表示装置。
【請求項７】請求項５記載の液晶表示装置において、前記第１の状態で導通状態にする前記選択スイッチが隣
接していることを特徴とする液晶表示装置。
【請求項８】請求項７記載の液晶表示装置において、前記第１の状態で導通状態にする前記選択スイッチの数
が３であることを特徴とする液晶表示装置。
【請求項９】請求項８記載の液晶表示装置において、前記制御回路を前記表示データ（ｊビット）を２のｊ乗
にデコードするデコーダと、２入力論理積回路と、３入
力論理和回路で構成し、前記論理積回路の入力を前記デ
コーダの各出力と前記制御信号Ｔ１とし、前記論理和回
路の入力を前記デコーダの各出力と、隣接する２つの前
記論理積回路の出力としたことを特徴とする液晶表示装
置。