JPH04287090A - アクティブマトリクス形液晶表示装置の駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アクティブマトリク
ス形液晶表示装置の駆動回路に係り、特にその信号線駆
動回路に関する。

【０００２】

【従来の技術】近年、パ−ソナルコンピュ−タやワ−ク
ステ−ションに適した高精細なアクティブマトリクス形
液晶表示装置が開発されている。この種の液晶表示装置
は、液晶パネル内に信号線および走査線がマトリクス状
に形成され、それらの交点に画素電極および薄膜トラン
ジスタ等のスイッチ素子が設けられ、そのスイッチ素子
を１水平ライン毎に順次オン・オフ駆動することによっ
て画素電極に信号電圧を選択的に供給し、画素電極と対
向電極の間に挾持された液晶を励起し、液晶層を通過す
る光を信号電圧にて変調することにより、多階調あるい
はフルカラ−の画像表示を行なうものである。

【０００３】ところで信号電圧の供給は、液晶パネルに
接続された信号線駆動回路により行なわれる。この信号
線駆動回路は大別して、アナログ画像信号を入力とし、
その信号電圧を順次サンプル・ホ−ルドすることで１水
平ライン分の並列画像信号を得、これを出力端子より出
力する内部がアナログ的に構成されたものと、デジタル
画像信号を入力とし、このデジタル値を内部で処理する
ことにより１水平ライン分の並列アナログ画像信号を得
、これを出力端子より出力する内部がデジタル的に構成
されたものとがある。このデジタル的に構成された信号
線駆動回路としては、例えば特開昭６３−１６１４９５
号公報に開示されたものがある。

【０００４】さて、図９に従来のデジタル的に構成され
た信号線駆動回路を示す。この信号線駆動回路の内部は
、主として直並列変換回路１と、複数のデコ−ダ２１，
２２・・・２ｎ、電圧選択回路３１，３２・・・３ｎよ
り構成されている。直並列変換回路１の内部についての
詳細は省略するが、主にシフトレジスタ、ラッチ等で構
成されている。そして、この直並列変換回路１の端子６
より入力される多階調デジタル画像信号（輝度階調ｍビ
ット）は、端子５より入力されるシフトクロックＣＰＨ
および端子４より入力される水平スタ−ト信号ＳＴＨの
制御により、液晶パネルの複数の信号線に同時に信号電
圧を供給することが出来るように直並列変換され、液晶
パネル内の画素に対応したｍビット階調デ−タとなり、
デコ−ダ２１，２２・・・２ｎに導かれる。ここで、ｍ
ビット階調デ−タはデコ−ダ２１，２２・・・２ｎによ
り復号化され、電圧選択回路３１，３２・・・３ｎの内
部にある多数のスイッチ７をオン・オフ制御する。電圧
選択回路３１，３２・・・３ｎには共通に液晶駆動電圧
Ｖ１，Ｖ２・・・Ｖｘが供給されており、デコ−ダ２１
，２２・・・２ｎの出力に応じて、これらの駆動電圧の
いずれか１つが選択され、出力端子８１，８２・・・８
ｎに出力される。液晶パネルは交流駆動が必要なことか
ら、上記の液晶駆動電圧Ｖ１，Ｖ２・・・Ｖｘの数は、
直流で供給される場合にはｘ＝２×２ｍ　であり、２つ
のレベルを有する方形波電圧で供給される場合にはｘ＝
２ｍ　である。図９の端子ＤＦからデコ−ダ２１，２２
……２ｎへの入力は、液晶駆動電圧Ｖ１，Ｖ２……Ｖｘ
が直流で供給される場合に用いられ、ある周期（例えば
フレ−ム周期）毎に、同じ階調デ−タ入力に対しても異
なるデコ−ド出力を与え、液晶の交流駆動に対応するた
めのものである。

【０００５】以上説明したデジタル構成信号線駆動回路
では、ｍビットのデジタル画像信号入力に対して２ｍ　
種類の２値液晶駆動電圧が選択・出力され、液晶パネル
に供給される。液晶パネル内の画素に対応して、例えば
赤、緑、青よりなるカラ−フィルタがかけられたカラ−
パネルに、このデジタル構成信号線駆動回路より出力さ
れる信号電圧が供給された場合には、表示出来る色数は
（２ｍ　）３　色となる。具体的には、３ビット（８階
調）のデジタル画像信号で、赤、緑、青カラ−フィルタ
付きのパネルを駆動した場合には、５１２色を表示する
ことが出来る。

【０００６】

【発明が解決しようとする課題】上記従来の信号線駆動
回路において、例えばｍ＝３ビット即ち８階調表示の場
合について考えてみると、液晶パネルは交流駆動が必要
なことから、液晶駆動電圧のレベル数は図１０に示すよ
うに、液晶パネルの対向電極電圧ＶＣＯＭの上下に各８
レベル（Ｖ１Ｐ〜Ｖ８ＰおよびＶ１Ｎ〜Ｖ８Ｎ）を設け
、例えばフレ−ム周期Ｔ毎に交互に供給する方法を用い
るので合計で１６レベル必要であり、図６の電圧選択回
路３１，３２……３ｎのスイッチ７の数は、液晶駆動電
圧Ｖ１，Ｖ２……Ｖｘが直流の場合には１６個を要し、
２値を有する方形波電圧の場合でも８個を要する。

【０００７】このように、従来のデジタル構成信号線駆
動回路においては、電圧選択回路３１，３２……３ｎの
それぞれを構成するスイッチ７の数が、少なくとも表示
階調数だけは必要であった。従って、表示階調数を大き
くしようとするとスイッチ７の数が増え、回路のＬＳＩ
化に際しチップサイズが増大し、コスト高となる課題を
生じていた。

【０００８】

【課題を解決するための手段】第１の発明は、２０　，
２１　，２２　……２ｍ−１　桁で構成されるｍビット
階調デジタル画像信号を、１ライン分毎に直並列変換し
て画素階調デ−タとなす直並列変換回路と、前記画素階
調デ−タを復号化する複数のデコ−ダと、各表示階調に
対応した複数の液晶駆動電圧を発生する電圧発生回路と
、前記デコ−ダの出力に応じて前記液晶駆動電圧の１つ
を選択して出力する複数の電圧選択回路とを有し、前記
ｍビット階調デジタル画像信号のうち最下位ビットを除
く（ｍ−１）　ビット階調デ−タを前記デコ−ダに供給
すると共に、前記最下位ビットのデ−タ内容に応じて前
記（ｍ−１）　ビット階調デ−タに対し、所定期間毎に
１ＬＳＢのデ−タ加算又は減算を行なうことにより、画
素の表示階調に関連して、前記複数の液晶駆動電圧の１
つを選択して出力する場合と、レベルの隣り合う２つの
液晶駆動電圧を、所定期間毎に交互に選択して出力する
場合とが存在するように構成・制御されてなるアクティ
ブマトリクス形液晶表示装置の駆動回路において、前記
（ｍ−１）　ビット階調デ−タが最大値又は最小値であ
る場合に限り前記加算又は減算を中止するアクティブマ
トリクス形液晶表示装置の駆動回路である。

【０００９】第２の発明は、２０　，２１　，２２　…
…２ｍ−１　桁で構成されるｍビット階調デジタル画像
信号のうち、最下位ビットを除く（ｍ−１）　ビット階
調デジタル画像信号を、１ライン分毎に直並列変換して
画素階調デ−タとなす直並列変換回路と、前記画素階調
デ−タを復号化する複数のデコ−ダと、各表示階調に対
応した複数の液晶駆動電圧を発生する電圧発生回路と、
前記デコ−ダの出力に応じて前記液晶駆動電圧の１つを
選択して出力する複数の電圧選択回路とを有し、前記最
下位ビットのデ−タ内容に応じて前記（ｍ−１）　ビッ
ト階調デジタル画像信号に対し、所定期間毎に１ＬＳＢ
のデ−タ加算又は減算を行なうことにより、画素の表示
階調に関連して、前記複数の液晶駆動電圧の１つを選択
して出力する場合と、レベルの隣り合う２つの液晶駆動
電圧を、所定期間毎に交互に選択して出力する場合とが
存在するように構成・制御されてなるアクティブマトリ
クス形液晶表示装置の駆動回路において、

【００１０】前記（ｍ−１）　ビット階調デジタル画像
信号が最大値又は最小値である場合に限り前記加算又は
減算を中止するアクティブマトリクス形液晶表示装置の
駆動回路である。

【００１１】第３の発明は、２０　，２１　，２２　…
…２ｍ−１　桁で構成されるｍビット階調デジタル画像
信号を、１ライン分毎に直並列変換して画素階調デ−タ
となす直並列変換回路と、前記画素階調デ−タを復号化
する複数のデコ−ダと、各表示階調に対応した複数の液
晶駆動電圧を発生する電圧発生回路と、前記デコ−ダの
出力に応じて前記液晶駆動電圧の１つを選択して出力す
る複数の電圧選択回路とを有し、画素の表示階調に関連
して、前記複数の液晶駆動電圧の１つを選択して出力す
る場合と、レベルの隣り合う２つの液晶駆動電圧を、所
定期間毎に交互に選択して出力する場合とが存在するよ
うに構成・制御されてなるアクティブマトリクス形液晶
表示装置の駆動回路において、

【００１２】上記ｍビット階調デジタル画像信号に対し
て、（ｍ−１）　ビットのデコ−ダ数に１を加えた数の
前記液晶駆動電圧の中から１つを選択して出力する電圧
選択回路を具備してなるアクティブマトリクス形液晶表
示装置の駆動回路である。

【００１３】第４の発明は、第３の発明において、前記
画素階調デ−タのうち最下位ビットを除く（ｍ−１）　
ビット階調デ−タに対し、前記最下位ビットのデ−タ内
容に応じて、所定期間毎に１ＬＳＢのデ−タ加算又は減
算を行なった後、（ｍ−１）　ビットデ−タと１ビット
の桁上げ又は桁借りデ−タよりなる演算結果デ−タを前
記デコ−ダに供給し、そのデコ−ダ出力信号により、前
記電圧選択回路内に設けられた（ｍ−１）　ビットのデ
コ−ダ数に１を加えた数のスイッチを開閉制御するアク
ティブマトリクス形液晶表示装置の駆動回路である。

【００１４】第５の発明は、第３の発明において、前記
ｍビット階調デジタル画像信号のうち最下位ビットを除
く（ｍ−１）　ビット階調デジタル画像信号に対し、前
記最下位ビットのデ−タ内容に応じて、所定期間毎に１
ＬＳＢのデ−タ加算又は減算を行なった後、（ｍ−１）
　ビット階調デジタル画像信号と１ビットの桁上げ又は
桁借りデ−タよりなる演算結果デ−タを前記直並列変換
回路を介して前記デコ−ダに供給し、そのデコ−ダ出力
信号により前記電圧選択回路内に設けられた（ｍ−１）
　ビットのデコ−ダ数に１を加えた数のスイッチを開閉
制御するアクティブマトリクス形液晶表示装置の駆動回
路である。

【００１５】

【作用】この発明によれば、アクティブマトリクス形液
晶表示装置のためのデジタル構成信号線駆動回路におい
て、予め用意されたレベルの隣り合う２つの液晶駆動電
圧を電圧選択回路が所定期間毎に交互に選択して出力す
るようにしたので、液晶駆動電圧選択スイッチを経た後
に、時間平均として両レベルの中間レベルの液晶駆動電
圧が得られる。このため、電圧選択回路内の液晶駆動電
圧選択用スイッチの数を表示階調数の約半分に減らすこ
とが出来、安価な駆動用ＬＳＩが得られる。

【００１６】

【実施例】以下、図面を参照して、上記請求項１〜請求
項５に対応する４つの実施例につて詳細に説明する。 （第１の実施例）

【００１７】このアクティブマトリクス形液晶表示装置
は、図１１に示すように液晶パネル２００内に信号線２
０２および走査線２０４がマトリクス状に形成され、そ
れらの交点に画素電極２１０および薄膜トランジスタ２
１２からなるスイッチ素子が設けられ、そのスイッチ素
子を走査線駆動回路２３０によって１水平ライン毎に順
次オン・オフ駆動することにより、信号線駆動回路２２
０より信号線２０２に供給される信号電圧を所定の画素
電極２１０に選択的に供給し、画素電極２１０と対向電
極２１６の間に挾持された液晶２１４を励起し、液晶層
を通過する光を信号電圧にて変調することにより、多階
調の画像表示を行なう。

【００１８】第１の実施例に係るアクティブマトリクス
形液晶表示装置の信号線駆動回路は図１に示すように構
成され、従来例（図９）と同一箇所は同一符号を付すこ
とにする。即ち、図１において符号１は直並列変換回路
、２１，２２・・・２ｎはデコ−ダ、３１，３２・・・
３ｎは電圧選択回路、４は水平スタ−ト信号ＳＴＨ入力
端子、５は水平シフトクロックＣＰＨ入力端子、６０，
６１，６２・・・６ｍ−１　はｍビット階調デジタル画
像信号入力端子、７１，７２・・・７ｋはスイッチ、８
１，８２・・・８ｎは出力端子、９は液晶駆動用方形波
電圧発生回路、Ｖ１，Ｖ２……Ｖｋは液晶駆動電圧発生
出力、１０は方形波電圧の周波数制御信号入力端子、１
１１，１１２・・・１１ｎはＡＮＤゲ−ト、１２１，１
２２・・・１２ｎは２進全加算器、１３は加算制御信号
入力端子、１４１，１４２・・・１４ｎはＡＮＤゲ−ト
、１５１，１５２・・・１５ｎはＮＡＮＤゲ−トである
。さて次に、この第１の実施例の動作について説明する
。

【００１９】図１において、２０　，２１　，２２　・
・・２ｍ−１　桁で構成されるｍビット階調デジタル画
像信号が、端子６０，６１，６２・・・６ｍ−１　より
直並列変換回路１に入力され、端子４および５より入力
される水平スタ−ト信号ＳＴＨおよび水平シフトクロッ
クＣＰＨの制御により、１ライン分毎に直並列変換され
て、出力端子（１Ｑ０，１Ｑ１，１Ｑ２・・・１Ｑｍ−
１　），（２Ｑ０，２Ｑ１，２Ｑ２・・・２Ｑｍ−１　
）・・・（ｎＱ０，ｎＱ１，ｎＱ２・・・ｎＱｍ−１　
）に、ｍビット階調デジタル画像信号に従ってそれぞれ
例えば図２（ａ）〜（ｄ）に示すようなｍビットの画素
階調デ−タを得る。 これらの画素階調デ−タのうち（ａ）に示す２０桁（Ｌ
ＳＢ）を除く（ｍ−１）　ビット階調デ−タは、加算器
１２１，１２２・・・１２ｎの被加算デ−タ入力端子Ａ
０，Ａ１・・・Ａｍ−２　にそれぞれ供給され、又、こ
れらの（ｍ−１）　ビット階調デ−タはＮＡＮＤゲ−ト
１５１，１５２・・・１５ｎに供給される。一方、２０
　桁（ＬＳＢ）デ−タおよびＮＡＮＤゲ−ト１５１，１
５２・・・１５ｎの出力はＡＮＤゲ−ト１４１，１４２
・・・１４ｎに入力される。２０　桁（ＬＳＢ）を除く
（ｍ−１）　ビット階調デ−タが最大値である場合には
、ＮＡＮＤゲ−ト１５１，１５２・・・１５ｎの働きに
よりＡＮＤゲ−ト１４１，１４２・・・１４ｎの出力は
、２０　桁デ−タの高レベル、低レベルに拘らず、低レ
ベルとなる。このＡＮＤゲ−ト１４１，１４２・・・１
４ｎの出力は、ＡＮＤゲ−ト１１１，１１２・・・１１
ｎの一方の入力端子にそれぞれ供給される。他方の入力
端子には、各ＡＮＤゲ−ト共通に、端子１３より図２（
ｅ）に示されるように所定の期間Ｔ１（例えば２フレ−
ム期間）毎に極性が反転する加算制御信号が供給される
。従って、各ＡＮＤゲ−ト１１１，１１２・・・１１ｎ
の出力には、図２（ｆ）に示されるように加算制御信号
（ｅ）の高レベル期間のみ２０桁デ−タ（ａ）がゲ−ト
されて得られる。

【００２０】この出力信号（ｆ）は、加算器１２１，１
２２・・・１２ｎの加算デ−タ入力端子ＢＯに供給され
、被加算デ−タ入力端子Ａ０，Ａ１・・・Ａｍ−２　に
供給されている図２（ｂ）〜（ｄ）の（ｍ−１）　ビッ
ト階調デ−タに対し、１ＬＳＢのデ−タとして加算され
る。図２（ｇ）および（ｈ）に加算出力のうちの２１　
桁および２２　桁を示す。即ち、所定期間Ｔ１毎に、２
０　桁デ−タ（ａ）の内容に応じて、１ＬＳＢの加算が
行なわれる。 これらの加算出力は、（ｍ−１）　ビットデコ−ダ２１
，２２・・・２ｎの入力端子Ａ０，Ａ１・・・Ａｍ−２
　に供給されてそれぞれ復号化され、電圧選択回路３１
，３２・・・３ｎ内のスイッチ７１，７２・・・７ｋを
オン・オフ制御する。そして、スイッチ７１，７２・・
・７ｋの入力側に供給されている方形波電圧発生回路９
から液晶駆動用の方形波電圧Ｖ１，Ｖ２・・・Ｖｋの中
から画像信号レベルに対応するものを選択して、出力端
子８１，８２・・・８ｎよりそれぞれ出力させる。

【００２１】この時、スイッチ７１，７２・・・７ｋの
入力側に供給されている液晶駆動用の方形波電圧、図３
のＶ１，Ｖ２・・・Ｖｋに示すように、各方形波電圧に
共通の中心電圧Ｖｓｃの上下に絶対値の等しい２つのレ
ベル（Ｖ１ＰとＶ１Ｎ），（Ｖ２ＰとＶ２Ｎ）・・・（
ＶｋＰとＶｋＮ）を、所定の期間Ｔ２毎に交互にとる。 この所定期間Ｔ２は、液晶表示装置の駆動方式により決
定されるが、フレ−ム周期（あるいはその整数倍）又は
ライン周期（あるいはその整数倍）が好ましい。図１の
端子１０にＴ２を制御する信号が供給される。液晶駆動
用の方形波電圧Ｖ１，Ｖ２・・・Ｖｋの数およびスイッ
チ７１，７２・・・７ｋの数（ｋの値）は、表示階調数
によって決まるが、この第１の実施例においては後述の
ように表示階調数の半数で良い。例えば、１５階調表示
を行なう場合は、液晶駆動電圧Ｖ１，Ｖ２・・・Ｖ８お
よびスイッチ７１，７２・・・７８を設ければ良い。

【００２２】次に、図１の出力端子８１，８２・・・８
ｎに得られる液晶駆動出力を用いて駆動される液晶表示
装置の画素に供給される駆動電圧と表示階調数について
説明する。

【００２３】図４はこの第１の実施例の駆動回路を用い
て液晶表示装置を駆動した場合の画素に供給される電圧
を説明するための電圧波形図で、（ａ）は図２（ｅ）で
説明した加算制御信号であり、所定期間Ｔ１（例えば２
フレ−ム期間）毎に極性は反転している。（ｂ）は図２
（ａ）で説明したｍビットの画素階調デ−タのうちの２
０　（ＬＳＢ）デ−タである。加算制御信号（ａ）の高
レベル期間に、２０　（ＬＳＢ）デ−タ（ｂ）が高レベ
ル（デ−タ『有り』）となる時、例えば図４のτで示す
期間では、図２でも説明したように、図１のデコ−ダ２
１，２２……２ｎへの入力デ−タに対して１ＬＳＢの加
算が行なわれているので、電圧選択回路３１，３２……
３ｎは１つ上のレベルの液晶駆動電圧を選択することに
なる。

【００２４】従って、或る画素に供給される駆動電圧は
、例えば図４（ｃ）に示すように、画素階調デ−タのう
ちの２０　桁デ−タ（ｂ）が低レベル（デ−タ『無し』
）の時に、（Ｖ１ＰとＶ１Ｎ）が所定期間Ｔ２（例えば
１フレ−ム期間）毎に交互に供給されていたと仮定する
。２０　桁デ−タ（ｂ）が高レベル（デ−タ『有り』）
となると、加算制御信号（ａ）が低レベル期間では液晶
駆動電圧に変化がないが、高レベル期間では、１つ上の
レベルの液晶駆動電圧Ｖ２ＰとＶ２Ｎが供給される。任
意の画素について説明すると、図４（ｄ）に示すように
、２０　桁デ−タ（ｂ）が低レベル（デ−タ『無し』）
の時、あるいは加算制御信号（ａ）が低レベル期間に液
晶駆動電圧ＶｉＰとＶｉＮが供給されている場合、２０
　桁デ−タ（ｂ）が高レベル（デ−タ『有り』）になる
と、加算制御信号（ａ）の高レベル期間毎にＶ（ｉ＋１
）ＰとＶ（ｉ＋１）Ｎが供給されることになる（０≦ｉ
≦ｋ−１）。

【００２５】即ち、２０　桁デ−タ（ｂ）の有無により
、画素に供給される液晶駆動電圧は２種に制限される。 従って、図１におけるスイッチ７１，７２・・・７ｋお
よび図３の液晶駆動電圧Ｖ１，Ｖ２・・・Ｖｋに対して
、この第１の実施例によれば、Ｖ１，Ｖ２・・・Ｖｋの
電圧に加え、これらの電圧の大略中間の電圧を液晶表示
装置の画素に供給することが出来る。今、ｋの値を８と
すると、１５種類の駆動電圧を液晶表示装置の画素に供
給することが出来、１５階調表示が可能である。尚、図
１の駆動回路においては、２進全加算器１２１，１２２
・・・１２ｎの被加算デ−タ入力端子Ａ０，Ａ１・・・
Ａｍ−２　に供給される（ｍ−１）ビット階調デ−タが
最大値である場合には、ＮＡＮＤゲ−ト１５１，１５２
・・・１５ｎの働きによりＡＮＤゲ−ト１４１，１４２
・・・１４ｎを閉じ、２０　桁デ−タが高レベルとなっ
ても所定期間毎の１ＬＳＢのデ−タ加算を停止させる。 これにより、レベルの隣り合わない２つの液晶駆動電圧
即ち図３のＶｋとＶ１が交互に選択されて出力されるケ
−スを防止している。

【００２６】従って、液晶表示装置はｍビット階調デ−
タとして全ての種類のビットパタ−ンを受け付けること
が可能になり、ｍビット階調デ−タの生成側で表示不可
能なレベルのビットパタ−ンを考慮する必要がなくなる
。 （第２の実施例）

【００２７】図５はこの発明に係る駆動回路の第２の実
施例を示したもので、上記第１の実施例と対応する回路
要素には同一番号を付してある。即ち、１は直並列変換
回路、１１はＡＮＤゲ−ト、１２は２進全加算器、１３
は加算制御信号入力端子、１４はＡＮＤゲ−ト、１５は
ＮＡＮＤゲ−ト、６０，６１，６２・・・６ｍ−１　は
ｍビット階調デジタル画像信号入力端子である。この第
１の他の実施例では、ｍビット階調デジタル画像信号に
対して、（ｍ−１）ビット階調に対応出来る直並列変換
回路で良い。更に、ＡＮＤゲ−ト１１および１４とＮＡ
ＮＤゲ−ト１５がそれぞれ１回路で良いという特徴があ
る。次に、この第２の実施例の動作について説明する。

【００２８】図５において、２０　，２１　，２２　・
・・２ｍ−１　桁で構成されるｍビット階調デジタル画
像信号が、入力端子６０，６１，６２・・・６ｍ−１　
より供給されると、２０　桁を除く（ｍ−１）ビット階
調デジタル画像信号は、加算器１２の被加算デ−タ入力
端子Ａ０，Ａ１・・・Ａｍ−２　に供給される。又、こ
れら２０　桁を除く（ｍ−１）ビット階調デジタル画像
信号は、ＮＡＮＤゲ−ト１５に入力される。ＮＡＮＤゲ
−ト１５の出力はＡＮＤゲ−ト１４の一方の入力端子に
加えられ、又、ＡＮＤゲ−ト１４の他方の入力端子には
２０　（ＬＳＢ）画像信号が供給される。ＡＮＤゲ−ト
１４の出力はＡＮＤゲ−ト１１の一方の入力端子に供給
され、又、ＡＮＤゲ−ト１１の他方の入力端子には、端
子１３より図２（ｅ）に示した加算制御信号が供給され
ている。この加算制御信号の高レベル期間に、前記の２
０　桁（ＬＳＢ）画像信号がゲ−トされ、加算器１２の
加算デ−タ入力端子ＢＯに供給され、被加算デ−タ入力
端子ＡＯ，Ａ１・・・Ａｍ−２に供給されている（ｍ−
１）ビット階調デジタル画像信号に対し、入力端子ＢＯ
のデ−タが高レベルなら、１ＬＳＢのデ−タ加算が行な
われる。加算出力は、直並列変換回路１の入力端子ＤＯ
，Ｄ１・・・Ｄｍ−２　に供給され、端子４および５よ
り入力される水平スタ−ト信号ＳＴＨおよび水平シフト
ロックＣＰＨの制御により、１ライン分毎に直並列変換
される。この直並列変換された出力は、（ｍ−１）ビッ
トデコ−ダ２１，２２・・・２ｎの入力端子ＡＯ，Ａ１
・・・Ａｍ−２　に供給されてそれぞれ復号化され、電
圧選択回路３１，３２・・・３ｎ内のスイッチ７１，７
２・・・７ｋをオン・オフ制御する。そして、スイッチ
７１，７２・・・７ｋの入力側に供給されている方形波
電圧発生回路９から液晶駆動用の方形波電圧Ｖ１，Ｖ２
・・・Ｖｋの中から画像信号レベルに対応するものを選
択して、出力端子８１，８２・・・８ｎよりそれぞれ出
力させる。

【００２９】この時、（ｍ−１）ビット階調デジタル画
像信号が最大値である場合には、ＮＡＮＤゲ−ト１５の
働きによりＡＮＤゲ−ト１４を閉じ、２０　桁デ−タが
高レベルとなっても１ＬＳＢのデ−タ加算を停止させる
。これにより、レベルの隣り合わない２つの液晶駆動電
圧即ち図３のＶｋとＶ１が交互に選択されて出力される
ケ−スを防止している。

【００３０】この第２の実施例では、２進全加算器１２
、ＡＮＤゲ−ト１１および１４とＮＡＮＤゲ−ト１５を
直並列変換回路１の入力側に設けることにより、駆動回
路の簡略化を図ったものである。この場合、直並列変換
回路１内のシフトレジスタおよび（ｍ−１）ビットデコ
−ダ２１，２２・・・２ｎは共に（ｍ−１）ビット対応
で良く、図１０に示す従来技術の駆動用集積回路素子を
利用出来る。即ち、従来用いていた駆動用集積回路素子
に若干の付加回路を設けるのみで、表示出来る階調数を
大幅に増加出来るという利点がある。

【００３１】尚、上記の第１および第２の実施例では２
進全加算器を用いたが、これに特定されるものではなく
、減算器を用いて各実施例での加算処理に代え減算処理
を行なっても、同様の効果が得られる。この時、被減算
デ−タとなる（ｍ−１）ビット階調デジタル画像信号が
最小値である場合には、１ＬＳＢの減算を停止させるゲ
−ト回路を減算器に付加すれば良い。又、ラッチなどの
他の論理回路と組み合わせて使用しても良い。 （第３の実施例）

【００３２】図６はこの発明に係る駆動回路の第３の実
施例を示したもので、符号１は直並列変換回路、２１，
２２・・・２ｎはデコ−ダ、３１，３２・・・３ｎは電
圧選択回路、４は水平スタ−ト信号ＳＴＨ入力端子、５
は水平シフトクロックＣＰＨ入力端子、６０，６１，６
２・・・６ｍ−１　はｍビット階調デジタル画像信号入
力端子、７１，７２・・・７ｋ，７ｋ＋１　はスイッチ
、８１，８２・・・８ｎは出力端子、９は液晶駆動用方
形波電圧発生回路、Ｖ１，Ｖ２……Ｖｋ，Ｖｋ＋１　は
液晶駆動電圧発生出力、１０は方形波電圧の周波数制御
信号入力端子、１１１，１１２・・・１１ｎはＡＮＤゲ
−ト、１２１，１２２・・・１２ｎは２進全加算器、１
３は加算制御信号入力端子である。

【００３３】さて次に、この第３の実施例の動作につい
て説明するが、大部分が上記の第１の実施例と同様のた
め説明が重複するが、以下、述べることにする。又、第
１の実施例の動作説明で用いた図２も同様につき参照す
る。

【００３４】図６において、２０　，２１　，２２　・
・・２ｍ−１　桁で構成されるｍビット階調デジタル画
像信号が、端子６０，６１，６２・・・６ｍ−１　より
直並列変換回路１に入力され、端子４および５より入力
される水平スタ−ト信号ＳＴＨおよび水平シフトクロッ
クＣＰＨの制御により、１ライン分毎に直並列変換され
て、出力端子（１Ｑ０，１Ｑ１，１Ｑ２・・・１Ｑｍ−
１　），（２Ｑ０，２Ｑ１，２Ｑ２・・・２Ｑｍ−１　
）・・・（ｎＱ０，ｎＱ１，ｎＱ２・・・ｎＱｍ−１　
）に、それぞれ例えば図２（ａ）〜（ｄ）に示すような
ｍビットの画素階調デ−タを得る。これらの画素階調デ
−タのうち（ａ）に示す２０　桁（ＬＳＢ）を除く（ｍ
−１）　ビット階調デ−タは、加算器１２１，１２２・
・・１２ｎの被加算デ−タ入力端子Ａ０，Ａ１・・・Ａ
ｍ−２　にそれぞれ供給され、前記２０　桁（ＬＳＢ）
デ−タはＡＮＤゲ−ト１１１，１１２・・・１１ｎの一
方の入力端子にそれぞれ供給される。他方の入力端子に
は、各ＡＮＤゲ−ト共通に、端子１３より図２（ｅ）に
示されるように所定の期間Ｔ１（例えば２フレ−ム期間
）毎に極性が反転する加算制御信号が供給される。従っ
て、各ＡＮＤゲ−トの出力には、図２（ｆ）に示される
ように加算制御信号（ｅ）の高レベル期間のみ２０　桁
デ−タ（ａ）がゲ−トされて得られる。

【００３５】この出力信号（ｆ）は、加算器１２１，１
２２・・・１２ｎの加算デ−タ入力端子ＢＯに供給され
、被加算デ−タ入力端子Ａ０，Ａ１・・・Ａｍ−２　に
供給されている図２（ｂ）〜（ｄ）の（ｍ−１）　ビッ
ト階調デ−タに対し、１ＬＳＢのデ−タとして加算され
る。図２（ｇ）および（ｈ）に加算出力のうちの２１　
桁および２２　桁を示す。即ち、所定期間Ｔ１毎に、２
０　桁デ−タ（ａ）の内容に応じて、１ＬＳＢの加算が
行なわれる。 この時、図２（ｂ）〜（ｄ）の（ｍ−１）　ビット階調
デ−タが最大値である場合には、１ＬＳＢの加算結果と
して、桁上げデ−タが加算器１２１，１２２・・・１２
ｎのキャリ−端子Ｃｍ−２　に出力される。これらの（
ｍ−１）　ビット階調デ−タ（ｇ），（ｈ）・・・およ
び１ビットの桁上げデ−タよりなる加算結果デ−タは、
（ｍ−１）　ビットデコ−ダ２１，２２・・・２ｎの入
力端子Ａ０，Ａ１・・・Ａｍ−２　に供給されてそれぞ
れ復号化され、電圧選択回路３１，３２・・・３ｎ内の
スイッチ７１，７２・・・７ｋ，７ｋ＋１　をオン・オ
フ制御する。そして、スイッチ７１，７２・・・７ｋ，
７ｋ＋１　の入力側に供給されている方形波電圧発生回
路９から液晶駆動用の方形波電圧Ｖ１，Ｖ２・・・Ｖｋ
，Ｖｋ＋１　の中から画像信号レベルに対応するものを
選択して、出力端子８１，８２・・・８ｎよりそれぞれ
出力させる。

【００３６】この時、スイッチ７１，７２・・・７ｋの
入力側に供給されている液晶駆動用の方形波電圧、図７
のＶ１，Ｖ２・・・Ｖｋ，Ｖｋ＋１　に示すように、各
方形波電圧に共通の中心電圧Ｖｓｃの上下に絶対値の等
しい２つのレベル（Ｖ１ＰとＶ１Ｎ），（Ｖ２ＰとＶ２
Ｎ）・・・（ＶｋＰとＶｋＮ），（Ｖｋ＋１　ＰとＶｋ
＋１　Ｎ）を、所定の期間Ｔ２毎に交互にとる。この所
定期間Ｔ２は、液晶表示装置の駆動方式により決定され
るが、フレ−ム周期（あるいはその整数倍）又はライン
周期（あるいはその整数倍）が好ましい。図６の端子１
０にＴ２を制御する信号が供給される。上記の液晶駆動
用の方形波電圧Ｖ１，Ｖ２・・・Ｖｋ，Ｖｋ＋１　の数
およびスイッチ７１，７２・・・７ｋ，７ｋ＋１　の数
（ｋ＋１）については、入力のｍビット階調デジタル画
像信号に対して、（ｍ−１）　ビットのデコ−ド数（ｋ
）に１を加えた数である。例えば、３ビット階調（８階
調）画像信号に対しては５であり、４ビット階調（１６
階調）画像信号に対しては９である。即ち、この第３の
実施例においては表示階調数の約半数の液晶駆動電圧お
よびスイッチを設けるだけで良い。

【００３７】次に、図６の出力端子８１，８２・・・８
ｎに得られる液晶駆動出力を用いて駆動される液晶表示
装置の画素に供給される駆動電圧と表示階調数について
説明するが、この第３の実施例の駆動回路を用いて液晶
表示装置を駆動した場合の画素に供給される電圧波形図
も、第１の実施例の場合と同様ゆえ、図４を用いて述べ
ることにする。即ち、図４は図２（ｅ）で説明した加算
制御信号であり、所定期間Ｔ１（例えば２フレ−ム期間
）毎に極性は反転している。（ｂ）は図２（ａ）で説明
したｍビットの画素階調デ−タのうちの２０　（ＬＳＢ
）デ−タである。加算制御信号（ａ）の高レベル期間に
、２０　（ＬＳＢ）デ−タ（ｂ）が高レベル（デ−タ『
有り』）となる時、例えば図４のτで示す期間では、図
２でも説明したように、図１のデコ−ダ２１，２２……
２ｎへの入力デ−タに対して１ＬＳＢの加算が行なわれ
ているので、電圧選択回路３１，３２……３ｎは１つ上
のレベルの液晶駆動電圧を選択することになる。

【００３８】従って、或る画素に供給される駆動電圧は
、例えば図４（ｃ）に示すように、画素階調デ−タのう
ちの２０　桁デ−タ（ｂ）が低レベル（デ−タ『無し』
）の時に、（Ｖ１ＰとＶ１Ｎ）が所定期間Ｔ２（例えば
１フレ−ム期間）毎に交互に供給されていたと仮定する
。２０　桁デ−タ（ｂ）が高レベル（デ−タ『有り』）
となると、加算制御信号（ａ）が低レベル期間では液晶
駆動電圧に変化がないが、高レベル期間では、１つ上の
レベルの液晶駆動電圧Ｖ２ＰとＶ２Ｎが供給される。任
意の画素について説明すると、図４（ｄ）に示すように
、２０　桁デ−タ（ｂ）が低レベル（デ−タ『無し』）
の時、あるいは加算制御信号（ａ）が低レベル期間に液
晶駆動電圧ＶｉＰとＶｉＮが供給されている場合、２０
　桁デ−タ（ｂ）が高レベル（デ−タ『有り』）になる
と、加算制御信号（ａ）の高レベル期間毎にＶ（ｉ＋１
）ＰとＶ（ｉ＋１）Ｎが供給されることになる（０≦ｉ
≦ｋ）。

【００３９】即ち、２０　桁デ−タ（ｂ）の有無により
、画素に供給される液晶駆動電圧は２種に制限される。 従って、図６におけるスイッチ７１，７２・・・７ｋ，
７ｋ＋１および図７の液晶駆動電圧Ｖ１，Ｖ２・・・Ｖ
ｋ，Ｖｋ＋１　に対して、この第３の実施例によれば、
Ｖ１，Ｖ２・・・Ｖｋ，Ｖｋ＋１　の電圧に加え、これ
らの電圧の大略中間の電圧を液晶表示装置の画素に供給
することが出来る。従って、前述したように、それぞれ
９個のスイッチおよび液晶駆動電圧を設けることにより
、１６階調表示が可能である。

【００４０】尚、第１および第２の実施例ではｍビット
階調デジタル画像信号の入力を受けながら、２ｍ　−１
個の階調しか選択出来なかったが、この第３の実施例に
よれば、２ｍ　個の階調を選択することが出来る。 （第４の実施例）

【００４１】図８はこの発明に係る駆動回路の第４の実
施例を示したもので、符号１は直並列変換回路、１１は
ＡＮＤゲ−ト、１２は２進全加算器、１３は加算制御信
号入力端子、２１，２２・・・２ｎはデコ−ダ、３１，
３２・・・３ｎは電圧選択回路、４は水平スタ−ト信号
ＳＴＨ入力端子、５は水平シフトクロックＣＰＨ入力端
子、６０，６１，６２・・・６ｍ−１　はｍビット階調
デジタル画像信号入力端子、７１，７２・・・７ｋ，７
ｋ＋１　はスイッチ、８１，８２・・・８ｎは出力端子
、９は液晶駆動用方形波電圧発生回路、Ｖ１，Ｖ２……
Ｖｋ，Ｖｋ＋１　は液晶駆動電圧発生出力である。この
第４の実施例においては、２進全加算器１２を直並列変
換回路１の入力側に設けることにより、回路の簡略化を
図ったものである。これにより、ＡＮＤゲ−ト１１およ
び２進全加算器１２をそれぞれ１回路設けるのみで良い
。その他は、第３の実施例と同様であるので、説明を省
略する。さて次に、この第４の実施例の動作について説
明するが、第１の実施例の動作説明で用いた図２を参照
することにする。

【００４２】図８において、２０　，２１　，２２　・
・・２ｍ−１　桁で構成されるｍビット階調デジタル画
像信号が、端子６０，６１，６２・・・６ｍ−１　より
供給されると、２０を除く（ｍ−１）　ビット階調デジ
タル画像信号は、加算器１２の被加算デ−タ入力端子Ａ
０，Ａ１・・・Ａｍ−２　に供給され、前記２０　桁（
ＬＳＢ）画像信号はＡＮＤゲ−ト１１の一方の入力端子
に供給される。他方の入力端子には、端子１３より図２
（ｅ）に示した加算制御信号が供給される。この加算制
御信号の高レベル期間に、２０　桁（ＬＳＢ）画像信号
がゲ−トされ、加算器１２の加算デ−タ入力端子ＢＯに
供給され、被加算デ−タ入力端子Ａ０，Ａ１・・・Ａｍ
−２　に供給されている（ｍ−１）　ビット階調デジタ
ル画像信号に対し、端子ＢＯのデ−タが高レベルなら、
１ＬＳＢの加算が行なわれる。この時、前記（ｍ−１）
　ビット階調デジタル画像信号が最大値である場合には
、１ＬＳＢの加算結果として、桁上げデ−タが加算器１
２のキャリ−端子Ｃｍ−２　に出力される。これらの（
ｍ−１）　ビット階調デジタル画像信号および１ビット
の桁上げデ−タよりなる加算結果信号は、直並列変換回
路１の入力端子Ｄ０，Ｄ１・・・Ｄｍ−１　に供給され
、端子４および５より入力される水平スタ−ト信号ＳＴ
Ｈおよび水平シフトクロックＣＰＨの制御により、１ラ
イン分毎に、直並列変換されて画素階調デ−タとなる。 この画素階調デ−タは、ｍビットデコ−ダ２１，２２・
・・２ｎにそれぞれ供給されて復号化される。以降の動
作は、上記第３の実施例と同様である。

【００４３】尚、上記の第３および第４の実施例では２
進全加算器を用いたが、これに特定されるものではなく
、減算器を用いて加算処理に代え減算処理を行なっても
、同様の結果を奏する。この時、（ｍ−１）　ビットの
被減算デ−タが最小値であると、１ＬＳＢの減算結果と
して、桁借りデ−タが減算器より出力される。この１ビ
ット桁借りデ−タと（ｍ−１）　ビット階調デ−タより
なる減算結果デ−タを、直並列変換回路１又はデコ−ダ
２１，２２・・・２ｎに供給すれば良い。この場合には
、図７の液晶駆動用の方形波電圧Ｖｋ＋１　の振幅は、
同図の方形波電圧Ｖ１の振幅よりも小さく設定される。

【００４４】

【発明の効果】この発明によれば、アクティブマトリク
ス形液晶表示装置のデジタル構成信号線駆動回路におい
て、液晶駆動電圧選択用スイッチの所要数を表示階調数
の約半分の数に低減出来る。これにより、駆動回路のＬ
ＳＩ化に際しては、チップサイズを大幅に縮小出来、安
価な駆動ＬＳＩを提供出来る。

【図面の簡単な説明】

【図１】この発明の第１の実施例に係るアクティブマト
リクス形液晶表示装置の駆動回路を示す回路構成図。

【図２】図１および図６の駆動回路における各種の信号
波形図。

【図３】図１の駆動回路における各種の信号波形図。

【図４】図１の駆動回路を用いた時の画素に供給される
電圧を示す電圧波形図。

【図５】この発明の第２の実施例に係るアクティブマト
リクス形液晶表示装置の駆動回路を示す回路構成図。

【図６】この発明の第３の実施例に係るアクティブマト
リクス形液晶表示装置の駆動回路を示す回路構成図。

【図７】図６の駆動回路における各種の信号波形図。

【図８】この発明の第４の実施例に係るアクティブマト
リクス形液晶表示装置の駆動回路を示す回路構成図。

【図９】従来のデジタル的に構成された信号線駆動回路
を示す回路構成図。

【図１０】図９の信号線駆動回路における表示階調数と
液晶駆動電圧のレベル数との関係を示す説明図。

【図１１】アクティブマトリクス形液晶表示装置を示す
平面図。

【符号の説明】

１…直並列変換回路、２１，２２・・・２ｎ…デコ−ダ
、３１，３２・・・３ｎ…電圧選択回路、４…水平スタ
−ト信号入力端子、５…水平シフトクロック入力端子、
６０，６１，６２・・・６ｍ−１　…ｍビット階調デジ
タル画像信号入力端子、７１，７２・・・７ｋ，７ｋ＋
１　…スイッチ、８１，８２・・・８ｎ…出力端子、９
…方形波電圧発生回路、１１，１１１，１１２・・・１
１ｎ…ＡＮＤゲ−ト、１２，１２１，１２２・・・１２
ｎ…２進全加算器、１３…加算制御信号入力端子、１４
，１４１，１４２・・・１４ｎ…ＡＮＤゲ−ト、１５，
１５１，１５２・・・１５ｎ…ＮＡＮＤゲ−ト、Ｖ１，
Ｖ２・・・Ｖｋ，Ｖｋ＋１　…液晶駆動電圧群。

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　２０　，２１　，２２・・・２ｍ−１
   　桁で構成されるｍビット階調デジタル画像信号を、１
   ライン分毎に直並列変換して画素階調デ−タとなす直並
   列変換回路と、前記画素階調デ−タを復号化する複数の
   デコ−ダと、各表示階調に対応した複数の液晶駆動電圧
   を発生する電圧発生回路と、前記デコ−ダの出力に応じ
   て前記液晶駆動電圧の１つを選択して出力する複数の電
   圧選択回路とを有し、前記ｍビット階調デジタル画像信
   号のうち最下位ビットを除く（ｍ−１）　ビット階調デ
   −タを前記デコ−ダに供給すると共に、前記最下位ビッ
   トのデ−タ内容に応じて前記（ｍ−１）　ビット階調デ
   −タに対し、所定期間毎に１ＬＳＢのデ−タ加算又は減
   算を行なうことにより、画素の表示階調に関連して、前
   記複数の液晶駆動電圧の１つを選択して出力する場合と
   、レベルの隣り合う２つの液晶駆動電圧を、所定期間毎
   に交互に選択して出力する場合とが存在するように構成
   ・制御されてなるアクティブマトリクス形液晶表示装置
   の駆動回路において、前記（ｍ−１）　ビット階調デ−
   タが最大値又は最小値である場合に限り前記加算又は減
   算を中止することを特徴とするアクティブマトリクス形
   液晶表示装置の駆動回路。
2. 【請求項２】　　２０　，２１　，２２・・・２ｍ−１
   　桁で構成されるｍビット階調デジタル画像信号のうち
   、最下位ビットを除く（ｍ−１）　ビット階調デジタル
   画像信号を、１ライン分毎に直並列変換して画素階調デ
   −タとなす直並列変換回路と、前記画素階調デ−タを復
   号化する複数のデコ−ダと、各表示階調に対応した複数
   の液晶駆動電圧を発生する電圧発生回路と、前記デコ−
   ダの出力に応じて前記液晶駆動電圧の１つを選択して出
   力する複数の電圧選択回路とを有し、前記最下位ビット
   のデ−タ内容に応じて前記（ｍ−１）　ビット階調デジ
   タル画像信号に対し、所定期間毎に１ＬＳＢのデ−タ加
   算又は減算を行なうことにより、画素の表示階調に関連
   して、前記複数の液晶駆動電圧の１つを選択して出力す
   る場合と、レベルの隣り合う２つの液晶駆動電圧を、所
   定期間毎に交互に選択して出力する場合とが存在するよ
   うに構成・制御されてなるアクティブマトリクス形液晶
   表示装置の駆動回路において、前記（ｍ−１）　ビット
   階調デジタル画像信号が最大値又は最小値である場合に
   限り前記加算又は減算を中止することを特徴とするアク
   ティブマトリクス形液晶表示装置の駆動回路。
3. 【請求項３】　　２０　，２１　，２２・・・２ｍ−１
   　桁で構成されるｍビット階調デジタル画像信号を、１
   ライン分毎に直並列変換して画素階調デ−タとなす直並
   列変換回路と、前記画素階調デ−タを復号化する複数の
   デコ−ダと、各表示階調に対応した複数の液晶駆動電圧
   を発生する電圧発生回路と、前記デコ−ダの出力に応じ
   て前記液晶駆動電圧の１つを選択して出力する複数の電
   圧選択回路とを有し、画素の表示階調に関連して、前記
   複数の液晶駆動電圧の１つを選択して出力する場合と、
   レベルの隣り合う２つの液晶駆動電圧を、所定期間毎に
   交互に選択して出力する場合とが存在するように構成・
   制御されてなるアクティブマトリクス形液晶表示装置の
   駆動回路において、上記ｍビット階調デジタル画像信号
   に対して、（ｍ−１）　ビットのデコ−ダ数に１を加え
   た数の前記液晶駆動電圧の中から１つを選択して出力す
   る電圧選択回路を具備してなることを特徴とするアクテ
   ィブマトリクス形液晶表示装置の駆動回路。
4. 【請求項４】　　前記画素階調デ−タのうち最下位ビッ
   トを除く（ｍ−１）　ビット階調デ−タに対し、前記最
   下位ビットのデ−タ内容に応じて、所定期間毎に１ＬＳ
   Ｂのデ−タ加算又は減算を行なった後、（ｍ−１）　ビ
   ットデ−タと１ビットの桁上げ又は桁借りデ−タよりな
   る演算結果デ−タを前記デコ−ダに供給し、そのデコ−
   ダ出力信号により、前記電圧選択回路内に設けられた（
   ｍ−１）　ビットのデコ−ダ数に１を加えた数のスイッ
   チを開閉制御することを特徴とする請求項３記載のアク
   ティブマトリクス形液晶表示装置の駆動回路。
5. 【請求項５】　　前記ｍビット階調デジタル画像信号の
   うち最下位ビットを除く（ｍ−１）　ビット階調デジタ
   ル画像信号に対し、前記最下位ビットのデ−タ内容に応
   じて、所定期間毎に１ＬＳＢのデ−タ加算又は減算を行
   なった後、（ｍ−１）　ビット階調デジタル画像信号と
   １ビットの桁上げ又は桁借りデ−タよりなる演算結果デ
   −タを前記直並列変換回路を介して前記デコ−ダに供給
   し、そのデコ−ダ出力信号により前記電圧選択回路内に
   設けられた（ｍ−１）　ビットのデコ−ダ数に１を加え
   た数のスイッチを開閉制御することを特徴とする請求項
   ３記載のアクティブマトリクス形液晶表示装置の駆動回
   路。