JP2003076338A - 液晶表示装置の駆動方法 - Google Patents
液晶表示装置の駆動方法Info
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- JP2003076338A JP2003076338A JP2001266185A JP2001266185A JP2003076338A JP 2003076338 A JP2003076338 A JP 2003076338A JP 2001266185 A JP2001266185 A JP 2001266185A JP 2001266185 A JP2001266185 A JP 2001266185A JP 2003076338 A JP2003076338 A JP 2003076338A
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- JP
- Japan
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- liquid crystal
- video signal
- circuit
- driving
- display device
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- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 Ｖライン反転駆動による液晶表示装置では、
正負ＤＡＣの出力電圧のばらつきにより映像信号の電圧
にもばらつきが生じ、画面上に縦すじムラが視認されや
すくなる。 【解決手段】 Ｘドライバ回路１２に供給される映像信
号の出力順Ｓ１，Ｓ２，…Ｓ１２を、２フレーム毎にＳ
７，Ｓ８，…Ｓ１２，Ｓ１，Ｓ２，…Ｓ６となるように
切り替えて、各信号線に２フレーム毎に異なるＤＡＣか
らの映像信号が書き込まれるようにすることで、出力電
圧のばらつきを平均化するようにした。
正負ＤＡＣの出力電圧のばらつきにより映像信号の電圧
にもばらつきが生じ、画面上に縦すじムラが視認されや
すくなる。 【解決手段】 Ｘドライバ回路１２に供給される映像信
号の出力順Ｓ１，Ｓ２，…Ｓ１２を、２フレーム毎にＳ
７，Ｓ８，…Ｓ１２，Ｓ１，Ｓ２，…Ｓ６となるように
切り替えて、各信号線に２フレーム毎に異なるＤＡＣか
らの映像信号が書き込まれるようにすることで、出力電
圧のばらつきを平均化するようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、液晶表示装置の
駆動方法に関し、詳しくは画面を複数のブロックに分割
し、各ブロック毎に配置した駆動回路により駆動するブ
ロック順次駆動を行う場合の駆動方法に関する。
駆動方法に関し、詳しくは画面を複数のブロックに分割
し、各ブロック毎に配置した駆動回路により駆動するブ
ロック順次駆動を行う場合の駆動方法に関する。
【０００２】
【従来の技術】近年、画素毎にスイッチ素子を設けたア
クティブマトリクス型の液晶表示装置（以下、ＡＭ−Ｌ
ＣＤ）は、パソコンなどＯＡ機器のディスプレイ装置と
して普及しつつある。とくに、スイッチ素子としてｐ−
ｓｉ（ポリシリコン）ＴＦＴを用いたものは、ＴＦＴの
小型化によりアレイ基板上に画素部と周辺駆動回路とを
一体的に形成することができるため、高精細でありなが
らコンパクトな外形と軽量化を実現している。
クティブマトリクス型の液晶表示装置（以下、ＡＭ−Ｌ
ＣＤ）は、パソコンなどＯＡ機器のディスプレイ装置と
して普及しつつある。とくに、スイッチ素子としてｐ−
ｓｉ（ポリシリコン）ＴＦＴを用いたものは、ＴＦＴの
小型化によりアレイ基板上に画素部と周辺駆動回路とを
一体的に形成することができるため、高精細でありなが
らコンパクトな外形と軽量化を実現している。
【０００３】最近では、画面の高精細化に伴うデータ書
き込み速度の高速化に対応するため、一水平走査期間に
駆動すべき画素を複数の表示エリアに分割し、さらに一
つの表示エリア内で同時に映像信号を伝送する画素を複
数のブロックに分け、一水平走査期間に各表示エリア毎
にブロックを順に同時駆動する方式が考えられている。
通常、１ブロックで同時に駆動できる画素数は画面サイ
ズで異なり、例えばＸＧＡ（１０２４×７６８）サイズ
の画面を４つの表示エリアに分け、その１表示エリアを
さらに３２のブロックに分けて駆動する場合、１ブロッ
クでは８画素（２４サブ画素）が同時に駆動されるた
め、１表示エリア合計では２４×３２のサブ画素（２５
６画素分）に対して同時に映像信号を供給することにな
る。
き込み速度の高速化に対応するため、一水平走査期間に
駆動すべき画素を複数の表示エリアに分割し、さらに一
つの表示エリア内で同時に映像信号を伝送する画素を複
数のブロックに分け、一水平走査期間に各表示エリア毎
にブロックを順に同時駆動する方式が考えられている。
通常、１ブロックで同時に駆動できる画素数は画面サイ
ズで異なり、例えばＸＧＡ（１０２４×７６８）サイズ
の画面を４つの表示エリアに分け、その１表示エリアを
さらに３２のブロックに分けて駆動する場合、１ブロッ
クでは８画素（２４サブ画素）が同時に駆動されるた
め、１表示エリア合計では２４×３２のサブ画素（２５
６画素分）に対して同時に映像信号を供給することにな
る。
【０００４】
【発明が解決しようとする課題】ところで、一般的な液
晶表示装置では、液晶層の劣化を防止するために、画素
に書き込む映像信号の極性をフレーム周期で反転させ
る、いわゆる極性反転駆動が行われている。このため、
外部のタイミングコントローラから供給されるデジタル
映像信号をアナログ映像信号に変換するＤ／Ａコンバー
タも、正極性用Ｄ／Ａコンバータ（以下、正ＤＡＣ）と
負極性用Ｄ／Ａコンバータ（以下、負ＤＡＣ）の２種類
が用意されている。
晶表示装置では、液晶層の劣化を防止するために、画素
に書き込む映像信号の極性をフレーム周期で反転させ
る、いわゆる極性反転駆動が行われている。このため、
外部のタイミングコントローラから供給されるデジタル
映像信号をアナログ映像信号に変換するＤ／Ａコンバー
タも、正極性用Ｄ／Ａコンバータ（以下、正ＤＡＣ）と
負極性用Ｄ／Ａコンバータ（以下、負ＤＡＣ）の２種類
が用意されている。
【０００５】前記タイミングコントローラから制御信号
とともに出力されたデジタル映像信号は、正負ＤＡＣで
アナログ映像信号に変換された後、液晶パネル側の信号
線駆動回路に供給される。この時、正負ＤＡＣに出力電
圧のばらつきがあると、画素に書き込まれる正負の映像
信号の電圧にもばらつきが生じる。正負の映像信号のば
らつきは、隣接する信号線に書き込まれる映像信号の極
性を１フレーム毎に反転させるＶライン反転駆動では画
面上で縦すじムラとして視認されるという問題点があ
る。とくに、上記のようなブロック順次駆動を行った場
合には、同一のＤＡＣからそれぞれのブロックに対して
映像信号が供給されるため、縦すじムラが周期的に現れ
ることになり、表示品位が低下する原因となっていた。
とともに出力されたデジタル映像信号は、正負ＤＡＣで
アナログ映像信号に変換された後、液晶パネル側の信号
線駆動回路に供給される。この時、正負ＤＡＣに出力電
圧のばらつきがあると、画素に書き込まれる正負の映像
信号の電圧にもばらつきが生じる。正負の映像信号のば
らつきは、隣接する信号線に書き込まれる映像信号の極
性を１フレーム毎に反転させるＶライン反転駆動では画
面上で縦すじムラとして視認されるという問題点があ
る。とくに、上記のようなブロック順次駆動を行った場
合には、同一のＤＡＣからそれぞれのブロックに対して
映像信号が供給されるため、縦すじムラが周期的に現れ
ることになり、表示品位が低下する原因となっていた。
【０００６】この発明の目的は、正負ＤＡＣのオフセッ
トばらつきによる縦すじムラの影響を低減して、良好な
表示品位を得ることができる液晶表示装置の駆動方法を
提供することにある。
トばらつきによる縦すじムラの影響を低減して、良好な
表示品位を得ることができる液晶表示装置の駆動方法を
提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、アクティブマトリクス駆動の液
晶パネルと、前記液晶パネルの駆動回路と、前記駆動回
路に映像信号等を供給する外部駆動回路とを備えた液晶
表示装置の駆動方法において、前記液晶パネルは複数の
表示エリアに分割され、更に前記各表示エリアは複数の
ブロックで構成されてなり、前記各表示エリア毎に配置
された前記駆動回路により前記ブロックを順次駆動する
ことで前記複数の表示エリアを並列駆動する際に、前記
駆動回路に供給する映像信号の出力順１，２，…ｎ（ｎ
は偶数）を、所定周期でｎ／２＋１，…ｎ，１，…ｎ／
２に切り替えることを特徴とする。
め、請求項１の発明は、アクティブマトリクス駆動の液
晶パネルと、前記液晶パネルの駆動回路と、前記駆動回
路に映像信号等を供給する外部駆動回路とを備えた液晶
表示装置の駆動方法において、前記液晶パネルは複数の
表示エリアに分割され、更に前記各表示エリアは複数の
ブロックで構成されてなり、前記各表示エリア毎に配置
された前記駆動回路により前記ブロックを順次駆動する
ことで前記複数の表示エリアを並列駆動する際に、前記
駆動回路に供給する映像信号の出力順１，２，…ｎ（ｎ
は偶数）を、所定周期でｎ／２＋１，…ｎ，１，…ｎ／
２に切り替えることを特徴とする。
【０００８】請求項２の発明は、請求項１において、前
記外部駆動回路は、外部から入力されたデジタル映像信
号を所定のタイミングで出力するタイミングコントロー
ラ回路と、前記タイミングコントローラ回路から出力さ
れたデジタル映像信号をアナログ映像信号に変換するＤ
／Ａ変換回路とを備え、前記タイミングコントローラ回
路から前記Ｄ／Ａ変換回路に供給されるデジタル映像信
号の出力順１，２，…ｎ（ｎは偶数）を２フレーム毎に
ｎ／２＋１，…ｎ，１，…ｎ／２に切り替えることを特
徴とする。
記外部駆動回路は、外部から入力されたデジタル映像信
号を所定のタイミングで出力するタイミングコントロー
ラ回路と、前記タイミングコントローラ回路から出力さ
れたデジタル映像信号をアナログ映像信号に変換するＤ
／Ａ変換回路とを備え、前記タイミングコントローラ回
路から前記Ｄ／Ａ変換回路に供給されるデジタル映像信
号の出力順１，２，…ｎ（ｎは偶数）を２フレーム毎に
ｎ／２＋１，…ｎ，１，…ｎ／２に切り替えることを特
徴とする。
【０００９】請求項３の発明は、請求項１において、前
記外部駆動回路は、外部から入力されたデジタル映像信
号を所定のタイミングで出力するタイミングコントロー
ラ回路と、前記タイミングコントローラ回路から出力さ
れたデジタル映像信号をアナログ映像信号に変換するＤ
／Ａ変換回路とを備え、前記Ｄ／Ａ変換回路から前記駆
動回路に供給されるアナログ映像信号の出力順１，２，
…ｎ（ｎは偶数）を２フレーム毎にｎ／２＋１，…ｎ，
１，…ｎ／２に切り替えることを特徴とする。
記外部駆動回路は、外部から入力されたデジタル映像信
号を所定のタイミングで出力するタイミングコントロー
ラ回路と、前記タイミングコントローラ回路から出力さ
れたデジタル映像信号をアナログ映像信号に変換するＤ
／Ａ変換回路とを備え、前記Ｄ／Ａ変換回路から前記駆
動回路に供給されるアナログ映像信号の出力順１，２，
…ｎ（ｎは偶数）を２フレーム毎にｎ／２＋１，…ｎ，
１，…ｎ／２に切り替えることを特徴とする。
【００１０】請求項４の発明は、請求項１において、前
記液晶パネルは、マトリクス状に配置された複数の信号
線及び複数の走査線、前記信号線と走査線の交点近傍に
配置された画素スイッチ素子、前記画素スイッチ素子に
接続された画素電極を含む第１基板と、前記画素電極に
対向する対向基板を含む第２基板と、前記第１基板及び
第２基板間に保持された液晶層とを備え、隣接する前記
信号線に書き込まれる映像信号の電位が互いに逆極性と
なり、且つ前記映像信号の電位がフレーム周期で反転す
るように駆動されることを特徴とする。
記液晶パネルは、マトリクス状に配置された複数の信号
線及び複数の走査線、前記信号線と走査線の交点近傍に
配置された画素スイッチ素子、前記画素スイッチ素子に
接続された画素電極を含む第１基板と、前記画素電極に
対向する対向基板を含む第２基板と、前記第１基板及び
第２基板間に保持された液晶層とを備え、隣接する前記
信号線に書き込まれる映像信号の電位が互いに逆極性と
なり、且つ前記映像信号の電位がフレーム周期で反転す
るように駆動されることを特徴とする。
【００１１】
【発明の実施の形態】以下、この発明に係わる液晶表示
装置の駆動方法を駆動回路内蔵型のＡＭ−ＬＣＤに適用
した場合の実施形態について説明する。ここでは、駆動
回路内蔵型のＡＭ−ＬＣＤをブロック順次駆動及びＶラ
イン反転駆動により駆動する場合を例として説明する。
装置の駆動方法を駆動回路内蔵型のＡＭ−ＬＣＤに適用
した場合の実施形態について説明する。ここでは、駆動
回路内蔵型のＡＭ−ＬＣＤをブロック順次駆動及びＶラ
イン反転駆動により駆動する場合を例として説明する。
【００１２】図１は、本実施形態に係わるＡＭ−ＬＣＤ
１０の全体構成を示すブロック図である。ＡＭ−ＬＣＤ
１０は、駆動回路が内蔵された液晶パネル１００と、こ
の液晶パネル１００に映像信号及びタイミング制御信号
を供給する外部駆動基板２００と、これらを電気的に接
続するＦＰＣ（フレキシブル配線基板）２１及び２２と
から構成されている。
１０の全体構成を示すブロック図である。ＡＭ−ＬＣＤ
１０は、駆動回路が内蔵された液晶パネル１００と、こ
の液晶パネル１００に映像信号及びタイミング制御信号
を供給する外部駆動基板２００と、これらを電気的に接
続するＦＰＣ（フレキシブル配線基板）２１及び２２と
から構成されている。
【００１３】液晶パネル１００は、４つの表示エリアに
分割された画素部１１と、この画素部１１の各表示エリ
アを駆動する４分割された第１Ｘドライバ回路１２−
１，第２Ｘドライバ回路１２−２，第３Ｘドライバ回路
１２−３，第４Ｘドライバ回路１２−４（以下、適宜に
Ｘドライバ回路１２と総称する）と、Ｙドライバ回路１
３とを備えている。Ｘドライバ回路１２とＹドライバ回
路１３は、本実施形態における駆動回路を構成してい
る。
分割された画素部１１と、この画素部１１の各表示エリ
アを駆動する４分割された第１Ｘドライバ回路１２−
１，第２Ｘドライバ回路１２−２，第３Ｘドライバ回路
１２−３，第４Ｘドライバ回路１２−４（以下、適宜に
Ｘドライバ回路１２と総称する）と、Ｙドライバ回路１
３とを備えている。Ｘドライバ回路１２とＹドライバ回
路１３は、本実施形態における駆動回路を構成してい
る。
【００１４】画素部１１は、図示しない複数の走査線と
複数の信号線がマトリクス状に配置されると共に、両線
の各交差部分には画素スイッチ素子を介して接続された
複数の図示しない画素電極が形成されている。前記複数
の信号線の一端はＸドライバ回路１２に接続され、この
Ｘドライバ回路１２には後述するタイミングコントロー
ラ１４からアナログの映像信号と水平方向のタイミング
制御信号が供給されている。また前記複数の走査線の一
端はＹドライバ回路１３に接続され、このＹドライバ回
路１３にはタイミングコントローラ１４から垂直方向の
タイミング制御信号が供給されている。
複数の信号線がマトリクス状に配置されると共に、両線
の各交差部分には画素スイッチ素子を介して接続された
複数の図示しない画素電極が形成されている。前記複数
の信号線の一端はＸドライバ回路１２に接続され、この
Ｘドライバ回路１２には後述するタイミングコントロー
ラ１４からアナログの映像信号と水平方向のタイミング
制御信号が供給されている。また前記複数の走査線の一
端はＹドライバ回路１３に接続され、このＹドライバ回
路１３にはタイミングコントローラ１４から垂直方向の
タイミング制御信号が供給されている。
【００１５】液晶パネル１００は、画素部１１、Ｘドラ
イバ回路１２及びＹドライバ回路１３が形成されたアレ
イ基板１０１と、前記画素電極に対向する対向電極が形
成された図示しない対向基板と、アレイ基板１０１と前
記対向基板との間に保持された図示しない液晶層とを備
えている。
イバ回路１２及びＹドライバ回路１３が形成されたアレ
イ基板１０１と、前記画素電極に対向する対向電極が形
成された図示しない対向基板と、アレイ基板１０１と前
記対向基板との間に保持された図示しない液晶層とを備
えている。
【００１６】外部駆動基板２００は、外部駆動回路とし
て、タイミングコントローラ１４、レベルシフト回路１
５、正ＤＡＣ１６、負ＤＡＣ１７及びＶｃｏｍ回路１８
を備えている。
て、タイミングコントローラ１４、レベルシフト回路１
５、正ＤＡＣ１６、負ＤＡＣ１７及びＶｃｏｍ回路１８
を備えている。
【００１７】タイミングコントローラ１４は、外部（例
えば図示しないＰＣ本体のプロセッサ）から入力された
基準タイミング信号に基づいて水平及び垂直のタイミン
グ制御信号を生成し、また前記基準タイミング信号と共
に入力されたデジタルの映像信号を４並列化して出力す
る。さらに、タイミングコントローラ１４は後述する映
像信号の出力順を切り替える機能を備えている。
えば図示しないＰＣ本体のプロセッサ）から入力された
基準タイミング信号に基づいて水平及び垂直のタイミン
グ制御信号を生成し、また前記基準タイミング信号と共
に入力されたデジタルの映像信号を４並列化して出力す
る。さらに、タイミングコントローラ１４は後述する映
像信号の出力順を切り替える機能を備えている。
【００１８】レベルシフト回路１５は、タイミングコン
トローラ１４から出力されたタイミング制御信号を所定
の電位まで昇圧して出力する。正ＤＡＣ１６及び負ＤＡ
Ｃ１７は、タイミングコントローラ１４で４並列化され
たデジタルの映像信号をアナログの映像信号に変換す
る。Ｖｃｏｍ回路１８は、画素部１１の図示しない対向
電極に所定の対向電位を供給する。
トローラ１４から出力されたタイミング制御信号を所定
の電位まで昇圧して出力する。正ＤＡＣ１６及び負ＤＡ
Ｃ１７は、タイミングコントローラ１４で４並列化され
たデジタルの映像信号をアナログの映像信号に変換す
る。Ｖｃｏｍ回路１８は、画素部１１の図示しない対向
電極に所定の対向電位を供給する。
【００１９】正ＤＡＣ１６及び負ＤＡＣ１７は、タイミ
ングコントローラ１４から供給されたデジタルの映像信
号をアナログに変換して液晶パネル１００へ出力する。
本実施形態の液晶パネル１００では、表示画面が縦方向
に沿って４つの表示エリアに分割されており、各表示エ
リアには正負合計で２４本の映像信号が供給されてい
る。すなわち、正ＤＡＣ１６からは４つの表示エリアへ
それぞれ正極性の映像信号が１２本、負ＤＡＣ１７から
は４つの各表示エリアへそれぞれ負極性の映像信号が１
２本供給されている。
ングコントローラ１４から供給されたデジタルの映像信
号をアナログに変換して液晶パネル１００へ出力する。
本実施形態の液晶パネル１００では、表示画面が縦方向
に沿って４つの表示エリアに分割されており、各表示エ
リアには正負合計で２４本の映像信号が供給されてい
る。すなわち、正ＤＡＣ１６からは４つの表示エリアへ
それぞれ正極性の映像信号が１２本、負ＤＡＣ１７から
は４つの各表示エリアへそれぞれ負極性の映像信号が１
２本供給されている。
【００２０】なお、図１には示していないが、外部駆動
基板２００にはＶｃｏｍ回路１８以外にも電源回路が配
置されており、上記外部駆動回路及び液晶パネル１００
の各ドライバ回路に所定の電源電圧を供給している。
基板２００にはＶｃｏｍ回路１８以外にも電源回路が配
置されており、上記外部駆動回路及び液晶パネル１００
の各ドライバ回路に所定の電源電圧を供給している。
【００２１】図２は、Ｘドライバ回路１２の部分回路図
であり、信号線（例えば、Ｄ１，…Ｄ８，…Ｄ２４９，
…Ｄ２５６など）とこれに接続する内部配線（ビデオバ
ス配線）との接続関係を示している。本実施形態では、
ＸＧＡ（１０２４×７６８）サイズの画面を４つの表示
エリアに分けた例を示す。
であり、信号線（例えば、Ｄ１，…Ｄ８，…Ｄ２４９，
…Ｄ２５６など）とこれに接続する内部配線（ビデオバ
ス配線）との接続関係を示している。本実施形態では、
ＸＧＡ（１０２４×７６８）サイズの画面を４つの表示
エリアに分けた例を示す。
【００２２】図２において、Ｌ１，Ｌ２，Ｒ１，Ｒ２
は、分割されたそれぞれの表示エリアを示している。各
表示エリアに供給される映像信号は、画面を４分割する
３つのライン（図中破線）のうち、左右の２ライン（ラ
インＬ，ラインＲ）を中心として、その分割の境界での
不連続性を解消するため、それぞれ矢印方向に向かって
一斉に走査される。
は、分割されたそれぞれの表示エリアを示している。各
表示エリアに供給される映像信号は、画面を４分割する
３つのライン（図中破線）のうち、左右の２ライン（ラ
インＬ，ラインＲ）を中心として、その分割の境界での
不連続性を解消するため、それぞれ矢印方向に向かって
一斉に走査される。
【００２３】各表示エリアＬ１，Ｌ２，Ｒ１，Ｒ２に
は、正ＤＡＣ１６及び負ＤＡＣ１７から出力されたアナ
ログの映像信号が入力ポートＣＮ−Ｌ，ＣＮ−Ｒを通じ
て供給されている。すなわち、入力ポートＣＮ−Ｌには
表示エリアＬ１，Ｌ２にそれぞれ供給される２４本（正
１２／負１２）×２の映像信号が入力され、入力ポート
ＣＮ−Ｒには表示エリアＲ１，Ｒ２にそれぞれ供給され
る２４本×２の映像信号が入力される。
は、正ＤＡＣ１６及び負ＤＡＣ１７から出力されたアナ
ログの映像信号が入力ポートＣＮ−Ｌ，ＣＮ−Ｒを通じ
て供給されている。すなわち、入力ポートＣＮ−Ｌには
表示エリアＬ１，Ｌ２にそれぞれ供給される２４本（正
１２／負１２）×２の映像信号が入力され、入力ポート
ＣＮ−Ｒには表示エリアＲ１，Ｒ２にそれぞれ供給され
る２４本×２の映像信号が入力される。
【００２４】液晶パネル１００に入力された映像信号
は、各表示エリア毎に配線された２４本のビデオバス配
線（例えば、Ｌ１Ｐ１，Ｌ１Ｎ１，…Ｌ１Ｎ１２）を通
じて、後述するアナログスイッチへ出力される。ビデオ
バス配線は、正極性の映像信号として出力されたデータ
が供給されるラインと、負極性の映像信号として出力さ
れたデータが供給されるラインが交互に配列されてい
る。図２に示すビデオバス配線では、正極性のラインに
は“Ｐ”を、負極性のラインには“Ｎ”をそれぞれ付し
ている。例えば、ビデオバス配線Ｌ１Ｐ１は正極性のラ
イン、Ｌ１Ｎ１は負極性のラインを示している。
は、各表示エリア毎に配線された２４本のビデオバス配
線（例えば、Ｌ１Ｐ１，Ｌ１Ｎ１，…Ｌ１Ｎ１２）を通
じて、後述するアナログスイッチへ出力される。ビデオ
バス配線は、正極性の映像信号として出力されたデータ
が供給されるラインと、負極性の映像信号として出力さ
れたデータが供給されるラインが交互に配列されてい
る。図２に示すビデオバス配線では、正極性のラインに
は“Ｐ”を、負極性のラインには“Ｎ”をそれぞれ付し
ている。例えば、ビデオバス配線Ｌ１Ｐ１は正極性のラ
イン、Ｌ１Ｎ１は負極性のラインを示している。
【００２５】図３は、図２に示す表示エリアＬ１の部分
拡大図である。ここでは、表示エリアＬ１を代表して説
明する。一つの表示エリアは内部的に３２のブロックに
分けられている。そして、１つのブロックにはＲ、Ｇ、
Ｂの各色がそれぞれ８個づつ振り分けられている。例え
ば、ブロック１ではＲ１…Ｒ８、Ｇ１…Ｇ８、Ｂ１…Ｂ
８が、ブロック２にはＲ９…Ｒ１６、Ｇ９…Ｇ１６、Ｂ
９…Ｂ１６が、それぞれ振り分けられている。またブロ
ック３２にはＲ２４９…Ｒ２５６、Ｇ２４９…Ｇ２５
６、Ｂ２４９…Ｂ２５６が振り分けられている。
拡大図である。ここでは、表示エリアＬ１を代表して説
明する。一つの表示エリアは内部的に３２のブロックに
分けられている。そして、１つのブロックにはＲ、Ｇ、
Ｂの各色がそれぞれ８個づつ振り分けられている。例え
ば、ブロック１ではＲ１…Ｒ８、Ｇ１…Ｇ８、Ｂ１…Ｂ
８が、ブロック２にはＲ９…Ｒ１６、Ｇ９…Ｇ１６、Ｂ
９…Ｂ１６が、それぞれ振り分けられている。またブロ
ック３２にはＲ２４９…Ｒ２５６、Ｇ２４９…Ｇ２５
６、Ｂ２４９…Ｂ２５６が振り分けられている。
【００２６】このように、各ブロックではＲ、Ｇ、Ｂの
各色ごとにそれぞれ８個の振り分けがあり、１ブロック
ではＲＧＢ合計で２４本分の映像信号が同時にサンプリ
ングされる。さらに、図３に示すように、一つのブロッ
クを一単位として３２ブロックを順番にサンプリングす
ることにより、各表示エリアではブロック単位で映像信
号が信号線にサンプリングされる。例えば、図３ではブ
ロック３２からブロック１の方向に向かって順にサンプ
リングが行われることにより、図２の表示エリアＬ１で
はＢ２５６からＲ１の方向に向かって映像信号が順次サ
ンプリングされて出力される。他の表示エリアでも同様
のサンプリングが行われる。これによれば、一つの表示
エリアでは２４×３２で７６８サブ画素（２５６画素
分）のサンプリングが行われることになるため、４つの
表示エリアが並列駆動された場合、合計では走査線１ラ
インにつき３０７２個のサブ画素（１０２４画素分）に
対応するサンプリングが達成される。このようなサンプ
リング出力を走査線の数だけ繰り返すことにより、１フ
レーム分の映像信号が各画素に順次書き込まれる。
各色ごとにそれぞれ８個の振り分けがあり、１ブロック
ではＲＧＢ合計で２４本分の映像信号が同時にサンプリ
ングされる。さらに、図３に示すように、一つのブロッ
クを一単位として３２ブロックを順番にサンプリングす
ることにより、各表示エリアではブロック単位で映像信
号が信号線にサンプリングされる。例えば、図３ではブ
ロック３２からブロック１の方向に向かって順にサンプ
リングが行われることにより、図２の表示エリアＬ１で
はＢ２５６からＲ１の方向に向かって映像信号が順次サ
ンプリングされて出力される。他の表示エリアでも同様
のサンプリングが行われる。これによれば、一つの表示
エリアでは２４×３２で７６８サブ画素（２５６画素
分）のサンプリングが行われることになるため、４つの
表示エリアが並列駆動された場合、合計では走査線１ラ
インにつき３０７２個のサブ画素（１０２４画素分）に
対応するサンプリングが達成される。このようなサンプ
リング出力を走査線の数だけ繰り返すことにより、１フ
レーム分の映像信号が各画素に順次書き込まれる。
【００２７】本実施形態の液晶パネル１００はＶライン
反転駆動により駆動される。すなわち、各フレーム期間
中に、各Ｘドライバ回路１２は隣接する信号線にサンプ
リングされる映像信号の電位が互いに逆極性となり、か
つ前記映像信号の電位がフレーム周期で極性が反転され
るように駆動される。このために、各Ｘドライバ回路１
２は一対のＰｃｈトランジスタとＮｃｈトランジスタか
ら構成されたアナログスイッチ２３の導通を制御して、
例えばブロック１については、奇数フレームでは信号線
Ｄ１，Ｄ３，…Ｄ２３に正極性の映像信号を、また信号
線Ｄ２，Ｄ４，…Ｄ２４に負極性の映像信号をそれぞれ
書き込み、偶数フレームでは信号線Ｄ１，Ｄ３，…Ｄ２
３に負極性の映像信号を、また信号線Ｄ２，Ｄ４，…Ｄ
２４に正極性の映像信号を書き込むようにしている。
反転駆動により駆動される。すなわち、各フレーム期間
中に、各Ｘドライバ回路１２は隣接する信号線にサンプ
リングされる映像信号の電位が互いに逆極性となり、か
つ前記映像信号の電位がフレーム周期で極性が反転され
るように駆動される。このために、各Ｘドライバ回路１
２は一対のＰｃｈトランジスタとＮｃｈトランジスタか
ら構成されたアナログスイッチ２３の導通を制御して、
例えばブロック１については、奇数フレームでは信号線
Ｄ１，Ｄ３，…Ｄ２３に正極性の映像信号を、また信号
線Ｄ２，Ｄ４，…Ｄ２４に負極性の映像信号をそれぞれ
書き込み、偶数フレームでは信号線Ｄ１，Ｄ３，…Ｄ２
３に負極性の映像信号を、また信号線Ｄ２，Ｄ４，…Ｄ
２４に正極性の映像信号を書き込むようにしている。
【００２８】次に、上記のように構成された液晶パネル
１００において、各Ｘドライバ回路１２に供給される映
像信号の出力順を所定周期で切り替える場合の動作につ
いて説明する。図４は、正ＤＡＣ１６から出力される映
像信号の出力順とビデオバス配線Ｌ１Ｐ１〜Ｌ１Ｐ１２
との関係を示す説明図である。ここでは正ＤＡＣ１６を
例として説明するが、負ＤＡＣ１７とビデオバス配線Ｌ
１Ｎ１〜Ｌ１Ｎ１２についても切り替え動作は同じであ
る。
１００において、各Ｘドライバ回路１２に供給される映
像信号の出力順を所定周期で切り替える場合の動作につ
いて説明する。図４は、正ＤＡＣ１６から出力される映
像信号の出力順とビデオバス配線Ｌ１Ｐ１〜Ｌ１Ｐ１２
との関係を示す説明図である。ここでは正ＤＡＣ１６を
例として説明するが、負ＤＡＣ１７とビデオバス配線Ｌ
１Ｎ１〜Ｌ１Ｎ１２についても切り替え動作は同じであ
る。
【００２９】図４において、Ｓ１，Ｓ２，…Ｓ１２はＤ
ＡＣ出力であり、正ＤＡＣ１６からＸドライバ回路１２
に供給される映像信号の出力順を示している。ブロック
１の１，２フレームでは、映像信号の出力順はＳ１，Ｓ
２，…Ｓ１２となる。Ｖライン反転駆動では、偶数フレ
ームは奇数フレームの反転入力となるため、２フレーム
では映像信号の中身は書き替えられるが、出力順に変更
はない。３，４フレームでは、映像信号の出力順はＳ
７，Ｓ８，…Ｓ１２，Ｓ１，Ｓ２，…Ｓ６となる。これ
は、ＤＡＣ出力を半分に分け、左右の出力並びを入れ替
えたものである。この場合も偶数フレームとなる４フレ
ームでは映像信号の出力順に変更はない。以降のフレー
ムでは、同様に２フレーム毎に映像信号の出力順をＳ
１，Ｓ２，…Ｓ１２からＳ７，Ｓ８，…Ｓ１２，Ｓ１，
Ｓ２，…Ｓ６に切り替えている。タイミングコントロー
ラ１４では、図４に示すフレーム毎の出力順に従って、
正ＤＡＣ１６（及び負ＤＡＣ１７）に出力する映像信号
の出力順を切り替えている。本実施形態では、タイミン
グコントローラＩＣ１４から供給された映像信号の出力
順がそのまま正ＤＡＣ１６での出力順（ＤＡＣ出力）と
なる。
ＡＣ出力であり、正ＤＡＣ１６からＸドライバ回路１２
に供給される映像信号の出力順を示している。ブロック
１の１，２フレームでは、映像信号の出力順はＳ１，Ｓ
２，…Ｓ１２となる。Ｖライン反転駆動では、偶数フレ
ームは奇数フレームの反転入力となるため、２フレーム
では映像信号の中身は書き替えられるが、出力順に変更
はない。３，４フレームでは、映像信号の出力順はＳ
７，Ｓ８，…Ｓ１２，Ｓ１，Ｓ２，…Ｓ６となる。これ
は、ＤＡＣ出力を半分に分け、左右の出力並びを入れ替
えたものである。この場合も偶数フレームとなる４フレ
ームでは映像信号の出力順に変更はない。以降のフレー
ムでは、同様に２フレーム毎に映像信号の出力順をＳ
１，Ｓ２，…Ｓ１２からＳ７，Ｓ８，…Ｓ１２，Ｓ１，
Ｓ２，…Ｓ６に切り替えている。タイミングコントロー
ラ１４では、図４に示すフレーム毎の出力順に従って、
正ＤＡＣ１６（及び負ＤＡＣ１７）に出力する映像信号
の出力順を切り替えている。本実施形態では、タイミン
グコントローラＩＣ１４から供給された映像信号の出力
順がそのまま正ＤＡＣ１６での出力順（ＤＡＣ出力）と
なる。
【００３０】上記実施形態によれば、図４に示すように
Ｘドライバ回路１２に供給される映像信号の出力順Ｓ
１，Ｓ２，…Ｓ１２を、２フレーム毎にＳ７，Ｓ８，…
Ｓ１２，Ｓ１，Ｓ２，…Ｓ６となるように切り替えてい
るため、信号線とＤＡＣ出力の関係が固定化された従来
方式に比べて、ＤＡＣの出力電圧のばらつきによる縦す
じムラが現れる周期幅を小さくすることができる。この
ように縦すじムラが現れる周期幅が小さくなると、ＤＡ
Ｃの出力電圧のばらつきが平均化されることになるた
め、ブロック順次駆動を行った場合でも、観察者には縦
すじムラとして視認されにくくなり、良好な表示品位を
得ることができる。
Ｘドライバ回路１２に供給される映像信号の出力順Ｓ
１，Ｓ２，…Ｓ１２を、２フレーム毎にＳ７，Ｓ８，…
Ｓ１２，Ｓ１，Ｓ２，…Ｓ６となるように切り替えてい
るため、信号線とＤＡＣ出力の関係が固定化された従来
方式に比べて、ＤＡＣの出力電圧のばらつきによる縦す
じムラが現れる周期幅を小さくすることができる。この
ように縦すじムラが現れる周期幅が小さくなると、ＤＡ
Ｃの出力電圧のばらつきが平均化されることになるた
め、ブロック順次駆動を行った場合でも、観察者には縦
すじムラとして視認されにくくなり、良好な表示品位を
得ることができる。
【００３１】なお、上記実施形態では、タイミングコン
トローラ１４内で映像信号の出力順を切り替えるように
した場合について示したが、映像信号の出力順の切り替
えは、タイミングコントローラ１４とＸドライバ回路１
２との間であれば、どの部分で実施してもよい。例え
ば、正ＤＡＣ１６及び負ＤＡＣ１７とＸドライバ回路１
２の間に正、負に対応した２個のアナログスイッチを配
置し、ＤＡＣ出力がＸドライバ回路１２に入力される間
に、図４に示すフレーム毎の出力順に従って、映像信号
の出力順を切り替えるようにしてもよいし、前記アナロ
グスイッチを正負のＤＡＣ内（映像信号の入力側又は出
力側）に配置してもよい。
トローラ１４内で映像信号の出力順を切り替えるように
した場合について示したが、映像信号の出力順の切り替
えは、タイミングコントローラ１４とＸドライバ回路１
２との間であれば、どの部分で実施してもよい。例え
ば、正ＤＡＣ１６及び負ＤＡＣ１７とＸドライバ回路１
２の間に正、負に対応した２個のアナログスイッチを配
置し、ＤＡＣ出力がＸドライバ回路１２に入力される間
に、図４に示すフレーム毎の出力順に従って、映像信号
の出力順を切り替えるようにしてもよいし、前記アナロ
グスイッチを正負のＤＡＣ内（映像信号の入力側又は出
力側）に配置してもよい。
【００３２】また、本実施形態において、表示エリアの
分割数やブロック数、映像信号の出力数などは適宜に変
更可能であり、その場合においても上記のような特有の
効果を得ることができる。
分割数やブロック数、映像信号の出力数などは適宜に変
更可能であり、その場合においても上記のような特有の
効果を得ることができる。
【００３３】さらに、本実施形態では、駆動回路内蔵型
のＡＭ−ＬＣＤについて示したが、Ｘドライバ回路１２
及びＹドライバ回路１３が外部駆動基板２００上に配置
された構成のＡＭ−ＬＣＤにも適用可能である。
のＡＭ−ＬＣＤについて示したが、Ｘドライバ回路１２
及びＹドライバ回路１３が外部駆動基板２００上に配置
された構成のＡＭ−ＬＣＤにも適用可能である。
【００３４】
【発明の効果】以上説明したように、本発明に係わる液
晶表示装置の駆動方法によれば、正負ＤＡＣのオフセッ
トばらつきによる縦すじムラの影響が低減されるため、
良好な表示品位を得ることができる。
晶表示装置の駆動方法によれば、正負ＤＡＣのオフセッ
トばらつきによる縦すじムラの影響が低減されるため、
良好な表示品位を得ることができる。
【図１】実施形態に係わるＡＭ−ＬＣＤの全体構成を示
すブロック図。
すブロック図。
【図２】Ｘドライバ回路の部分回路図。
【図３】図２に示す表示エリアＬ１の部分拡大図。
【図４】正ＤＡＣから出力される映像信号の出力順とビ
デオバス配線との関係を示す説明図。
デオバス配線との関係を示す説明図。
１０…ＡＭ−ＬＣＤ、１１…画素部、１２…Ｘドライバ
回路、１３…Ｙドライバ回路、１４…タイミングコント
ローラ、１６…正ＤＡＣ、１７…負ＤＡＣ、１００…液
晶パネル、１０１…アレイ基板、２００外部駆動基板
回路、１３…Ｙドライバ回路、１４…タイミングコント
ローラ、１６…正ＤＡＣ、１７…負ＤＡＣ、１００…液
晶パネル、１０１…アレイ基板、２００外部駆動基板
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｖ
Ｈ０４Ｎ 5/66 １０２ Ｈ０４Ｎ 5/66 １０２Ｂ
Ｆターム(参考） 2H093 NA13 NA16 NA21 NC22 NC23
NC24 NC26 NC34 ND05 ND15
ND50 ND54 NE03
5C006 AC21 AC28 AF22 AF43 AF82
BB14 BB16 BC13 BC20 FA22
5C058 AA08 BA03 BA35 BB05 BB09
5C080 AA10 BB06 DD05 FF11 JJ02
Claims (4)
- 【請求項１】 アクティブマトリクス駆動の液晶パネル
と、前記液晶パネルの駆動回路と、前記駆動回路に映像
信号等を供給する外部駆動回路とを備えた液晶表示装置
の駆動方法において、 前記液晶パネルは複数の表示エリアに分割され、更に前
記各表示エリアは複数のブロックで構成されてなり、前
記各表示エリア毎に配置された前記駆動回路により前記
ブロックを順次駆動することで前記複数の表示エリアを
並列駆動する際に、 前記駆動回路に供給する映像信号の出力順１，２，…ｎ
（ｎは偶数）を、所定周期でｎ／２＋１，…ｎ，１，…
ｎ／２に切り替えることを特徴とする液晶表示装置の駆
動方法。 - 【請求項２】 前記外部駆動回路は、外部から入力され
たデジタル映像信号を所定のタイミングで出力するタイ
ミングコントローラ回路と、前記タイミングコントロー
ラ回路から出力されたデジタル映像信号をアナログ映像
信号に変換するＤ／Ａ変換回路とを備え、 前記タイミングコントローラ回路から前記Ｄ／Ａ変換回
路に供給されるデジタル映像信号の出力順１，２，…ｎ
（ｎは偶数）を２フレーム毎にｎ／２＋１，…ｎ，１，
…ｎ／２に切り替えることを特徴とする請求項１に記載
の液晶表示装置の駆動方法。 - 【請求項３】 前記外部駆動回路は、外部から入力され
たデジタル映像信号を所定のタイミングで出力するタイ
ミングコントローラ回路と、前記タイミングコントロー
ラ回路から出力されたデジタル映像信号をアナログ映像
信号に変換するＤ／Ａ変換回路とを備え、 前記Ｄ／Ａ変換回路から前記駆動回路に供給されるアナ
ログ映像信号の出力順１，２，…ｎ（ｎは偶数）を２フ
レーム毎にｎ／２＋１，…ｎ，１，…ｎ／２に切り替え
ることを特徴とする請求項１に記載の液晶表示装置の駆
動方法。 - 【請求項４】 前記液晶パネルは、マトリクス状に配置
された複数の信号線及び複数の走査線、前記信号線と走
査線の交点近傍に配置された画素スイッチ素子、前記画
素スイッチ素子に接続された画素電極を含む第１基板
と、前記画素電極に対向する対向基板を含む第２基板
と、前記第１基板及び第２基板間に保持された液晶層と
を備え、隣接する前記信号線に書き込まれる映像信号の
電位が互いに逆極性となり、且つ前記映像信号の電位が
フレーム周期で反転するように駆動されることを特徴と
する請求項１に記載の液晶表示装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001266185A JP2003076338A (ja) | 2001-09-03 | 2001-09-03 | 液晶表示装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001266185A JP2003076338A (ja) | 2001-09-03 | 2001-09-03 | 液晶表示装置の駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003076338A true JP2003076338A (ja) | 2003-03-14 |
Family
ID=19092526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001266185A Pending JP2003076338A (ja) | 2001-09-03 | 2001-09-03 | 液晶表示装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003076338A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005148304A (ja) * | 2003-11-13 | 2005-06-09 | Seiko Epson Corp | 電気光学装置の駆動方法、電気光学装置および電子機器 |
| JP2007140296A (ja) * | 2005-11-21 | 2007-06-07 | Nec Electronics Corp | 液晶表示装置の動作方法、液晶表示装置、表示パネルドライバ、及び表示パネルの駆動方法 |
| JP2012053478A (ja) * | 2011-10-25 | 2012-03-15 | Renesas Electronics Corp | 液晶表示駆動装置 |
| US8525824B2 (en) | 2004-05-27 | 2013-09-03 | Renesas Electronics Corporation | Liquid crystal display driver device and liquid crystal display system |
| KR101338987B1 (ko) * | 2006-12-12 | 2013-12-09 | 엘지디스플레이 주식회사 | 액정표시장치 |
-
2001
- 2001-09-03 JP JP2001266185A patent/JP2003076338A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005148304A (ja) * | 2003-11-13 | 2005-06-09 | Seiko Epson Corp | 電気光学装置の駆動方法、電気光学装置および電子機器 |
| US8525824B2 (en) | 2004-05-27 | 2013-09-03 | Renesas Electronics Corporation | Liquid crystal display driver device and liquid crystal display system |
| JP2007140296A (ja) * | 2005-11-21 | 2007-06-07 | Nec Electronics Corp | 液晶表示装置の動作方法、液晶表示装置、表示パネルドライバ、及び表示パネルの駆動方法 |
| KR101338987B1 (ko) * | 2006-12-12 | 2013-12-09 | 엘지디스플레이 주식회사 | 액정표시장치 |
| JP2012053478A (ja) * | 2011-10-25 | 2012-03-15 | Renesas Electronics Corp | 液晶表示駆動装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070419 |