JP2520168B2

JP2520168B2 - 表示装置

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Publication number: JP2520168B2
Application number: JP1085525A
Authority: JP
Inventors: 吉晴金谷; 宏文福岡
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-04-04
Filing date: 1989-04-04
Publication date: 1996-07-31
Anticipated expiration: 2011-07-31
Also published as: JPH02264295A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は表示装置に関し、特に、振幅変調駆動方式に
よって階調表示を行うことができる表示装置に関する。
以下ではマトリクス型液晶表示装置を表示装置の例にと
って説明を行うが、本発明は他の種類の表示装置、例え
ばEL（エレクトロルミネッセンス）表示装置、プラズマ
ディスプレイ等にも適用可能である。

（従来の技術）第８図に従来のマトリクス型液晶表示装置の一例を模
式的に示す。第８図のマトリクス型液晶表示装置は、絵
素電極を駆動するためのスイッチング素子としてTFT（T
hin Film Transistor）を用いたものである。TFT液晶パ
ネル100は、互いに平行に配設されたｎ本（番号０〜ｎ
−１）の走査電極101と走査電極101に直交して互いに平
行に配設されたｍ本（番号０〜ｍ−１）の信号電極102
とを備えている。走査電極101と信号電極102との各交点
に近接して、絵素電極103を駆動するためのTFT104が設
けられている。１本の走査電極101に対応するｍ個の絵
素103によって１本の水平走査線が構成されている。

TFT液晶パネル100はソースドライバ200及びゲートド
ライバ300を含む駆動回路によって駆動される。ソース
ドライバ200及びゲートドライバ300はTFTパネル100の信
号電極102及び走査電極101にそれぞれ接続されている。
ソースドライバ200は、入力されるアナログ画像信号或
は映像信号をサンプル、ホールドし、信号電極102に供
給する。他方、ゲートドライバ300は走査電極101に順次
に走査パルスを出力する。ゲートドライバ300及びソー
スドライバ200に入力されるクロック等の制御信号はコ
ントロール回路400から与えられる。

第９図を参照してソースドライバ200について詳細に
説明する。ソースドライバ200は、シフトレジスタ210、
サンプルホールド回路220及び出力バッファ230を備えて
いる。シフトレジスタ210では、コントロール回路400か
ら入力されるシフトパルスがシフトクロックに従ってシ
フトされ、ラインB₁、B₂、…、B_i、…、B_mに順次にサン
プリングパルスが出力される。これに伴ってサンプルホ
ールド回路220のアナログスイッチASW1（１）、…、ASW
1（ｉ）、…、ASW1（ｍ）が順次に導通状態になり、サ
ンプリングコンデンサ221が入力アナログ画像信号の瞬
時振幅ｖ（i,j）にまで順次に充電される。ここで、ｖ
（i,j）は、TFTパネル100のｉ番目の信号電極とｊ番目
の走査電極との交点に対応する絵素電極103に書き込ま
れるべきアナログ画像信号の瞬時振幅である。このよう
にして１水平走査期間の画像信号がサンプルホールド回
路220によってサンプリングされた後、出力用パルスOE
が入力され、画像信号がサンプリングコンデンサ221か
らホールドコンデンサ222に移される。ホールドコンデ
ンサ222によって保持された画像信号は出力バッファ230
を介して信号電極102に出力される。

第10図にソースドライバ200に於ける入出力信号の波
形の概略を示す。第10図に於いて、ｖ（C_SPL（ｉ））、
ｖ（C_H（ｉ））及びv₅（ｉ）は、ｉ番目のサンプリング
コンデンサ221の電圧、ｉ番目のホールドコンデンサ222
の電圧及びｉ番目の出力バッファ230の出力電圧をそれ
ぞれ示している。

（発明が解決しようとする課題）上述したようないわゆるアナログ画像信号サンプリン
グ方式の表示装置には、TF液晶パネル100等の表示パネ
ルの大容量化、高精細化を進める上でいくつかの問題が
あることが明らかになっている。

（１）アナログ画像信号の振幅をサンプリングする駆動
回路では、サンプリングされる画像信号振幅ｖ（i,j）
の精度は、アナログスイッチASW1（ｉ）の導通時のオン
抵抗R_ONとサンプリングコンデンサ221の容量C_SPLとで定
まる時定数によって決定されるので、サンプリングによ
って画像信号の周波数帯域が狭められることのないよう
に上記時定数を選択する必要がある。即ち、入力アナロ
グ画像信号の周波数特性に於いて信号レベルが3dB低下
する周波数をｆ（−3dB）Hzとすれば、次式の条件が満
足されなければならない。

ところで、表示装置の大容量化、高精細化に伴って入
力画像信号の周波数帯域は広くなりつつあり、従って高
速のサンプリングが要求され、上式を満たすために低R
_ON及び小C_SPLが要求される。

ところが、OEパルスによってサンプリングコンデンサ
221の電荷がホールドコンデンサ222に配分されることに
より、容量C_Hのホールドコンデンサ222の電圧は、となり、C_H（ｉ）＜＜C_SPL（ｉ）のとき、ｖ（C
_H（ｉ））＋ｖ（i,j）である。従って、サンプリングコ
ンデンサ221からホールドコンデンサ222への電荷配分に
よる振幅減衰を極力小さくするためには、容量C_SPLの小
容量化には限界がある。また、オン抵抗R_ON並びに容量C
_SPL及びC_Hの製造上のばらつきに起因する入出力直線性
の劣化や不揃いを抑制するためにも、容量C_SPLをあまり
小さくすることはできない。このようにサンプリングコ
ンデンサ221の小容量化には限界があり、入力画像信号
の周波数帯域を大幅に広げることは困難である。このこ
とが表示パネルの大容量化の妨げとなっていた。

（２）アナログ画像信号は、第９図に示すようにバスラ
インを介してソースドライバ200に供給されるが、表示
装置の大容量化、高精細化に伴って画像信号の周波数帯
域が広くなると共にバスラインの配線容量が大きくな
る。従って画像信号を供給する回路の側で広帯域電力増
幅器が必要とされ、コストアップ等の要因となる。

（３）Ｒ、Ｇ及びＢビデオ信号を必要とするカラー画像
表示に於けるように複数のアナログ画像信号供給用バス
ラインが設けられる場合には、表示装置の大容量化、高
精細化に伴い、上述の広帯域電力増幅器に対して、複数
の画像信号間に位相差がなく、しかも振幅特性及び周波
数特性にばらつきの生じない極めて高い品質が要求され
る。

（４）マトリクス型表示装置に於ける駆動回路では、CR
Tへの表示の場合とは異なり、クロックに従ってアナロ
グ画像信号をサンプリングし、マトリクス状に配列され
た絵素に表示を行うのであるが、バスラインに於ける遅
延を含む駆動回路内の遅延が避けられないことから、ア
ナログ画像信号に対するサンプリング位置の精度を確保
することが非常に困難である。特に、画像信号と表示絵
素のアドレスとの間の関係が明確に定まっているコンピ
ュータグラフィックスをマトリクス型表示装置に表示す
る場合には、原理的にはコンピュータで作成された画像
を完全に表示パネル上に再現できるはずであるにも拘ら
ず、駆動システム内で生じる遅延及び周波数特性の劣化
に起因する画像の表示位置のずれ、画像のにじみ等は、
従来のアナログ画像信号サンプリング方式の表示装置で
は避けることができない。

本発明はこのような現状に鑑みてなされたものであ
り、その目的とするところは、上述したアナログ画像信
号サンプリング方式の表示システムの欠点を解消するこ
とができる表示装置を提供することにある。

（課題を解決するための手段）本発明に係る表示装置は、マトリクス状に配設された
絵素電極、並行する複数の信号電極、及び該絵素電極を
駆動するための駆動信号を該信号電極を介して出力する
駆動回路を備えた表示装置であって、該駆動回路は、デ
ジタル画像信号をデジタル−アナログ変換して振幅変調
するデジタル−アナログ変換回路を有し、得られたアナ
ログ信号を該信号電極に送出する信号電極駆動手段を備
えている。そして該デジタル−アナログ変換回路は、階
段状波形を有する電圧信号を、該電圧信号が段階的に変
化するタイミングと同期した、該デジタル画像信号の情
報に対応したパルス幅を有するサンプリング信号によ
り、サンプリングしてアナログ信号を発生するよう構成
されている。また、該アナログ信号を保持するための保
持手段が該駆動回路の出力側に設けられている。そのこ
とにより上記目的が達成される。

本発明は上記表示装置において、前記絵素電極に対向
する対向電極を備え、前記保持手段を該信号電極と該対
向電極との間の静電容量としたものである。

本発明は上記表示装置において、前記信号電極駆動手
段が、前記デジタル−アナログ変換回路の前段側に設け
られ、少なくとも１水平走査分の前記入力デジタル画像
信号が格納されるデジタル画像信号記憶回路を備えてい
る。該デジタル−アナログ変換回路は、該デジタル画像
信号記憶回路に格納されたデジタル画像信号の情報をパ
ルス幅に変換するパルス幅変換回路と、該パルス幅変換
回路の出力パルスのパルス幅を、その立ち上がり及び立
ち下がりタイミングと同期して段階的に変化する段階状
波形を有する信号電圧に基づいてアナログ信号の振幅に
変換するパルス幅振幅変換回路とから構成されている。
さらに該信号電極駆動手段が、該パルス幅振幅変換回路
の出力アナログ信号に従って前記駆動信号を出力する出
力回路を備えている。

（作用）この発明においては、デジタル画像信号をデジタル−
アナログ変換して振幅変調し、得られたアナログ信号を
信号電極に印加するようにしているため、アナログ画像
信号の振幅をサンプリングする場合の、サンプリング時
定数に起因する周波数特性の劣化を回避することがで
き、サンプリングコンデンサとホールドコンデンサとの
間での電荷配分による振幅減衰も回避することができ
る。

また、階段状波形を有する電圧信号を、該電圧信号が
段階的に変化するタイミングと同期した、該デジタル画
像信号の情報に対応したパルス幅を有するサンプリング
信号により、サンプリングしてアナログ信号を発生する
ようにしているため、絵素印加用アナログ駆動電圧とし
て、入力デジタル画像信号に含まれる階調レベルの情報
を忠実に受け継いだ高精度のアナログ信号を得ることが
でき、これによりコンピュータグラフィック表示等に要
求される高精細画像表示をより正確に行うことができ
る。

（実施例）本発明を実施例について以下に説明する。

第１図に本発明の一実施例であるマトリクス型液晶表
示装置を模式的に示す。TFT液晶パネル100上に表示を行
うための駆動回路は、ソースドライバ２、ゲートドライ
バ300及びコントロール回路４を備えている。ゲートド
ライバ300は第８図に示した従来のものと実質的に同様
の構成を有している。ソースドライバ２は、入力される
デジタル画像信号又は映像信号をデジタル−アナログ変
換して振幅変調されたアナログ信号を得て、そのアナロ
グ信号をTFT液晶パネル100の信号電極102に送出するも
のであり、アップダウンカウンタ及びデコーダ回路20、
デジタルデータメモリ30、ビット比較パルス幅変換回路
40、レベルシフタ回路60並びにD/A変換回路50を備えて
いる。ソースドライバ２の動作に必要な各種信号は、コ
ントロール回路４から供給される。

第２図にソースドライバ２をより詳細に示す。第２図
に示す例はカラー表示を行うためのものであり、Ｒ、Ｇ
及びＢ画像信号がそれぞれ４ビットのデータR₀〜R₃、G₀
〜G₃、及びB₀〜B₃で表現されている。アップダウンカウ
ンタ21には、増加方向のカウント又は減少方向のカウン
トを指定するためのU/D信号並びにカウント動作をさせ
るためのクロックCKが入力されている。アップダウンカ
ウンタ21の出力はデコーダ22によってデコードされる。
入力デジタル画像信号に含まれるＲ信号（R₀〜R₃）、Ｇ
信号（G₀〜G₃）及びＢ信号（B₀〜B₃）は、一旦、ラッチ
31、32及び33にそれぞれラッチされた後、デコーダ22の
出力に従って、デジタルデータメモリ30を構成するＲメ
モリ34、Ｇメモリ35及びＢメモリ36内の対応する記憶ユ
ニットにそれぞれ格納される。１水平走査期間に亙るデ
ジタル画像信号がデジタルデータメモリ30に格納された
後、ラッチストローブ信号LSの入力により、デジタルデ
ータメモリ30内の信号がビット比較パルス幅変換回路40
に並列に与えられる。尚、アップダウンカウンタ及びデ
コーダ回路20をシフトレジスタで構成することも可能で
ある。

デジタルデータメモリ30及びビット比較パルス幅変換
回路40のＲ信号を処理する系のブロック図を第３図に示
す。Ｒメモリ34には、TFT液晶パネル100の信号電極102
に１対１に対応する記憶ユニット341が設けられてい
る。各記憶ユニット341は４ビット分の画像信号を記憶
するための４個の記憶素子を有している。各記憶ユニッ
ト341に対応して、ビット比較パルス幅変換回路40はBPC
（Bit−Pulsewidth−Converter）回路41を有している。
各記憶ユニット341に格納されたデジタル画像信号は、L
S信号によって、対応するBPC回路41に転送される。各BP
C回路41には、LS信号に加えて、スタートパルスST及び
カウント信号C₀〜C₃が入力されている。各BPC回路41で
は、記憶ユニット341から入力される画像信号の情報が
パルス幅に変換され、そのようにして得られた出力R_PW
がレベルシフタ60に与えられる。Ｇ信号及びＢ信号につ
いても第３図の回路と同様のものが設けられている。

BPC回路41の一構成例を第４図に示す。画像信号R₀〜R
₃は、LS信号によって動作するラッチL₀〜L₃にそれぞれ
ラッチされる。画像信号R₀〜R₃は排他的論理和（Exclus
ive−OR）ゲート411によってカウント信号C₀〜C₃とビッ
ト毎に比較される。４ビットの全てが一致した場合に
は、全ての排他的論理和ゲート411の出力がＨレベルに
なり、その結果、NANDゲート412の出力信号RCがＬレベ
ルになる。

BPC回路41は次のように動作する。LS信号によって画
像信号R₀〜R₃をラッチL₀〜L₃にラッチした後、スタート
パルスSTの入力により、RSフリップフロップ413がセッ
トされ、信号R_PWがＨレベルになる。次に、カウント信
号C₀〜C₃が（０、０、０、０）、（０、０、０、１）、
…、（１、１、１、１）の順で増大する。画像信号R₀〜
R₃とカウント信号C₀〜C₃が一致した時点で信号RCがＬレ
ベルになり、RSフリップフロップ413がリセットされ、
信号R_PWがＬレベルに戻る。従って、画像信号R₀〜R₃の
情報は信号R_PWのパルス幅に変換される。

次に、信号R_PWのパルス幅を電圧の振幅に変換するた
めのレベルシフタ回路60並びにD/A変換及び出力回路50
について説明する。TFT液晶パネル100の１本の信号電極
102に対応する、レベルシフタ回路60、及びD/A変換回路
50の部分の回路図を第５図に示す。信号R_PWはレベルシ
フタ61によってV_CC−V_DD電源電圧系にレベル変換され
る。アップダウンカウンタ20、デジタルデータメモリ30
及びビット比較パルス幅変換回路40は、V_CC＝5V、V_SS＝
0Vの電源電圧で動作する論理回路であるが、TFT液晶パ
ネル100等の表示パネルを駆動するためには、通常、論
理回路の電源電圧より高い電圧が必要とされる。故に、
上述したレベル変換が必要となる。

レベル変換された信号R_PWは、アナログゲート52を開
閉するために用いられる。アナログゲート52には、カウ
ント信号C₀〜C₃の変化に同期して階段状にレベルが上昇
又は下降する電圧信号ASが印加される。信号R_PWがＨレ
ベルの間は、アナログゲート52は導通状態にあり、信号
ASはアナログゲート52を介して信号電極102に印加さ
れ、信号電極102の容量C_SLが充電又は放電される。信号
R_PWがＬレベルになった時点でアナログゲート52は非導
通状態になり、アナログゲータ52が非導通状態になる直
前の信号ASの振幅が信号電極容量C_SLによって保持され
る。信号電極容量C_SLは、主に、信号電極と対向電極
との間の容量、信号電極と走査電極群との交差部分の
容量、及びTFT104のソース電極とゲート電極との間の
容量からなり、これらの内、の容量が最も大きい。１
個の絵素の容量をC_LC（i,j）とすれば、 C_SL＞＞C_LC（i,j）であるから、 R_ON・C_LC（i,j）＜R_SL.C_SL となる。ここで、R_ON及びR_SLは、それぞれTFT104のオン
抵抗及び信号電極102の抵抗である。従って、信号電極1
02に蓄積された電荷によって絵素電極103を十分に駆動
することができる。

各信号電極102に対応するレベルシフタ回路60及びD/A
変換回路50の部分が、並行して上述したように動作す
る。

BPC回路41、レベルシフタ回路60及びD/A変換回路50に
於ける入出力及び内部信号波形の一例を画像信号R₀〜R₃
が（０、１、１、１）の場合について第６図に示す。ス
タートパルスSTの入力によって信号R_PWがＨレベルにな
る。カウント信号C₀〜C₃が（０、１、１、１）に達する
と信号R_PWはＬレベルに戻り、アナログゲート53の出力
信号Ｒはその時点でのレベルに固定される。

上述のソースドライバ２に於ける表示駆動タイミング
の概略を第７図に示す。第７図から分かるように、ｊ番
目の水平走査線のための画像信号は、それが入力される
水平走査期間の次の水平走査期間をフルに利用してD/A
変換され、信号電極102に伝達される。従って、入力画
像信号のデジタルデータメモリ30への格納は高速に行う
必要があるが、D/A変換は比較的低速で行うことができ
る。

また、TFT液晶パネル100等の表示パネルは、印加され
る電圧に直流成分が含まれていると劣化が早まるので、
表示パネルに印加される電圧の源となる信号ASは、１水
平走査期間毎に正方向への増大と負方向への低下とが交
互に生じるようにされている。

（発明の効果）本発明によれば、従来のアナログ画像信号サンプリン
グ方式の駆動回路の様々な課題を解決することができる
表示装置が提供される。

本発明の表示装置では、デジタル化された画像信号が
記憶され、転送される。従って、アナログ画像信号サン
プリング方式の駆動回路で問題となっていたサンプリン
グ時定数に起因する画像信号の周波数特性の劣化を回避
することができる。また、サンプリングコンデンサとホ
ールドコンデンサとの間での電荷配分による振幅減衰も
生じない。更に、駆動回路の構成要素の回路定数のばら
つきによる遅延時間等のばらつきも生じない。

本発明の表示装置では処理の大半をデジタル信号に対
して行う。このため、駆動回路内の各部の動作を確実に
同期させることができる。特に、階段状波形を有する電
圧信号を、該電圧信号が段階的に変化するタイミングと
同期した、該デジタル画像信号の情報に対応したパルス
幅を有するサンプリング信号により、サンプリングして
アナログ信号を発生するようにしているため、絵素印加
用アナログ駆動電圧として、入力デジタル画像信号に含
まれる階調レベルの情報を忠実に受け継いだ高精度のア
ナログ信号を得ることができる。従って、回路内で生じ
る遅延等による画像の表示位置のずれ、画像のにじみ等
を抑制することが可能となり、画像の表示精度及び表示
品位が大幅に向上する。このことは、特に、高精細画像
情報の忠実な表示に大きな効果を発揮するので、コンピ
ュータグラフィックスの表示も正確に行われる。

本発明の表示装置は、大容量化に対しては、基本的
に、入力デジタル画像信号を記憶する記憶回路を構成す
る論理回路の高速化によって対処することができる。本
発明の表示装置に於いては、駆動回路の画像信号記憶回
路は少なくとも１水平走査線分の画像信号を記憶するこ
とができるので、記憶されたデジタル画像信号のD/A変
換は、次の水平走査期間を利用して比較的低速で行うこ
とができる。このことは、駆動回路のコストダウンに資
すると共に、表示精度等の向上にも寄与する。

また、本発明の表示装置では、D/A変換によって得ら
れたアナログ信号を保持する容量として、表示パネル内
の信号電極による容量が利用されており、駆動回路はホ
ールドコンデンサ及び出力バッファを備える必要がな
い。従って、コストダウンが図れると共に、出力バッフ
ァのオフセットのばらつき等による表示品位への悪影響
が減少する。

【図面の簡単な説明】

第１図は本発明の一実施例であるマトリクス型液晶表示
装置の概略ブロック図、第２図はその実施例のソースド
ライバのブロック図、第３図はその実施例のデジタルデ
ータメモリ及びビット比較パルス幅変換回路の要部を示
す図、第４図はその実施例のBPC回路の回路図、第５図
はその実施例のD/A変換回路の要部の回路図、第６図はB
PC回路及びD/A変換回路の動作を示すタイミングチャー
ト、第７図は第２図のソースドライバに於ける表示駆動
動作を示すタイミングチャート、第８図は従来のマトリ
クス型液晶表示装置の一例の概略ブロック図、第９図は
第８図の表示装置のソースドライバの回路図、第10図は
第９図のソースドライバの動作を示すタイミングチャー
トである。２……ソースドライバ、20……アップダウンカウンタ及
びデコーダ回路、21……アップダウンカウンタ、22……
デコーダ、30……デジタルデータメモリ、31〜33……ラ
ッチ、34……Ｒメモリ、35……Ｇメモリ、36……Ｂメモ
リ、40……ビット比較パルス幅変換回路、41……BPC回
路、50……D/A変換回路、52……アナログゲート、60…
…レベルシフタ回路、61……レベルシフタ、100……TFT
液晶パネル、101……走査電極、102……信号電極、103
……絵素電極、104……TFT、300……ゲートドライバ、3
41……記憶ユニット。

Claims

(57)【特許請求の範囲】

【請求項１】マトリクス状に配設された絵素電極、並行
する複数の信号電極、及び該絵素電極を駆動するための
駆動信号を該信号電極を介して出力する駆動回路を備え
た表示装置であって、該駆動回路は、デジタル画像信号をデジタル−アナログ
変換して振幅変調するデジタル−アナログ変換回路を有
し、得られたアナログ信号を該信号電極に送出する信号
電極駆動手段を備え、該デジタル−アナログ変換回路は、階段状波形を有する
電圧信号を、該電圧信号が段階的に変化するタイミング
と同期した、該デジタル画像信号の情報に対応したパル
ス幅を有するサンプリング信号により、サンプリングし
てアナログ信号を発生するよう構成されており、該アナログ信号を保持するための保持手段が該駆動回路
の出力側に設けられている表示装置。
【請求項２】前記絵素電極に対向する対向電極を備え、前記保持手段が該信号電極と該対向電極との間の静電容
量である請求項１に記載の表示装置。
【請求項３】前記信号電極駆動手段は、前記デジタル−アナログ変換回路の前段側に設けられ、
少なくとも１水平走査分の前記入力デジタル画像信号が
格納されるデジタル画像信号記憶回路を備えるととも
に、該デジタル−アナログ変換回路を、該デジタル画像信号
記憶回路に格納されたデジタル画像信号の情報をパルス
幅に変換するパルス幅変換回路と、該パルス幅変換回路
の出力パルスのパルス幅を、その立ち上がり及び立ち下
がりタイミングと同期して段階的に変化する階段状波形
を有する信号電圧に基づいてアナログ信号の振幅に変換
するパルス幅振幅変換回路とから構成し、該パルス幅振幅変換回路の出力アナログ信号に従って前
記駆動信号を出力する出力回路を備えたものである請求
項１又は２に記載の表示装置。