JPH02264295A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は表示装置に関し、特に、振幅変調駆動方式によ
って階調表示を行うことができる表示装置に関する。以
下ではマトリクス型液晶表示装置を表示装置の例にとっ
て説明を行うが、本発明は他の種類の表示装置、例えば
Ｅ’Ｌ　（エレクトロルミネッセンス）表示装置、プラ
ズマデイスプレィ等にも適用可能である。

（従来の技術） 第８図に従来のマトリクス型液晶表示装置の−例を模式
的に示す。第８図のマトリクス皇液晶表示装置は、絵素
電極を駆動するためのスイッチング素子としてＴ　Ｆ　
Ｔ　（Ｔｈｌｎ　Ｆｉｌｍ　Ｔｒａｎｓｌｓｔｏｒ）を
用いたものである。ＴＦＴ液晶パネル１００は、互いに
平行に配設された１本（番号０〜ｎ−１）の走査電極１
０１と走査電極１０１に直交して互いに平行に配設され
たｍ本（番号Ｏ〜ｍ−１）の信号電極１０２とを備えて
いる。走査電極１０１と信号電極１０２との各交点に近
接して、絵素電極１０３を駆動するためのＴＦＴ１０４
が設けられている。１本の走査電極１０１に対応するｍ
個の絵素電極１０３によって１本の水平走査線が構成さ
れている。

Ｔ　Ｆ　Ｔ　Ｍ　品パネル１００はソースドライバ２０
０及びゲートドライバ３００を含む駆動回路によって駆
動される。ソースドライバ２００及びゲートドライバ３
００はＴＦＴパネル１００の信号電極１０２及び走査電
極１０１にそれぞれ接続されている。ソースドライバ２
００は、入力されるアナログ画像信号或は映像信号をサ
ンプル、ホールドし、信号電極１０２に供給する。他方
、ゲートドライバ３００は走査電極１０１に順次に走査
パルスを出力する。ゲートドライバ３００及び９ソース
ドライバ２００に入力されるクロック等の制御信号はコ
ントロール回路４００から与えられる。

第９図を参照してソースドライバ２００について詳細に
説明する。ソースドライバ２００は、シフトレジスタ２
１０、サンプルホールド回路２２０及び出力バッファ２
３０を備えている。シフトレジスタ２１０では、コント
ロール回路４００から入力されるシフトパルスがシフト
クロックに従ってシフトされ、ライン８１％　　Ｂ２、
・・・　Ｂｌ、・・・Ｂ、に順次にサンプリングパルス
が出力される。これに伴ってサンプルホールド回路２２
０のアナログスイッチＡＳＷＩ（１）、・・・　ＡＳＷ
Ｉ（ｉ）、・・・ＡＳＷＩ（ｍ）が順次に導通状態にな
り、サンプリングコンデンサ２２１が入力アナログ画像
信号の瞬時振幅ｖ（ｉ、ｊ＞にまで順次に充電される。

ここで、ｖ（１，ｊ）は、ＴＰＴパネル１００の１番目
の信号電極と１番目の走査電極との交点に対応する絵素
電極１０３に書き込まれるべきアナログ画像信号の瞬時
振幅である。このようにして１水平走査期間の画像信号
がサンプルホールド回路２２０によってサンプリングさ
れた後、出力用パルスＯＥが入力され、画像信号がサン
プリングコンデンサ２２１からホールドコンデンサ２２
２に移される。ホールドコンデンサ２２２によって保持
された画像信号は出力バッファ２３０を介して信号電極
１０２に出力される。

第１０図にソースドライバ２００に於ける入出力信号の
波形の概略を示す。第１０図に於いて、ｖ　（Ｃ５ｐＬ
（１））、ｖ　（ＣＨ（１））及びｖｓ（ｉ）は、１番
目のサンプリングコンデンサ２２１の電圧、１番目のホ
ールドコンデンサ２２２の電圧及び１番目の出力バッフ
ァ２３０の出力電圧をそれぞれ示している。

（発明が解決しようとする課題） 上述したようないわゆるアナログ画像信号サンプリング
方式の表示装置には、ＴＰＴ液晶パネル１００等の表示
パネルの大容量化、高精細化を進める上でいくつかの問
題があることが明らかになっている。

（１）アナログ画像信号の振幅をサンプリングする駆動
回路では、サンプリングされる画像信号振幅ｖ（ｉ、ｊ
）の精度は、アナログスイッチＡＳＷＩ（ｉ）の導通時
のオン抵抗ＲＯＭとサンプリングコンデンサ２２１の容
ｆｆ１ｃｓｐｔとで定まる時定数によって決定されるの
で、サンプリングによって画像信号の周波数帯域が狭め
られることのないように上記時定数を選択する必要があ
る。即ち、入力アナログ画像信号の周波数特性に於いて
信号レベルが３ｄＢ低下する周波数をｆ　（−３ｄＢ）
Ｈｚとすれば、次式の条件が満足されなければならない
。

２．２Ｘ　　ＲＯＮＸ　　Ｃ！９ＰＬ ところで、表示装置の大容量化、高精細化に伴って入力
画像信号の周波数帯域は広（なりつつあり、従って高速
のサンプリングが要求され、上式を満たすために低ＲＯ
Ｍ及び小ＣＳＰＬが要求される。

ところが、ＯＥパルスによってサンプリングコンデンサ
２２１の電荷がホールドコンデンサ２２２に配分される
ことにより、容量ＣＨのホールドコンデンサ２２２の電
圧は、 Ｃ５ｐＬ（ｉ）＋　ＣＨ（ｉ） Ｃ５ｐＬ（ｉ） ＜　ｖ　（ｉ、ｊ） となり、　ＣＨ（ｉ）＜＜　ＣＳＰＬ　（１）のとき、
　Ｖ　　（Ｃ＋（１））＋　ｖ　（ｉ、ｊ）である。従
って、サンプリングコンデンサ２２１からホールドコン
デンサ２２２への電荷配分による振幅減衰を極力小さく
するためには、容量Ｃ５ｐＬの小容量化には限界がある
。また、オン抵抗ＲＯＭ並びに容量Ｃｓｐｔ及びＣＨの
製造上のばらつきに起因する入出力直線性の劣化や不揃
いを抑制するためにも、容ｆｆ１ＣｓＰＬをあまり小さ
くすることはできない。このようにサンプリングコンデ
ンサ２２１の小容量化には限界があり、入力画像信号の
周波数帯域を大幅に広げることは困難である。

このことが表示装置の大容量化の妨げとなっていた。

（２）アナログ画像信号は、第９図に示すようにパスラ
インを介してソースドライバ２００に供給されるが、表
示装置の大容量化、高精細化に伴うて画像信号の周波数
帯域が広くなると共にパスラインの配線容量が大きくな
る。従って画像信号を供給する回路の側で広帯域電力増
幅器が必要とされ、コストアップ等の要因となる。

（３）Ｒ，Ｇ及びＢビデオ信号を必要とするカラー画像
表示に於けるように複数のアナログ画像信号供給用パス
ラインが設けられる場合には、表示装置の大容量化、高
精細化に伴い、上述の広帯域電力増幅器に対して、複数
の画像信号間に位相差がなく、しかも振幅特性及び周波
数特性にばらつきの生じない極めて高い品質が要求され
る。

（４）マトリクス型表示装置に於ける駆動回路では、Ｃ
ＲＴへの表示の場合とは異なり、クロックに従ってアナ
ログ画像信号をサンプリングし、マトリクス状に配列さ
れた絵素に表示を行うのであるが、パスラインに於ける
遅延を含む駆動回路内の遅延が避けられないことから、
アナログ画像信号に対するサンプリング位置の精度を確
保することが非常に困難である。特に、画像信号と表示
絵素のアドレスとの間の関係が明確に定まっているコン
ピュータグラフィックスをマトリクス型表示装置に表示
する場合には、原理的にはコンピュータで作成された画
像を完全に表示パネル上に再現できるはずであるにも拘
らず、駆動システム内で生じる遅延及び周波数特性の劣
化に起因する画像の表示位置のずれ、画像のにじみ等は
、従来のアナログ画像信号サンプリング方式の表示装置
では避けることができない。

本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、上述したアナログ画像信号サ
ンプリング方式の表示システムの欠点を解消することが
できる表示装置を提供することにある。

（課題を解決するための手段） 本発明の表示装置は、マトリクス状に配設された絵素電
極、並行する複数の信号電極、該絵素電極を駆動するた
めの駆動信号を該信号電極を介して出力する駆動回路を
備えた表示装置であって、該駆動回路が、デジタル画像
信号をデジタル−アナログ変換して振幅変調し、得られ
たアナログ信号を該信号電極に送出する信号電極駆動手
段を備え、該アナログ信号を保持するための保持手段が
該駆動回路の出力側に設けられており、そのことにより
上記目的が達成される。

本発明の表示装置は、前記絵素電極に対向する対向電極
を備え、前記保持手段が該信号電極と該対向電極との間
の静電容量であるようにしてもよいＯ また、発明、明の表示装置は、前記信号電極駆動手段が
、少なくともｌ水平走査分の前記入力デジタル画像信号
が格納されるデジタル画像信号記憶回路、該デジタル画
像信号記憶回路に格納されたデジタル画像信号の情報を
パルス幅に変換するパルス幅変換回路、該パルス幅変換
回路の出力パルスのパルス幅をアナログ信号の振幅に変
換するパルス幅振幅変換回路、及び該パルス幅振幅変換
回路の出力アナログ信号に従って前記駆動信号を出力す
る出力回路を備えることもできる。

（実施例） 本発明を実施例について以下に説明する。

第１図に本発明の一実施例であるマトリクス型液晶表示
装置を模式的に示す。ＴＦＴ液晶パネル１００上に表示
を行うための駆動回路は、ソースドライバ２、ゲートド
ライバ３００及びコントロール回路４を備えている。ゲ
ートドライバ３００は第８ｒ！！Ｊに示した従来のもの
と実質的に同様の構成を有している。ソースドライバ２
は、入力されるデジタル画像信号又は映像信号をデジタ
ル−アナログ変換して振幅変調されたアナログ信号を得
て、そのアナログ信号をＴＦＴ液晶パネル１００の信号
電極１０２に送出するものであり、アップダウンカウン
タ及びデコーダ回路２０、デジタルデータメモリ３０、
ピット比較パルス幅変換回路４０、レベルシフタ回路６
０並びにＤ／Ａ変換回路５０を備えている。ソースドラ
イバ２の動作に必要な各種信号は、コントロール回路４
から供給される。

第２図にソースドライバ２をより詳細に示す。

第２図に示す例はカラー表示を行うためのものであり、
Ｒ，Ｇ及びＢ画像信号がそれぞれ４ビツトのデータＲ８
〜Ｒ３、Ｇ、〜Ｇ３、及びＢ　ｅ−’−Ｂ　３で表現さ
れて、いる。アップダウンカウンタ２１には、増加方向
のカウント又は減少方向のカウントを指定スルためのＵ
／Ｄ信号並びにカウント動作をさせるためのクロックＣ
Ｋが入力されている。アップダウンカウンタ２１の出力
はデコーダ２２によってデコードされる。入力デジタル
画像信号に含まれるＲ信号（ＲＩＩ＝　Ｒ＄）、Ｇ信号
（Ｇ＠〜Ｇ３）及びＢ信号（Ｂｅ−Ｂｓ）は、−旦、ラ
ッチ３１．３２及び３３にそれぞれラッチされた後、デ
コーダ２２の出力に従って、デジタルデータメモリ３０
を構成するＲメモリ３４、Ｇメモリ３５及びＢメモリ３
６内の対応する記憶ユニットにそれぞれ格納される。１
水平走査期間に亙るデジタル画像信号がデジタルデータ
メモリ３０に格納された後、ラッチストローブ信号ＬＳ
の入力により、デジタルデータメモリ３０内の信号がビ
ット比較パルス幅変換回路４０に並列に与えられる。尚
、アップダウンカウンタ及びデコーダ回路２０をシフト
レジスタで構成することも可能である。

デジタルデータメモリ３０及びピット比較パルス幅変換
回路４０のＲ信号を処理する系のブロック図を第３図に
示す。Ｒメモリ３４には、ＴＰＴ液晶パネル１００の信
号電極１０２に１対１に対応する記憶ユニット３４１が
設けられている。各記憶ユニット３４１は４ビ・ノド分
の画像信号を記憶するための４個の記憶素子を有してい
る。各記憶ユニット３４１に対応して、ピット比較パル
ス幅変換回路４０はＢ　Ｐ　Ｃ（Ｂｌｔ−Ｐｕ１ｓｅｖ
ｉｄｔｈ−Ｃｏｎｖｅｒｔｅｒ）回路４１を有している
。各記憶ユニット３４１に格納されたデジタル画像信号
は、ＬＳ信号によって、対応するＲＰＣ回路４１に転送
される。各ＢＰＣ回路４１には、ＬＳ信号に加えて、ス
タートパルスＳＴ及びカウント信号ｃａ　％Ｃ３が入力
されている。各ＢＰＣ回路４１では、記憶ユニット３４
１から入力される画像信号の情報がパルス幅に変換され
、そのようにして得られた出力ＲＰ−がレベルシフタ６
０に与えられる。Ｇ信９号及びＢ信号についても第３図
の回路と同様のものが設けられている。

ＢＰＣ回路４１の一構成例を第４図に示す。画像信号Ｒ
＠〜Ｒ３は、ＬＳ信号によって動作するラッチＬ８〜Ｌ
３にそれぞれラブ元される。画像信号Ｒ＠〜Ｒ３は排他
的論理和（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）ゲート４１１に
よってカウント信号Ｃｉ！〜Ｃ３とビット毎に比較され
る。４ピツトの全てが一致した場合には、全ての排他的
論理和ゲート４１１あ出力がＨレベルになり、その結果
、ＮＡＮＤゲート４１２の出力信号ＲＣがＬレベルにな
る。

ＲＰＣ回路４１は次のように動作する。ＬＳ信号によっ
て画像信号Ｒｅ〜Ｒ３をラッチＬｅ〜Ｌ３にラッチした
後、スタートパルスＳＴの入力により、ＲＳフリップフ
ロップ４１３がセットされ、信号ＲＰ−がＨレベルにな
る。次に、カウント信号Ｃ１Ｉ〜Ｃ３が（０１０，０，
０）、　（０％　０．　０．１）、・・・　（１，１，
１，１）の順で増大する。画像信号Ｒｉ＋−Ｒ３とカウ
ント信号ｃｌＩ−ｃ３が一致した時点で信号ＲＣがＬレ
ベルになり、ＲＳフリップフロップ４１３がリセットさ
れ、信号ＲＰｉｌがＬレベルに戻る。従って、画像信号
Ｒ８％　Ｒ３の情報は信号ＲＰ−のパルス幅に変換され
る。

次に、信号ＲＰＶのパルス幅を電圧の振幅に変換するた
めのレベルシフタ回路６０並びにＤ／Ａ変換及び出力回
路５０について説明する。ＴＦＴ液晶パネル１００の１
本の信号電極１０２に対応する、レベルシフタ回路６０
、及びＤ／Ａ変換回路５０の部分の回路図を第５図に示
す。信号ＲＰＩＪはレベルシフタ６１によってｖｃｃ−
ｖ、、Ｄ電源電圧系にレベル変換される。アップダウン
カウンタ２０゜デジタルデータメモリ３０及びピット比
較パルス幅変換回路４０は、Ｖｃｃ＝５　Ｖ％　　ＶＳ
Ｓ＝　ＯＶの電源電圧で動作する論理回路であるが、Ｔ
ＰＴ液晶パネル１００等の表示パネルを駆動するために
は、通常、論理回路の電源電圧より高い電圧が必要とさ
れる。故に、上述したレベル変換が必要となる。

レベル変換された信号ＲＰ１４は、アナログゲート５２
を開閉するために用いられる。アナログゲート５２には
、カウント信号ＣｉＩ〜Ｃ３の変化に同期して階段上に
レベルが上昇又は下降する電圧信号ＡＳが印加される。

信号Ｒｐ−がＨレベルの間は、アナログゲート５２は導
通状態にあり、信号ＡＳはアナログゲート５２を介して
信号電極１０２に印加され、信号電極１０２の容ｆｌｃ
ｓｔが充電又は放電される。信号ＲＰｌｊがＬレベルに
なった時点でアナログゲート５２は非導通状態になり、
アナログゲート５２が非導通状態になる直前の信号ＡＳ
の振幅が信号電極容ｆｉｃｓｉ、によって保持される。

信号電極容量Ｃ３Ｌは、主に、■信号電極と対向電極と
の間の容量、■信号電極と走査電極群との交差部分の容
量、及び■ＴＦＴ１０４のソース電極とゲート電極との
間の容量からなり、これらの内、■の容量が最も大きい
。１個の絵素の容量をＣＬＣ（ｉ、ｊ）とすれば、 ＣＢＬ＞　＞　ＣＬｃ（ｉ、　ｊ） であるから、 ＲｏＮ−ＣＬｃ（ｉ、ｊ）＜　Ｒｓｔ−ＣＩＬとなる。

ここで、ＲＯＭ及びＲ３上は、それぞれＴＰＴ１０４の
オン抵抗及び信号電極１０２の抵抗である。従って、信
号電極１０２に蓄積された電荷によって絵素電極１０３
を十分に駆動することができる。

各信号電極１０２に対応するレベルシフタ回路６０及び
Ｄ／Ａ変換回路５０の部分が、並行して上述したように
動作する。

ＢＰＣ回路４１、レベルシフタ回路６０及びＤ／Ａ変換
回路５０に於ける入出力及び内部信号波形の一例を画像
信号Ｒａ−Ｒ３が（０，１，１，１）の場合について第
６図に示す。スタートパルスＳＴの、入力によって信号
ＲＰＩＪがＨレベルになる。カウント信号Ｃθ〜Ｃ３が
（０，１，１，１）に達すると信号ＲＰｌｊはＬレベル
に戻り、アナログゲート５３の出力信号Ｒはその時点で
のレベルに固定される。

上述のソースドライバ２に於ける表示駆動タイミングの
概略を第７図に示す。第７図から分かるように、３番目
の水平走査線のための画像信号は、それが入力される水
平走査期間の次の水平走査期間をフルに利用してＤ／Ａ
変換され、信号電極１０２に伝達される。従って、入力
画像信号のデジタルデータメモリ３０への格納は高速に
行う必要があるが、Ｄ／Ａ変換は比較的低速で行うこと
ができる。

また、ＴＰＴ液晶パネル１００等の表示パネルは、印加
される電圧に直流成分が含まれていると劣化が早まるの
で、表示パネルに印加される電圧の源となる信号ＡＳは
、１水平走査期間毎に正方向への増大と負方向への低下
とが交互に生じるようにされている。

（発明の効果） 本発明によれば、従来のアナログ画像信号サンプリング
方式の駆動回路の様々な課題を解決することができる表
示装置が提供される。

本発明の表示装置では、デジタル化された画像信号が記
憶され、転送される。従って、アナログ画像信号サンプ
リング方式の表示装置で問題となっていたサンプリング
時定数に起因する画像信号の周波数特性の劣化を回避す
ることができる。また、サンプリングコンデンサとホー
ルドコンデンサとの間での電荷配分による振幅減衰も生
じない。

更に、駆動回路の構成要素の回路定数のばらつきによる
遅延時間等のばらつきも生じない。

本発明の表示装置では処理の大半をデジタル信号に対し
て行う。このため、駆動回路内の各部の動作を確実に同
期させることができる。従って、回路内で生じる遅延等
による画像の表示位置のずれ、画像のにじみ等を抑制す
ることが可能となり、画像の表示精度及び表示品位が大
幅に向上する。

このことは、特に、高精細画像情報の忠実な表示に大き
な効果を発揮するので、コンビーータグラフィックスの
表示も正確に行われる。

本発明の表示装置は、大容量化に対しては、基本的に、
入力デジタル画像信号を記憶する記憶回路を構成する論
理回路の高速化によって対処することができる。本発明
の表示装置に於いては、駆動回路の画像信号記憶回路は
少なくとも１水平走査線分の画像信号を記憶することが
できるので、記憶されたデジタル画像信号のＤ／Ａ変換
は、次の水平走査期間を利用して比較的低速で行うこと
ができる。このことは、駆動回路のコストダウンに資す
ると共に、表示精度等の向上にも寄与する。

また、本発明の表示装置では、Ｄ／Ａ変換によって得ら
れたアナログ信号を保持する容量として、表示パネル内
の信号電極による容量が利用されており、駆動回路はホ
ールドコンデンサ及び出力バッファを備える必要がない
。従って、コストダウンカ図しるト共に、出力バッファ
のオフセットのばらつき等による表示品位への悪影響が
減少する。

４、　　　の、　な！■ 第１図は本発明の一実施例であるマトリクス型液晶表示
装置の概略ブロック図、第２図はその実施例のソースド
ライバのブロック図、第３図はその実施例のデジタルデ
ータメモリ及びビット比較パルス幅変換回路の要部を示
す図、第４図はその実施例のＲＰＣ回路の回路図、第５
図はその実施例のＤ／Ａ変換回路の要部の回路図、第６
図はＢｐｃ回路及びＤ／Ａ変換回路の動作を示すタイミ
ングチャート、第７図は第２図のソースドライバに於け
る〜表示駆動動作を示すタイミングチャート、第８図は
従来のマトリクス型液晶表示装置の一例の概略ブロック
図、第９図は第８図の表示装置のソースドライバの回路
図、第１０．図は第９図のソースドライバの動作を示す
タイミングチャートである。

２・・・ソースドライバ、２０・・・アップダウンカウ
ンタ及びデコーダ回路、２１・・・アップダウンカウン
タ、２２・・・デコーダ、３０・・・デジタルデータメ
モリ、３１〜３３・・・ラッチ、３４・・・ｎメモリ、
３５・・・Ｇメモリ、３６・・・ｎメモリ、４０・・・
ビット比較パルス幅変換回路、４１・・・ＲＰＣ回路、
５０・・・Ｄ／Ａ変換回路、５２・・・アナログゲート
、６０・・・レベルシフタ回路、６１・・・レベルシフ
タ、１００・・・ＴＦＴ液晶パネル、１０１・・・走査
電極、１０２・・・信号電極、１０３・・・絵素電極、
１０４・・・Ｔ　Ｆ　Ｔ。

３００・・・ゲートドライバ、３４１・・・記憶ユニッ
ト。

図面の浄書（内容に変更なし） 第２図 レベルシフ／ 第９図 イ言号嘔に石すへ 手続補正書（方式） 平成元年８月１０日 平成１年特許願第８５５２５号 ２、発明の名称 表示装置 ３、補正をする者 事件との関係　特許出願人 住所　〒５４５大阪市阿倍野区長池町２２番２２号名称
（５０４）シャープ株式会社 ４、代理人 住所　〒５３０大阪府大阪市北区西天満５、補正命令の
日付（発送臼） 平成′１年７月２５日 ６、補正の対象 図面 ７、補正の内容 願書に最初に添付した図面（第１図、第２図。

Claims (1)

1. 【特許請求の範囲】 １、マトリクス状に配設された絵素電極、並行する複数
   の信号電極、該絵素電極を駆動するための駆動信号を該
   信号電極を介して出力する駆動回路を備えた表示装置で
   あって、 該駆動回路が、デジタル画像信号をデジタル−アナログ
   変換して振幅変調し、得られたアナログ信号を該信号電
   極に送出する信号電極駆動手段を備え、 該アナログ信号を保持するための保持手段が該駆動回路
   の出力側に設けられている表示装置。 ２、前記絵素電極に対向する対向電極を備え、前記保持
   手段が該信号電極と該対向電極との間の静電容量である
   請求項１に記載の表示装置。 ３、前記信号電極駆動手段が、 少なくとも１水平走査分の前記入力デジタル画像信号が
   格納されるデジタル画像信号記憶回路、該デジタル画像
   信号記憶回路に格納されたデジタル画像信号の情報をパ
   ルス幅に変換するパルス幅変換回路、 該パルス幅変換回路の出力パルスのパルス幅をアナログ
   信号の振幅に変換するパルス幅振幅変換回路、及び 該パルス幅振幅変換回路の出力アナログ信号に従って前
   記駆動信号を出力する出力回路 を備えている請求項１又は２に記載の表示装置。