JPS60179998A - 電圧検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は縦続容置による電圧検出回路に関する。。

この電圧検出回路はたとえば電気的消去プログラム可能
ＲＯＭ　（Ｅ２ＦＲＯＭ　）、不揮発性ＲＡＭ（ＮＯＶ
ＲＡＭ）等の書込み電圧制御回路に用いられる。

技術の背景 ０２ＦＲＯＭ　、　ＮＯＶＲＡＭ等ニオける書ｉ１［圧
Ｖ　はｐ 通常の電源電圧Ｖｅｅ（たとえば５Ｖ）に比べて非常に
大きくたとえば２０〜２５Ｖに設定されている。

従来、この書込み電圧ｖｐｐは外部から供給されていた
が、最近では、各チップ内に昇圧回路を設け、これによ
シ、書込み電圧（この場合、ＩＶＰと略称する）を発生
させている。つまシ、これによシ、チップの外部電源お
よび外部端子（・ぐラド）を減少できる。

昇圧回路には書込み時にクロックが供給され、このクロ
、りに応じて書込み電圧ＩＶＰが上昇するが、この場合
、書込み電圧ＩＶＰを検出して所定値以上に上昇しない
ように電圧ＩＶＰを制限するだめの書込み電圧制御回路
が必要である。

従来技術と問題点 第１図は本発明が適用されるＥ２ＦＲＯＭの全体構成図
である。第１図において、ｌはメモリセル、２はＸアド
レス信号Ａｔ（１＝０〜ｎ）を受信するアドレスバッフ
ァ、３はＸデコーダ、４はＹアドレス（ｉ号Ａｔ’　（
ｔ　＝０〜ｎ）を受信するアドレスバッファ、５はＹ７
’コーダ、６はセンスアンプ７およびライトイネ−ゾル
回路８をメモリセル１へ選択的に接続するＹダート、９
は出力データＤｏの出力バッファ、ｌＯは入力データＤ
Ｉの入力バ；ファである。１１はチッグイネープル信号
ＣＥ、ライトイネーブル信号ＷＦ２、出力イネ−グル信
号ＯＥを受信して動作モードを選択するモードセレクト
回路、１２は書込み時（Ｗ／Ｅ＝“ｌ”）に書込み電圧
（ＶＰＩを発生する外圧回路、１３は昇圧回路１２の発
生電圧ＩＰＶＯ（ＩＰＶ＋とほぼ同一）を検出して書込
み電圧ＩＶＰ、を所定値以上に上昇しないように昇圧回
路１２を制御する書込み電圧制御回路である。

昇圧回路１２の書込み電圧ＩＶＰ、はチャージポンプ回
路１４．１５に印加される。なお、従来の書込み電圧制
御回路１３に杜、ライトイネーブル信号Ｗ／Ｅは供給さ
れていない。

第２図は従来の書込み電圧制御回路の回路図である。第
２図においては、書込み電圧制御回路は、キャノ母シタ
Ｃ１＋’Ｃ２の縦続接続による電圧検出回路ＶＤＩと、
デグレッ７ヨン形トランジスタＱ１およびエンハンスメ
ント形トランジスタＱ２によシ構成されるインバータＩ
ＮＶとを有する。このとき、ノードＮ１の電位ｖＮ、は であシ、従って、畳込み電圧ＩｖＰが第３図に示すごと
く上昇すると、電位■Ｎ１も比例して上昇し、時刻ｔ１
にて電位■Ｎ１がインバータＩＮＶのスレヅシュホール
ド電圧Ｖｔｈ（）ランジスタＱ２のスレッシ−ホールド
電圧）に到達すると、インバータＩＮＶの出力がハイレ
ベルからローレベル゛となる。

この結果、第１図の昇圧回路１２内のクロック供給が停
止されて書込み電圧ＩＶＰ、は所定電圧たとえば２０Ｖ
以上にはならない。つｔｂ、第２図のごとくインバータ
ＩＮＶを構成すると、そのスレッシ−ホールド電圧Ｖｔ
ｈは大きくで、きずせいぜい３〜４ｖでアシ、従って、
書込み電圧ＩＶＰｏを直接インバータＩＮＶにて検出す
ることは不可能であるの２で電圧検出回路ＶＤＩにより
電圧を下げてからインバータＩＮＶに電圧を印加してい
る。しかも、第２図の電圧検出回路ＶＤ崖は容量的分割
であるので直流損失がないという利点を有する。

第２図の電圧検出回路は２層ポリシリコン構造によシ構
成されている。つまシ、第４図に示すごとく、キャノぐ
シタＣ！は、第１ポリシリコン層４５、第２ポリシリコ
ン）ｉ４６、およびこれらの間の絶縁層（ＳＩ０２図示
せず）により構成され、キヤ・ぞシタＣ２は、Ｐ−シリ
コン基板４１内の耐拡散層４２、絶縁層（８５０２）　
４３、第１ポリシリコン層４５により構成されている。

しかしながら、この場合、ポリシリコンの酸化によシ得
られる絶縁層（ＳＩＯ□）のトンネルエミッション開始
電圧が１〜３　ＭＶ／ｃｍと低いので、トンネルエミッ
ションを防止するために膜厚を大きくしなければならず
、従って、その分、面積を大きくしなければならないと
いう問題点があり、しかもトンネルでノードＮ１に注入
されたチャージ（電子が４５から４６へエミッションす
るのでポリシリコン層４５にはホールが残る）は半永久
的に残シ、この結果、ノード電位ｖＮ１が上昇し、その
分、電圧ＩＶＰが所定値より低くなるという問題点があ
る。

なお、２層のポリシリコンをキャパシタＣＩに応用する
こともできる。

発明の目的 本発明の目的は、電圧検出回路のキャパシタ接続ノード
Ｎ１をスイッチングトランジスタを介して接地させ、電
圧検出回路を使用しないときにスイッチングトランジス
タをオンにしてノード電位ｖＮ、を接地電位に保持させ
ることによシ、前述のトンネル・リークの問題を解決し
、あわせて、キャパシタＣｔにＰｏ１ｙＳｉ　−８１基
板（逆導電層）を使用することによってキャパシタ面積
の低減をはかるようにしたものである。たとえ、ジャン
クシ目ンリークによる電荷がノードＮ里に注入されても
スイッチングトラ／−）スタによシ該電荷ははき出され
るようにして、ノードＮ１の電位を適正にすることにあ
る。

発明の構成 上述の目的を達成するために本発明によれば、一方の電
極が電源線に接続された第１のキャパシタと、該第１の
キャパシタと直列に接続された第２のキャパシタと、該
第１，２のキャパシタの接続点と前記電源線との間に接
続されたスイッチングトランジスタとを具備し、前記第
２のキャパシタの一方の電極に被検出電圧を印加し、前
記接続点に出力される分圧電圧に基づいて該被検出電圧
の値が所定値になったことを検出するようにし、且つ該
被検出電圧が印加されない期間に前記スイ、チングトラ
ンジスタを導通せしめるようにしたことを特徴とする電
圧検出回路が提供される。

発明の実施例 第５図、第６図を参照して本発明の詳細な説明する。

第５図は本発明の一実施例としての電圧検出回路が適用
された書込み電圧制御回路の回路図である。第５図の電
圧検出回路ＶＤｌ’において社、第２図のキャパシタＣ
１の代シにキャパシタＣＭ′を設け、さらにトランジス
タＱ３をノードＮ１と接地との間に接続しである。この
トランジスタＱ３はライトネーブル信号Ｗ／ｇによ多制
御される。つまシ、書込み時には信号Ｗ／Ｅはハイレベ
ル（＝″″１”）となってトランジスタＱ３がオフとな
るが、それ以外は信号Ｗ／Ｅはローレベル（二′″０＃
）となってトランジスタＱ３はオンとなる。電圧ＩＶＰ
０が０レベルになったときに、従って、ジャンクション
リークのためにノードＮ１の電位■Ｎ１は負電圧に振れ
込むが、オン状態のトランジスタＱ３の存在のためにノ
ードＮ、の電位■８．は負にならない。さらに、この場
合、トランジスタＱ３がオフ状態であっても、ノードＮ
！の電位■８．はトランジスタＱ３のスレッシ−ホール
ド電圧の負の値たとえば−０，６Ｖに押えることもでき
る・ また、パックバイアスたとえば一５ｖが基板に印加され
ていても、信号φが０”状態にあればノードＮ１の電位
はバックバイアス側に振れ込むことはない。

第６図は第５図の電圧検出回路Ｄｖｆの断面図である。

第６図においては、Ｐ−シリコン基板６１内にフィール
ド酸化膜６２によって区分されたアクティブ領域Ａｌ　
ｒ　Ａｘ　ｌ　Ａ３が設けられ、領域ＡＩにはキヤ・ぐ
シタＣ１′が形成され、領域Ａ２にはキャノ４シタＣ２
が形成され、領域Ａ３にはトランジスタＱｓが形成され
る。すなわち、領域Ａ１では、キヤ・ｅシタＣｒが・基
板６１内の不純物拡散領域６３、％圧ＩＶＰｏが印加さ
れるポリシリコン層６４、およびこれらの間の絶縁層（
ＳｉＯ２、図示せず）によ多形成される。領域Ａ、では
、キャノ４シタＣ２が、基板６１内の不純物拡散領域６
５、ポリシリコン層６６、およびこれらの間の絶縁層（
図示せず）によ多形成される。なお、この場合、ポリシ
リコン層６６は不純物拡散領域６３′を介して不純物拡
散領域６３に接続され、不純物拡散領域６５は不純物拡
散領域６５′を介して接地されている。また、領域Ａ３
では、トランジスタＱ３が、２つの不純物拡散領域６７
．６８、信号Ｗ／Ｅが印加されるポリシリコン層６９、
およびポリシリコン層６９直下の絶縁層（図示せず）に
よ多形成される。なお、この場合、不純物拡散領域６８
は接地されている。

発明の詳細 な説明したように本発明によれば、キャパシタの縦接続
による電圧検出回路において、キャパシタ接続ノードを
スイッチングトランジスタを介して接地しているので、
該ノードの電位のジャクシ田ンリークによる低下は常に
補正され、従って、本発明に係る電圧検出回路をＥ２Ｆ
ＲＯＭ　、　ＮＯＶＲＡＭの書込み電圧制御回路へ適用
したときには、適正な書込み電圧が得られる。

【図面の簡単な説明】

第１図は本発明が適用されるＥ２ＦＲＯＭの全体構成を
示すプロ、り回路図、第２図は従来の書込み電圧制御回
路の回路図、第３図は第２図の書込み電圧ＩＶＰおよび
ノード電位ｖＮ、のタイミング図、第４図は第２図の電
圧検出回路の断面図、第５図は本発明の一実施例として
の電圧検出回路を含む書込み電圧制御回路の回路図、第
６図は第５図の電圧検出回路の断面図である。 ｌ２：外圧回路、１３：書込み電圧制御回路、Ｃ１′：
第１のキャノｆシタ、Ｃ２＝第２のキャパシタＮＱ３　
ニスイツチングトランジスタ、ＩＶＰｏ＝高電位信号。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士西舘和之 弁理士　内　１）幸　男 弁理士　山　口　昭　之 手続補正書（自発） 昭和６０年　２月７Ａ日 特許庁長官　志　賀　学　殿 １、事件の表示 昭和５９年特許願　第３５１１５　号 ２、発明の名称 電圧検出回路 ３、補正をする者 事件との関係　特許出願人 名称　（５２２，）富士通株式会社 ４、代理人 住　所　東京都港区虎ノ門−丁目８番１０号静光虎ノ門
ピル−〒１０５電話（５０４）０７２１　１’、　、。 氏名弁理士（６５７９）青水　朗’；’、ｌｊ４’ｑ、
Ｌ、’！（外　３　名） １）明細省の「発明の詳細な説明」の欄”２）明細書の
「図面の簡単な説明」の欄３）図面（第６図） ６、補正の内容 １）Ａ）明ｉｆ４＋１書第４貞第６行目の式と補正する
。 Ｂ）明刊１甫第４頁下から第１３行目および第６頁第２
行目ｒＩＶＰＪを「ＩＶＰｏ、ｊと補正する。 Ｃ）明壮１書第８貞第３行目「ライトネーブル」を「ラ
イト／イレーズ」と補正する。 ２）明細書第１Ｏ貞第１６何目ｒ　ＩＶＰＪを「ＩＶＰ
Ｏ，ｉと補正する。 ３）第６図のポリシリコン層の参照査号「６５」を朱書
きのとと（ＩＩ’６６Ｊｌと補正する。 ７、添付ｊＭ’類の目録 図面（第６図）　１通 手続補正書 昭和６０年　弘月　７日 特許庁長官　志　賀　学殿 １、事件の表示 昭和５９年　特許願　第３５１１’ｓ号２、発明の名称 電圧検出回路 ３、補正をする者 事件との関係　特許出願人 名称　（５２２）富士通株式会社 ５、補正の対象 １）明細書の「°特許請求の範囲」の欄２）明細書の１
−発明の詳細な説明ｊの欄６、補正の内容 ｌ）別紙の通り。 ２）Ａ）明細書第７頁第１２行目 「且り」を削除するＯ Ｂ）明細書第７頁第１２行目 「導通」と「せしめる」この間（二、１させて前記接続
点の電荷？放出」乞挿入する０ ７、添付書類の目録 １）補正特許請求の範囲　１通 ２、％許請求の範囲 １．一方の電極が′を源線（＝接続された第１のキャパ
シタと、該第１のキャパシタと直列（二接続された第２
のキャパシタと、該第１．２のキャパシタの接続点と前
記電源線との間（二接続されたスイッチングトランジス
タと？具備し、前記第２のキャパシタの一方の電極し被
検出電圧？印加し、前記接続点（二出力される分圧電圧
（−基づいて該被検出電圧の値が所定値になったこと？
検出するようにし、該被検出電圧が印加されない期間嘔
二前記スる電圧検出回路。

Claims (1)

【特許請求の範囲】
1. １、一方の電極が電源線に接続された第１のキヤ・ぐシ
   タと、該第１のキャパシタと直列に接続された第２のキ
   ャｉ４シタと、該第１．２のキャノぐシタの接続点と前
   記電源線との間に接続されたスイッチングトランジスタ
   とを具備し、前記第２のキャパシタの一方の電極に被検
   出電圧を印加し、前記接続点に出力される分圧電圧に基
   づいて該被検出電圧の値が所定値になったことを検出す
   るようにし、且つ該被検出電圧が印加されない期間に前
   記スイッチングトランジスタを導通せしめるようにした
   ことを特徴とする電圧検出回路。