JPH04506282A - 2つの差動減結合不揮発性メモリエレメントを用いた改良novramセル - Google Patents
2つの差動減結合不揮発性メモリエレメントを用いた改良novramセルInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
2つの差動減結合不揮発性メモリエレメントをいた NOVRAMセル
本出願は、1981年11月10日付は発行の米国特許No。
4.300,212不揮発性静的ランダムアクセスメモリ装置、および、198
1年4月21日付は米国特許第No、 4,263,664不揮発性静的ランダ
ムアクセスメモリシステムに関係する。
本発明は、総体的に、金属酸化物半導体ランダムアクセスメモリシステム(MO
S RAM)の分野に関係し、更に明確には、例えば、浮遊ゲート不揮発性電荷
記憶エレメントを含む電気的に消去可能でプログラム可能な読み取り専用メモリ
システム(EEPROM、またはE2FROM)のような不揮発性メモリセルの
システムにおける用途に関係する。特に、本発明は、2つの直接書込み不揮発性
浮遊ゲートEEFROMセルが各N0VAセルに含まれる不揮発性ランダムアク
セスメモリ (NOVRAM)システムを供給する。これらのEEFROMセル
の中の1つは、従来のMO3!発性RAMMセルのように、関連標準ラッチの各
内部ノードに直接接続される。複数のMOSラッチおよび関連不揮発性E2PR
OMセルは、非常にコンパクトなNOVRAMを提供し、不揮発性メモリセルか
ら関連MO3RAMMセルへの2進データビツトの記憶及びリコールを可能にす
るようにアレイ配列が可能であることが理解されるはずである。
先行技術においては、多くの静的PAMは、2進データの1つのビットをラッチ
するためのメモリセルとして、例えばフリップフロップ回路のような、双安定し
た半導体回路を用いる。情報記憶のための2つの2進識別可能なメモリ状態は、
2つの個別ブランチの伝導性コンフィギュレーショウに応じて、このラッチによ
って提供される。この種メモリセルの出力は、2つの電圧、一般にはゼロボルト
または電源電圧に近い電圧のいずれか一方である。
そのような半導体メモリセルは、「f1発性」であるとみなす、即ち、セルから
電力が除去されると、ラッチされたメモリ状態を区別する出力電圧は無くなり、
それによりセルの情報は失われる。
揮発性は、従来の半導体メモリシステムの本質的な欠点であり、技術における本
質的な努力は、回路エレメント及び構造を開発し、電力が除去された場合に半導
体メモリー回路に不揮発性を持たせることに費やされてきた。
電荷記憶構造の使用に基づいた不揮発性装置は、通常、電力を供給しなくても長
期にわたるデータ保持を必要とするシステムのために使われる。典型的な電荷記
憶エレメントは浮遊ゲートと呼ばれる。浮遊ゲートは導電材料にアイランドであ
り、基板から電気的には隔離されているが容量的には基板に結合されており、M
OS)ランジスタのゲートを形成する。浮遊ゲートに蓄えられる電力のレベルに
応じて、関連MO3)ランジスタは、導電性をもつか(「オン」)または非導電
性をもつ(「オフ)」、これは、浮遊ゲートにトラップされた電荷の有無に対応
して2進「1」または「0」データのメモリ装置における記憶の基礎をも形成す
る。
浮遊ゲートに対して電荷を導入または除去するための様々な方法が既知である。
浮遊ゲートは浮遊ゲートからの放電の障壁として作用する絶縁材で完全に囲まれ
ているので、浮遊ゲートが特定の電荷レベルにおかれると、恒久的にその状態に
保持される。
電荷は、−aに熱電子注入または電子トンネル作用を用いて浮遊ゲートに導入さ
れる。浮遊ゲートから電荷を除去するには、一般に、放射線(紫外線、X線)の
被曝、雪崩注入、または電子トンネル作用を用いる。ここで、トンネル作用とい
う用語は、導体(半導体を含む)の表面から近接絶縁体または誘電体への電子の
放出を含む広い意味をもつ。
他の不揮発性RAM装置は、浮遊ゲートは使用せず、例えば、電荷がシリコン窒
化物、シリコン二酸化物インタフェースにトラップされる金属窒化物−酸化物半
導体構造(MNOS)のような他の構造を使用する。
従って、半導体メモリアレイに不揮発性をもたせるには、RAM回路に不揮発性
エレメントを結合することが望ましい。既知の結合回路または結合技術は、様々
な欠点をもつ。例えば、インタフェースする方法は、相互結合された静的RAM
セルの2つのブランチの間を直接接続する揮発性のエレメントに起因するコンダ
クタンス不均衡を導入することによって実施できる。この種のコンダクタンス不
均衡は、相互結合された静的なRAMセルが直流オフセット電流を流すことを必
要とするが、セルが正常なRAMモードオペレーション中は、この電流を流して
はならない、この種不均衡は、メモリ回路のこの種セルにアレイに、読み取り及
び書き込み妨害限界性を生じさせる傾向をもつ。更に、この種の限界性は、製造
の産出制限及び試験に関する問題を呈示する。
静的RAMセルにより不揮発性エレメントをインタフェースする方法の前記とは
別の問題は、回路サイズ及びコストを決定する要因となることの多い装置設計に
おける密集性及び簡素性が必要なことである。先行技術による多くのインタフェ
ースシステムでは、制御信号および余分なトランジスタの観点から、不都合なこ
とに、インタフェース回路構成が複雑になる傾向がある。その結果として、不揮
発性静的RAM回路のサイズが許容できない程大きくなり、従って、コスト高と
なっている。
先行技術において、不揮発性静的RAM装置では、不揮発性のメモリ成分をプロ
グラムするための玉要エレメントとして、半導体基板を利用するl1lrtil
があるにの(噴量は、不揮発性データ記憶を実施するために、RAM電力線に高
電圧及び高電流を供給しなければならないという好ましくない問題を含む。従っ
て、システムの設計および製造工程を、不揮発性メモリシステムの設計及び製作
工程から切り放して独立して最適化することは困難である。
外部の高電圧電源供給及び高電流に関する必要性も、従来のこの種の不揮発性R
AMメモリシステムのコスト、操作の容易さ及び全般的な適用性に悪影響を及ぼ
す9例えば、先行技術による装置では、RAMラッチにおいて高電圧レベルに変
える必要性のある場合もある。高レベルに変えるには、集積回路において高価な
スペースを占めるコンポーネントを追加しなければならない。
先行技術による不揮発性の静的RAMメモリは、周知のように、浮遊ゲートに電
化が保持されているか否かに応じて2進データビツトを記憶するための浮遊ゲー
ト不揮発性メモリエレメントを有する。既知の浮遊ゲート装置は、Fowler
Nordheisによって1928年に初めて発表された高電界トンネル効果
を用いる。この種の不揮発性セルにおいては、例えばシリコン二酸化物のような
誘電体が「浮遊」ゲートを完全に囲み、それによって、浮遊ゲートを周囲のエレ
メントから電気的に隔離する。
先行技術の例として、Trout■an等により1978年12月5日付で発行
された米国特許第No、 4,128,773は、関連RAMセルの各脚または
ノードに結合された個別の特殊構造可変しきい値トランジスタを用いた不揮発性
エレメントを発表した。この場合のしきい電圧は、ゲートと基板の間に比較的高
い電圧のパルスを印加することにより上げ又は下げすることが可能である。従っ
て、RAMに直接連結するには、高電圧パルスも必要となる。高電圧の供給に耐
えるように、RAMを特別に構成しなければならないことも、この方法の短所で
ある。電力消費が大きいということも、この方法の短所である。更に、高電圧作
動が必要であるということは、熱電子にトラップアップを加速して、不揮発性エ
レメントの有効装置寿命を短縮することもある。先行技術による別のNovRA
Mメモリセルが、1981年11月IO日付で発行されたSimko米国特許第
No、 4,300.212に記述されている。この場合には、1つの単一不揮
発性セルが、揮発性のMOS RAMフリフプフロンブメモリの内部データ及び
逆データノードと容量的に結合される。RAMは、従来オペレーションの標準6
トランジスタRAMセルで差し支えな(、また、不揮発性メモリセルは、電気的
に消去可能でプログラム可能な不揮発性RA M M (EEFROM)で差し
支えない。不揮発性メモリセルに、揮発性メモリセルの電流データビット状態を
不揮発性記憶することは、例えばポリシリコンから製の浮遊ゲート導体上の電荷
量を制御することによって達成される。不揮発性のEEFROMの浮遊ゲートは
、酸化物層で囲まれたアイランドまたは中間導電層である。従来のエイアウトに
おいて、ポリシリコンの第1層は、浮遊ゲート及び周囲の酸化物の下に配置され
る。第3のポリシリコン層は、浮遊ゲート及び周囲の酸化物の上に配置される。
浮遊ゲートから周囲の酸化物を貫いて電子トンネル作用を起こすに充分な電界強
度を供給すると、浮遊ゲートに対して、電子が移動する。電子は、第1のポリシ
リコン層からトンネル作用によって浮遊ゲートに注入され、また、電子は、浮遊
ゲートからのトンネル作用によって浮遊ゲートから第3のポリシリコン層に除去
される。これらのトンネル作用エレメント及び浮遊ゲートへの関連容量結合を除
けば、浮遊ゲートは、残りの回路部分から隔離されている。
Simko参考文献に開示された不揮発性RAMのタイプでは、EEPROMを
RAMに結合するために追加キャパシタを形成しなければならない。容量性だけ
で結合されたRAM−EEFROMは、使用するオン−チップキャパシタが、他
の構造よりもかなり大きなダイエリアを必要とすることが欠点である。従って、
容量性結合されたEEPROMsは、必然的にサイズが大きくなり、必要な容量
性の関係を著しく犠牲にすることなしには、サイズの縮小または小型化を達成で
きない。従って、不揮発性RAM装置においては、1つ又はそれ以上の容量結合
を除去することは望ましいことである。
同様に、トンネル作用電圧が低ければトンネル作用電子のレートの上方でトラッ
プアップ率を低下させ、装置の寿命を延長できることが判明している。更に、不
揮発性メモリのサイズを縮小するには、プログラミング電圧を低(する必要があ
る。即ち、プログラミング電圧を低くすると、メモリアレイ及び周辺回路の隔離
幅及び装置のチャネル長さを縮小できる。単一不揮発性セルNOVRAMでは単
一終結動的リコールを用いなければならないので、前記の方法は、この種単一不
揮発性セルNOVRAMでは実用的ではない。この場合、リコールオペレーシヲ
ンを確実に行うためには、消去およびプログラム用の浮遊ゲート電圧は、数ボル
トの差がなければならない。
本発明の目的は、不揮発性メモリの必要電圧をできるだけ低くしてNOVRAM
の耐久性を向上させることにある。
本発明の別の目的は、検出可能な状態を確立するために必要な電荷レベルを低く
することにある。そのためには、差動リコールを用いる。差動リコールとは、感
知増幅器としてRAM[発性メモリセルを用い、2つの浮遊ゲートの間の電荷レ
ベルの僅かな差を正確に感知することであると定義される。これは、先行技術に
おける単一終結E2FROMセルの作用とはことなる。先行技術の場合には、揮
発性メモリセルがE2PROMに蓄えられた電荷レベルを正確に感知することを
可能にするために、数ボルト差のある浮遊ゲート電圧によってE2FROMセル
をオン及びオフさせることが必要であり、これは、かなり困難な操作である。
本発明の他の目的は、MOS RAMメモリーエレメントとセルの不揮発性部分
の間に簡素化されたインタフェースを備えたNOVRAMセルを提供することに
ある。本発明によれば、不揮発性メモリは、2つの不揮発性メモリセルを有し、
各セルはそれぞれMO3RAMの対応する内部ノードに選択的に接続される。
所定の内部ノードと対応する不揮発性セルの間のインタフェースは、標準MO3
電界効果トランジスタを有し、これにより、RAMを不揮発性メモリセルから隔
離することが可能である。
本発明の他の他の目的は、例えば、読み、書き、待機のような揮発性RAMの通
常オペレーションに際して、不揮発性メモリセルRAM動作電圧から完全に隔離
することにより、不揮発性データの長い保持を達成することにある。
本発明の他の目的は、サイズが小さく、更に縮小したNOVRAMを作成するこ
とにある。
本発明の更に別の目的は、関連不揮発性メモリにおいてトンネル作用を起こさせ
るために必要な電圧から独立した低い電圧により、揮発性ランダムアクセスメモ
リを作動させることである。
発明の要約
本発明のこれらの目的および他の目的に基づき、本発明は、不揮発性ランダムア
クセス装置(NOVRAM)を提供する。この不揮発性ランダムアクセス装置は
揮発性半導体メモリセル、卯ち、好ましい実施例における、従来の6トランジス
タMO3RAMラッチを有し、揮発性のメモリセルに電力が供給されている限り
、2進データの1つのビットの状態をラッチする。揮発性のメモリセルは、第1
及び第2の相補的な内部ノードを有し、2進データの前記ビットは2つの電圧レ
ベルの1つとして各前記内部ノードに現れ、その値は、2進「1」または「0」
が前記の揮発性のメモリセルにおいてラッチされるかどうかに依存する。不揮発
性メモリ手段は、緩衝作用または高電圧レベルシフトの必要性なしに、揮発性ラ
ッチセルと直接的にインターフェイスする。不揮発性メモリ手段は、第1および
第2の揮発性メモリセルを備え、各セルは、RAMランチの第1及び第2の内部
ノードの対応する1つに結合され、好ましくはゲート作用手段によって選択的に
接続される。このゲート作用手段は、不揮発性メモリへのデータビット記憶オペ
レーションに際して、1つのビット記憶手段によって生成された制御信号に応答
する。各不揮発性メモリセルは、電荷電位として2進データビツトの状態を記憶
するために、例えば浮遊ゲートのような電気的に隔離された電荷記憶エレメント
を備える。
電荷を移動させ、あるいは、電荷を浮遊ゲートから除去するために用いる好まし
いメカニズムはFowler−Nordheim )ンネル作用である。データ
ビットストアの記憶及びリコール手段は、それぞれ、ラッチされたデータビット
を前記不揮発性メモリセルに記憶すること、及び、前記不揮発性メモリセルから
前記の揮発性ラッチに、記憶されたデータビ、トをリコールするためにも用いら
れる。概略的に述べると、本発明は、2進データを持久記憶するための不揮発性
メモリ装置に関係し、次に示す部分を備える、即ち、2進データの1つのビット
をラッチそるだめの揮発性半導体メモリセル、前記セルは第1及び第2の内部ノ
ードを備え、2進データの前記ピントは、2つの電圧レベルのうちの1つとして
、各前記の内部ノルドに現れ、その値は、2進数「1」または「0」のいずれが
前記セルにラッチされるかに依存する;第1及び第2の不揮発性メモリセルを含
む不揮発性メモリ手段、前記第1の不揮発性メモリセルは第1の電荷記憶エレメ
ントを持ち、前記第2の不揮発性メモリセルは第2の電荷記憶エレメントを持つ
、前記の第1及び第2の電荷記憶エレメントは、前記第1の電荷記憶エレメント
と前記第2の電荷記憶エレメントの間の電荷レベルの差としてデータビットの状
態を保持することが可能である;前記不揮発性メモリ手段に前記のラッチされた
データビットの状態を記憶するための手段、この手段は、第1の制御信号を生成
するための手段を含み、前記第1の不揮発性メモリセルは、前記第1の制御信号
に応答して作動し、前記第1内部ノード電圧レベル表す電荷レベルを前記第1の
電荷記憶エメントに記憶させ、前記第2の不揮発性メモリセルは、前記第1の制
御信号に応答して作動し、前記第2内部ノード電圧レベル表す電荷レベルを前記
第2の電荷記憶エレメントに記憶させる、その結果、前記第1と第2の電荷記憶
エレメント間に電荷レベルの差を生じ、これが、記憶されたデータビア)状態を
構成する;及び、前記第1と第2の電荷記憶エレメントの間の電荷レベル差を感
知し、電荷レベルの差によって表されるデータビットの状態を前記の揮発性のメ
モリセルにラッチさせるためのリコール手段、この手段は、第2の制御信号を生
成するための手段、及び、この信号に応答して内部ノードに電圧レベルを生じさ
せるためのゲート作用手段を含み、その結果、前記の記憶されたデータビットの
状態は、前記の揮発性のメモリーセルにラッチされる。好ましい実施例における
各不運発性メモリセルは、前記第1の制御信号に応答して、揮発性のラッチの各
にの前記の内部のノードを不揮発性メモリセルのそれぞれの1つに選択的に結合
させるためのゲート作用手段を備える。第2のゲート作用手段は、不揮発性メモ
リセルから低圧の揮発性メモリセルを隔離することを可能にする。好ましい実施
例において、第2のゲート作用手段は、第1及び第2のゲート作用、または、ス
イッチ作用トランジスタを含む。各ゲートトランジスタのドレーンリードは、揮
発性のメモリーラッチの第1または第2の内部ノードの対応する1つに接続され
、ゲートはWi’+Bラインに接続されるので、制御Bラインに制御電圧を供給
すると、揮発性のメモリーセルの内部ノードは不揮発性メモリセルと直接結合さ
れ、2進データの差動的な記憶が可能となる。各ゲートトランジスタのソース−
ドレーン経路は、ゲートに作動化電位が供給された場合に限り伝導性があるとい
うことが理解できるはずである。従って、各ゲートトランジスタのソース−ドレ
ーン経路は、記憶及びリコールオベレーシッン期間を除き、揮発性メモリセルの
内部ノードを不揮発性メモリセルから完全に隔離するメカニズムを提供する。こ
のように、本発明は、2つの浮遊ゲート不揮発性メモリセルを含み、それぞれ揮
発性メモリラッチセルの各Ws(内部ノード)に接続され、2つの電荷記憶エレ
メントの間の差として不揮発性の記憶及びリコールのために用いられる。これに
より、作動的には同等又は改良され、先行技術の場合よりも低い電圧を用いる事
が出来るという利点を提供する。
図面の簡単な説明
図1は、本発明に基づいたNOVRAMの好ましい実施例の等値電気回路図であ
る。
図2は、本発明に基づいた不揮発性E2FROMエレメントの概略断面図である
。
詳細な説明
図1において、従来の揮発性メモリセル、例えば、MOSう。
チ10は、内部ノードlla及びllbを持つ。この場合、2進データの1つの
ビットが、前記の各内部ノード2つの電圧レベルのいずれか一方として現れ、そ
の値は、前記セルにおいて2進“1゛または′0”がラッチされるかどうかに依
存する。即ち、揮発性半導体メモリセル10は、2進データピントの第1または
第2の状態をラッチする。この場合、前記の第1のデータビットの状態は、前記
第1の内部ノードllaに第1の電圧として、前記第2の内部ノードllbに第
2の電圧レベルとして現れ、また、前記の第2のデータビットの状態は、前記第
1の内部ノード11aに前記第2の電圧として、前記第2の内部ノードllbに
前記第1の電圧レベルとして現れる。
MOSランチ10の内部のノードtia及びllbは、不揮発性のメモリセル2
2の相補的な不揮発性メモリエレメント12a及び12bにそれぞれ選択的に接
続される。不揮発性メモリセル22は、電気的に消去可能でプログラム可能な読
取り専用メモリ(E2FROM>であることが好ましい、MOSランチ10の内
部ノードlla及びllbは、それぞれ選択またはゲート作用トランジスタ14
aまたは14bを介して、それぞれ対応する不揮発性メモリエレメント12aお
よび12bに接続される。これらのトランジスタ14a及び14bは、不揮発性
E2PROMセル22に対してデータを転送するゲート作用手段を提供する。こ
れのより、従来のMOSラッチ10は、高電圧バッファまたはレベルシフタの必
要性なしに、データを各不運発性エレメント12a、12bに直接ドライブ可能
となることが理解されるはずである。
以下で説明するように、MOSランチ10は、22FROM22のプログラミン
グに使われる比較的高い電圧から分離される。即ち、この種の比較的高い電圧は
トランジスタ14a、L4bのゲートに印加されるだけであり、MOSラッチか
らは誘電的に分離されている。各E2PROM12a及び12bは、各々MOS
電界効果トランジスタ(FET)13a及び13bを含む他のゲート作用手段を
備える。各FET13a及び13bのtaは、共通ノードCを介して接地される
。FET13a及び13bのドレーンはそれぞれ、浮遊ゲートFET15a及び
15bのそれぞれの’;lil!に接続される。FET13a及び13bのゲー
トは、共通ポリと称する制御ラインまたはプログラミング電極にそれぞれ接続さ
れる。FET13a及び13bは、それぞれ、E2FROMセル接地隔離トラン
ジスタとして作用するので、不揮発性記憶作用中は、ノードllaまたはllb
から、それぞれのE2FROMを介して接地される漏洩経路は存在しない、この
種の接地は、ノードllaおよびllbにおけるラッチされたデータの状態に悪
影響を及ぼすはずである。同様に、この制御ライン即ちプログラミング用電極も
、不揮発性記憶作用中に、浮遊ゲー)17aおよび17bに電子をトンネルする
ための手段を提供する。FET13a及び13bは、以下に説明するように、記
憶されたデータビットのリコール作用中に、浮遊ゲートFET15a及び15b
を、例えば接地のような基準電位に結合するためのリコールゲートとしても作用
する。
浮遊ゲートMO3FET15a、及び15bは、それぞれ、22FROM選択ま
たはゲート作用トランジスタであるFET14a及び14bの対応する電源に接
続されたドレーンを備える。
トランジスタ14a及び14bのゲートも、共有ポリ3と称する第2の制御ライ
ンまたは消去/記憶電橋に接続される。FET14a及び14bのドレーンは、
標準MO5相互結合RAMう。
チ10の内部ノードllaおよびllbに直接接続される。
浮遊ゲートMO3FET15a及び15bは、電気的に分離された浮遊ゲート1
7a及び17bを備える。2進データの持久記憶装置は、浮遊ゲート17a及び
17bのオンまたはオフトンネル作用により達成され、その後では、電荷レベル
は、他のトンネル作用が発生するまで不限定的に、保持される。従って、浮遊ゲ
ートの電荷レベルが異なることは2進1またはOを表す、浮遊ゲート17a、b
に対するトンネル作用電子に関するトンネル作用領域16a、b及び13a、b
は、所定のしきい電圧未満の電圧に対しては導電性はゼロであり、所定のしきい
電圧以上の電圧に対しては導電性が高いゼナーダイオードに結合しても差し支え
ない、好ましい実施例において、トランジスタ13a、13b及び14a、14
bはNチャネルデバイスであり、そして、電圧によって作動化されるスイッチと
して機能する。Nチャネル?l03FET15a及び15bのチャネル領域の伝
導率は、浮遊ゲート17a、17bに保持された電荷によって直接制御される。
即ち、浮遊ゲート上の負電荷が多くなれば、その関連チャネル領域の伝導率は減
少し、反対に、浮遊ゲート上の正電荷が多くなれば、その関連チャネルの伝導率
は増加する。
さて、図2において、E2PROMセル12a、12bの構成は次のとおりであ
る。構成的な詳細はそれぞれのE2PROMセル12a、12bの場合と同じで
あるので、便宜上、図1のE2PROMセル12aに対応する参照記号を用いる
事とする。
図2に示すように、それぞれの不揮発性メモリセル12は、例えばPタイプのよ
うな第1の伝導率タイプの基板20を備える。第2の伝導率タイプの3つの異な
る基板領域は、第1の基板領域30、第2の基板領域31及び第3の基板領域3
2を含む基板20として形成されることが好ましい、基板領域30及び32は、
N+ベインラントであることが好ましく、基板領域31はN−インブラントであ
ることが好ましい。伝導性の層17は、酸化物35の電気的に隔離する層で囲ま
れ、電気的に隔離された浮遊ゲート17を形成し、不揮発性電荷貯蔵所を提供す
る。浮遊ゲート17は、図1の浮遊ゲート17aに対応する。浮遊ゲート17は
、隔離酸化物層35を介して、前記第2の基板領域31に容量的に結合された第
1の部分を有する。浮遊ゲート17は、電気的に隔離された第1の伝導性層16
に(絶縁隔離層35を介して)容量的に結合された第2の部分を有する。浮遊ゲ
ート17と基板領域31の間の容量性結合は、図1においては、キャパシタンス
19aとして示される。浮遊ゲート17の第2の部分と伝導性層16の間の容量
結合は、図2においては、プログラミングトンネル作用領域、または、トンネル
作用型m16aとして示される。
第2の伝導性層18は、前記第1の基板領域30と第2の基板領域31の間に広
がる第1の部分21を存し、基板20の表面と間隔を保持する。導電層18は、
l縁隔離層35を介して)浮遊ゲート17と容量結合される第2の部分23を有
する。導電層18の第2の部分23の浮遊ゲート17への容量結合は、消去トン
ネル作用領域または消去トンネル作用電極18aとして、図2に示される。
導電層18の第1の部分21は、図1に示すように、FET)ランジスタ14a
のゲートを形成する。図1及び図2の両図に示し、以下に説明するように、エレ
メント12bはエレメント12aの領域であるので、E2FROMエレメント1
2aのゲートトランジスタ14aは、第1の基板領域30と第2の基板領域31
の間に配置されたチャネル40を有する。これらの基板領域30.31は、それ
ぞれ、ゲートトランジスタ14aのドレーンとソースを形成する。浮遊ゲート層
17の第3の部分42は、チャネル領域46の上に配!され、図1の絶縁された
ゲートトランジスタ15a1この場合の浮遊ゲートトランジスタのゲートを形成
する。
トランジスタ15aは、当実施例においては拡張モードトランジスタであるが、
同じく、縮小モードでもありうる。第2の基板領域31は、図1のトランジスタ
15aのドレーンを形成する。第1の導電層16は、図1のトランジスタ13a
のゲートを形成する。トランジスタ13aは、当実施例においては拡張モードト
ランジスタであるが、同じく、縮小モードでもありうる。第3の基板領域32は
、接地される図1のトランジスタ13aのソースを形成する。第1の導電層16
、及び、第3の基板領域32は、全体として相互に平行である。第1の導電層1
6は、図1のトランジスタ13aのチャネル50の上に配置される。図1のトラ
ンジスタ15a、及び、13aは、トランジスタ15aのチャネル46とトラン
ジスタ13aのチャネル50の間の領域52によって、それぞれ相互に接続され
る0wI域52は、仮想接合として説明すれば分かり易い、トランジスタ15a
とトランジスタ13aは、2つの近接のゲートを持つ1つの単一拡張(或いは、
用途に応じて縮小)モードトランジスタに対して等価であり、この場合、浮遊ゲ
ート層17の第3の部分42は1つのゲートを形成し、第1の導電層16は、第
1のゲートの隣接する第2のゲートを形成する。
バイアス、ま・たは、第1の制御電位VRは、共通ポリ1 (図1及び2)とし
て表示される第1の制御ラインによって、図2の第1のポリシリコン層16によ
り形成されたトランジスタ13a及び13bのゲートに印加される。従って、V
Rは、プログラム用トンネル作用デバイス16aおよび16bのポリ1電極にも
供給される。データ電位VDは、図2の基板領域30に印加される。
これは、図1のゲートトランジスタ14aおよび14bのドレーンに、内部ノー
ドlla、llbから、2進データ表す電位を印加することに相当する。第2の
制御電位VHは、図1および2において共通ポリ3で表示される制御ラインによ
って、ゲートトランジスタ14a、14bのゲートに印加される。VHは、消去
トンネル作用デバイス18a及び18bのポリ3電橿にも印加される。前述の制
御ラインは、アレイを構成した場合、全゛このメモリセルに共通である。これら
の第1および第2制御電位VR及びVHは、所定の電荷レベルに応じてラッチさ
れたデータビットの状態を浮遊ゲート17aまたは17bに記憶させるために不
揮発性メモリセルに供給する制御信号から成る。図1において、不揮発性のエレ
メント22のプログラミング及び消去が、MOS RAMランチに記入される2
進データの電流状態によって制御される方法について説明することとする。E2
FROMエレメント12aと12bは全く同じ方法によりプログラムおよび消去
されるので、説明を簡単にするために、一方の不揮発性E2FROMエレメント
12aの動作だけについて述べることとする。データは、従来の技術に従い、最
初に標準MO3RAMラッチ10に書き込まれる。トランジスタ23a及び23
bは標準選択トランジスタであり、表1に示す条件の下で、RAM 5ELEC
Tラインを用いて、データを読み取りおよび書き込みするために用いられるMO
Sランチを選択するための手段を備える。標j$MO3ランチ10のデータが不
揮発性エレメントに記憶される場合に適用される条件の例を表1に示す。不揮発
性記憶装置用には、共通ポリ1と表示されるラインは、−3ボルトにセットされ
る0次に、共通ポリ3ラインは、表1に示すように、+18ボルトになる。ポリ
lおよびポリ3という表示方法は単に説明のための表示に過ぎず、必ずしもポリ
シリコンの層を表すとはかぎらないことに注意されたい。
揮発性データは、次のようにして22FROM22に記憶される。図1に示すよ
うに、22FROM22は、2つの相補E2PIiOMセル12aおよび12b
を持ち、それぞれのセルは他方のセルが消去される際にプログラムされる。E2
FROMエレメントの1つのプログラミングは、次のように行われる。不揮発性
E2pHO?122の1つのE2FROMzレメント(例えば12a)は、一般
に、約5ボルト程度の電圧レベルを受ける。この場合、不揮発性E2FROM2
2のもう一方のE2FROMエレメント12bは、約ゼロのボルトの電圧レベル
を受ける。これらの電圧レベルは、特定の1つのデータビットの状態を表し、相
補データビット状態に対しては反転される。E2PROM12aは、トランジス
タ14aのドレーンにおいて、内部ノードllaから、一般に約5ボルトの電圧
レベルを受ける。こに電圧レベルは、図2においては、第1の基板領域30に印
加される電位VDとして示される。
同時に、共通ポリ3により、制御電位VHが、トランジスタ14aのゲートであ
る導電層18に印加される。制御電位VHは、電位VDの全振幅を第2の基板領
域31に接続可能にするためにトランジスタ14aのチャネル領域40の伝導率
を逆転させるに十分余裕がある。従って、データ電位VDは、(図1に図式的に
193で示すように)誘電体を介して浮遊ゲー)17aに容量的に結合される。
これにより、浮遊ゲート17aは導電層16に対してハイになる。VDが第1の
2進状態を表す高い電位にある場合に、低い電位VAにある第1の導電層16と
、両方共ハイに向かうVD及びVHによって容量的にハイに結合される浮遊ゲー
ト17aの間に充分な電位差を生ずるように制?Il電位VH1共通ポリ1電位
VR及びデータ電位VDが選定され、電子は、第1の導電層16から、第1のプ
ログラム用トンネル作用領域16aを通って浮遊ゲート17aにトンネルし、一
方では、トンネル作用領域18aの両端の電位差はローに保持される。このプロ
セスにより余分の電子は浮遊ゲートにトンネルされるので、この動作は、浮遊ゲ
ートを「プログラムする」と呼ばれる。従って、VD。
VR及びVH*j?I信号が除かれた後で、これら余分の電子は浮遊ゲートに残
り、浮遊ゲートは更に大きな負電圧となる。
不揮発性E2PAOM22のもう一方の22PROMエレメント(この例では1
2b)は、一般にOボルトであるような電圧レベルを、トランジスタ14bのド
レーンにおいて、内部ノード11bから受ける。データ電圧VDが低い場合、ト
ランジスタ14bは、そのゲート(導電層18の第1の部分21)にVHが印加
されるとオンするので、第2の基板領域31の電位もローに保持される。浮遊ゲ
ー)17bの第1の部分と第2の基板領域31の間のキャパシタンス19b、及
び、トンネル作用領域16bとチャネル領域46の容量性効果により、制御電圧
VHを2番目の導電層18に印加すると同時に、浮遊ゲー)17bは容量的にロ
ーに保持される。従って、トンネル作用領域16bの両端の電位差は小さく、ト
ンネル作用領域IBbの両端の電位差は大きい、その結果、電子は、浮遊17b
ゲートから第2の導電118にトンネルする。このプロセスにより電子は浮遊ゲ
ートの外にトンネルされるので、この動作を浮遊ゲートの消去と称する。制御信
号VD、VR及びVHが除去された後で、(負電荷が除去されたので)浮遊ゲー
トは更に正電圧となる。相補データの不揮発性E2FROMへの記憶は、ラッチ
におけるデータ電圧を反転し、その結果として、E2FROMエレメント12a
及び12bの前述の動作を反転することによって起こる。
トンネル作用領域16aまたはトンネル作用領域18aのいずれかを横断して電
子がトンネルする際の高電圧電力について考察するために、13aトランジスタ
のゲートを形成する第1の半導体層16のバイアス電位、及び、及び、トランジ
スタ13aのソースを形成する基板領域32の基準電位VCを、トランジスタ1
3aのドレーンとトランジスタ15aのソース間の電気接続に相当する仮想接合
52からチャネル50に電流が流れないように選定することとする。従って、本
発明の好ましい実施例においては、トンネル作用中、トランジスタ13aのゲー
トからソースへの電圧VR−VGは、一般に負にバイアスされ、トランジスタ1
3aは、仮想接合52におけるドレーン電圧に無関係に「カットオフ」状態にな
る。
好ましい本実施例において、不揮発性E2PROMS22に記憶された不揮発性
データのラッチ10へのリコールについて以下に説明する。
不揮発性のデータが不揮発性ラッチに呼び戻される条件の一例を表Iに示す。次
に極めて詳細に説明するように、E2PROM22からのデータのリコールを開
始するには、先ず、正の電源電圧VCCAを所定の値以下に下降させ、ラッチさ
れた前記の2進状態を不揮発性セルによって重ね書き可能にする。電源電圧は単
にOボルトまで下降させることが好ましい0次に、約+1.5ボルト以上の制御
信号が、共通ポリ1及び共通ポリ3両ラインに同時に印加される。この操作時間
中、正のt源電圧VCCAは、0ボルトからVCCまで制御された増加率で上昇
する。従って、制御信号は、それぞれ前記の第1および第2の浮遊ゲートトラン
ジスタ15a、15bとこれに対応する内部ノードlla、llbの間に、前記
トランジスタ13a、13b及び14a、14bを通る導電経路を生成し、その
結果として、前記浮遊ゲート17a、17bの間に存在する電荷レベルに差を生
じ、前記の揮発性メモリセルのラッチされた対応する状態が確立される。換言す
れば、それぞれの浮遊ゲートトランジスタ15a、15bを遣って形成された第
1と第2の導電経路間の伝導率の差により、前記の内部ノードlla、llbに
、最小のしきい値電圧の大きさとして充分な2つの異なる電圧レベルが生成され
、前記浮遊ゲート17a、17bに記憶されたデータビットの状態を前記ラッチ
10にラッチさせる。
更に明確に説明すると、例えば、E2PROMセル12aのトランジスタ15a
の浮遊ゲー)17a前以て消去された場合(記憶サイクル中は、ラッチにノード
llaの電圧レベルが約0ボルトであったことを示す)、電子または負電荷が、
浮遊ゲート17aから取り去られ、浮遊ゲートの正の電荷レベルは更に高くなる
。
この場合、不揮発性セフシラン22の相補浮遊ゲー)17bは、負の電荷が更に
多くならようにプログラムされ、ラッチ10のノードllbの電圧レベルが約v
CCまたは5ボルトである事を示すはずである。RAMl0への供給電源VCC
Aは0ボルトからVCCまで直線的に増加するので、共通ポリ1及び共通ポリ3
の両ラインには、これらに結合された約1.5ボルトかそれ以上の制御信号が同
時に供給される。この電圧は、トランジスタ13a、14a、13b、及び、1
4bのゲートに供給され、これらのトランジスタのチャネル40及び50をそれ
ぞれ導通させる。浮遊ゲート17aは、相補浮遊ゲート17bの場合よりも正の
電荷しヘルが高いので、トランジスタ15aのチャネルは、トランジスタ15b
のチャネルよりも更に伝導性が高い、従って、ラッチ10のノードllaからE
2PROMセル12aを経て接地または他の基準電位に至る経路は、ラッチのノ
ードllbからE2PRO門セル12bを経て接地または他の基準電位に至る相
補経路よりも伝導性が高い、VCCAがOポルトからvCCまで直線的にぞうか
すると、バランス調整されて相互結合されたRAMラフチ10は、2つの浮遊ゲ
ートチャネルの間のコンダクタンスの差に起因して発生した差電圧に対して感度
の非常に高い増幅器として作動する。コンダクタンスの小さい差異であっても検
出可能であり、これらの条件の下でRAMへのランチが可能である。この場合、
VCCAの増加につれて、伝導性の高い方のトランジスタ15aのチャネルは、
ノードllaをノードllbよりも更に接地に近い状態に保持し、その結果、ノ
ードllaの低レベル、及び、ノードllbの高レベルを感知して、ラッチする
。このように、不揮発性セクション22に保持されたオリジナルのデータ状態が
リコールされて、ラッチ10に正しくラッチされる。
リコール用として差感知技術と共に2つのE2FROMセルを用いた場合、不揮
発性データのRAMへのリコールに成功するためには、浮遊ゲート電荷レベルの
小さい差だけが必要であることに注意されたい、電荷レベルの僅かな差を感知で
きるので、データをリコールするために、1つのセルを完全にオフにし、数ボル
トによって相補セルをオンにする必要はない、従って、本発明は、順調にデータ
を記憶およびリコールするために、浮遊ゲートに対してトンネルさせねばならな
い電荷の量を最小限にとどめ、ひいては、データビットを不揮発性メモリ22に
記憶するために必要が高電圧レベルを減少し、結果として、本発明に基づ<NO
VIIAMの耐用性を著しく改良する。
本発明において、RAMl0は、共通ポリ3ラインに供給される高電圧から完全
に隔離され、保護される。これは、高電圧がRAMに直接結合されている先行技
術による成る種の装置と対照的である。ゲートトランジスタ14a、14bは、
内部ノード11a、llbを、不揮発性E2FROMから隔離し、それによって
、読み取り及び書き込みオペレーションを不揮発性E 2 FROMから完全に
隔離し、そして、分離する。この隔離作用は2つの重要な利点を提供する。第1
は、RAMラッチが、不揮発性エレメントによってブランチ間にもちこまれる不
整合コンダクタンスに起因するあらゆる不安定性をもつことなしに、バランスの
とれた相互結合ラッチとして設計できることである。RAMランチにおける前記
の不平衡は、ランチに不安定性を生じさせることが多く、電圧またはパターン感
応性を誘起する傾向があり、生産を低下させ、試験原価を増加させ、そして、N
OVRAMの信鯨性を低下させることがある。第2に利点は、標準MO3RAM
セルのオペレージテンに際して、共通ポリ1および共通ポリ3の両ラインを接地
電位に保持することにより、不運発性浮遊ゲー)17aが完全に隔離されること
である。これにより、不揮発性E2FROMに長期にわたってvCCが供給され
た場合に起こり得る漸進的なトンネル作用に起因する不揮発性データのあらゆる
喪失可能性が排除される0本発明を実現するための最も簡単な方法は、5ボルト
、プラス、マイナス10%の正電圧電源を用いて、不揮発性データの状態をプロ
グラムすることである。こうすれば、RAMセル用として、既存の調整された低
電圧高性能CMOSプロセスが使用可能である。これは、VCCAをvCCのレ
ベル以上に上げるために回路を追加する必要をなくする。更に高いトンネル作用
電圧が望ましい場合には、VCCAを、トランジスタ、接合、または、酸化物信
転性の観点から制限される幾分高い電圧、例えば8−10ボルトに上げても差し
支えない。本発明によれば、隔離したゲート17aおよび17bに対する電荷の
トンネル作用の制御または指示に必要であるのは、比較的小さいデータまたは「
ステアリング」電圧差だけである。先行技術による方法と対照的に、容量性結合
をも含めて、本発明は、1つの41−E2FROMセルをオフするためににする
ために大きい浮遊ゲート電圧変化を用いる代りに感知およびリコールのために小
さい電圧差を用いる。こうすると、浮遊ゲート17a及び17bに対してトンネ
ルしなければならない電荷量を最小限にすることができるので、装置の有効寿命
を延長する。データ記憶は、2つのE2FROMセルの間に、首尾よくリコール
することのできる電荷レベルの差を提供するために丁度充分な電荷をトンネルす
ることにより達成できる。
必要な少量の電荷をトンネルするには比較的低い電圧で充分であるので、装置の
寿命が延び、トンネル作用電子のトラップアップ率を著しく減少させる。適切な
リコールを確実に実施するために、それぞれのメモリ状態に対して適切な浮遊ゲ
ート電圧レベルを調節するための多数のセル設計、プロセスおよびレイアウトパ
ラメータが利用可能である。トンネル作用及び浮遊ゲート隔離面積を調節するた
めに、セルのレイアウトを変えることができる。更に、所要の浮遊ゲート電圧レ
ベルを与えるために、記憶およびリコールサイクル中の動作電圧も変えることが
できる0例えば、書込みサイクル中には、比較的高いワードライン電圧レベルに
より、浮遊ゲートレベルが正方向に更に高くなり、これによって消去状態を助長
する。共通ポリ1の負電圧が増加すると逆の効果を生じ、プログラムされた状態
を更に助長する。記憶オペレーション中は、共通ポリ1ラインは0から一3ボル
トの範囲であり、共通ポリ3ラインは+18ボルトであることが好ましい、リコ
ール中は、両ライン共に最小限1.5ボルトに維持される。
本発明によれは、更に高いのは、記憶オペレーション中のvCCを8ボルトに上
げることによって、デバイス耐用性を更に高くすることができるはずである。V
CCAは、共通ポリ3を昇圧する直前に、オン・チップ電荷ポンプにより、5ボ
ルトから8ポルトドのレベルまで上げても差し支えない。
本発明によれば、電気的に消去可能でプログラム可能な読み取り専用メモリ (
E2FROM)セルのサイズは、1.5ミクロン技術を用いて約750平方ミク
ロンであり、電源電圧VCCAは8ボルト、制御ライン共通ポリ1および共通ポ
リ3は、それぞれ、−3ボルト及び+18ボルトである。
本発明に基づく前述の特徴は、NOBオペレーション及びアーキテクチャを利用
する代替実施例を実現するために用いても差し支えない。
本発明については、現時点において最も実用的かつ好ましいと考えられる観点と
関連して説明してきたが、本発明は、開示された実施例のみに限られることなく
、添付特許請求の範囲に含まれる様々な修正及び同等の配列も特許対象とするこ
とを意図したものであることを理解されたい。
表 1
スタンバイ 0 5v OQ 5(0) 0(5)読取り テーク テーク 5
V5V OO書込み ダータtNチー+IN 5V 5V OO記憶 05V
−3V 18V 5(0) 0(5)リコール O勾配0v−5v
浄書(内容:二変更なし)
FIG、−1
手続補正書(方式)
%式%
3、補正をする者
事件との関係 出 願 人
名 称 ザイカー インコーホレイテッド7、補正の内容 別紙のとおり
国際調査報告
Claims (27)
- 1.2進データを不揮発性記憶するための不揮発性メモリ装置であり;2進デー タの1つのビットをラッチするための揮発性半導体メモリセル、前記セルは第1 及び第2のノードを有し、2進データの前記ビットは、2つの電圧レベルの1つ として、前記の各内部ノードに現れ、その値は2進「1」または「0」が前記セ ルにラッチされるかどうかに依存し;第1及び第2の不揮発性メモリセルを有す る1つの不揮発性メモリ手段、前記第1の不揮発性メモリセルは第1の電荷記憶 エレメントを有し、前記第2の不揮発性メモリセルは第2の電荷記憶エレメント を有し、前記第1及び第2の電荷記憶エレメントは、前記第1の電荷記憶エレメ ントと前記第2の電荷記憶エレメント間の電荷レベルの差としてデータビットの 状態を保持可能にされ;前記不揮発性メモリ手段におけるラッチされた前記デー タビットの状態を記憶するためのピット記憶手段、この手段は第1の制御信号を 生成するために手段を含み、前記第1の不揮発性メモリセルは前記第1の制御信 号に応答して作動し、前記第1の内部ノード電圧レベルを表す電荷レベルを前記 第1の電荷記憶エレメントに記憶させ、前記第2の不揮発性メモリセルは前記第 1の制御信号に応答して作動し、前記第2の内部ノード電圧レベルを表す電荷レ ベルを前記第2の電荷記憶エレメントに記憶させ、このようにして前記の記憶さ れたデータビット状態を構成する前記第1及び第2の電荷記憶エレメントの間の 電荷レベルに差を生じさせ;及び、前記第1及び第2の電荷記憶エレメント間の 電荷レベルの前記の差を感知し、前記電荷レベルの差によって表される記憶され た前記データビットの状態を前記の揮発性メモリセルにラッチさせるためのリコ ール手段を有し、この手段は、第2の制御信号を生成するための手段、及び、前 記の記憶されたデータビット状態が前記の揮発性メモリセルにラッチされるよう に前記第1の内部ノードの一方の電圧レベルと前記第2の内部ノードのもう一方 の前記電圧レベルの間に電荷レベルの差を生じさせるために前記第2の制御信号 に応答するゲート作用手段を有する。
- 2.請求項1記載の不揮発性メモリ装置であり、更に、各々の前記内部ノードを 前記不揮発性メモリセルのそれぞれの1つに選択的に結合するために、前記第1 の制御信号に応答する第2のゲート作用手段を有する。
- 3.請求項1記載の不揮発性メモリ装置であり、前記第1及び第2の電荷記憶エ レメントがそれぞれ第1及び第2の浮遊ゲートを有する。
- 4.請求項3記載の不揮発性メモリ装置であり、前記第1の不揮発性メモリセル が、前記第1の内部ノードが第1の電圧レベルにある場合に電荷を前記第1の浮 遊ゲートから移すために前記第1の制御信号に応答し、前記第1の内部ノードが 第2の電圧レベルにある場合に電荷を前記第1の浮遊ゲートから移すために前記 第1の制御信号に応答する手段を備え、前記第2の不揮発性メモリセルが、前記 第2の内部ノードが第1の電圧レベルにある場合に電荷を前記第2の浮遊ゲート へ除去するために前記第1の制御信号に応答し、前記第2の内部ノードが第2の 電圧レベルにある場合に電荷を前記第2の浮遊ゲートから除去するために前記第 1の制御信号に応答する手段を備え、所定のデータビット状態に対して、前記第 1及び第2の浮遊ゲートの間に電荷レベルの差を生ずる。
- 5.請求項1記載の不揮発性メモリ装置であり、前記第1及び第2の電荷記憶エ レメントが、各々前記第1及び第2の浮遊ゲートを備え、前記の端不揮発性メモ リセルが:1つのプログラミング電極;1つの消去/記憶電極;及び、前記の不 揮発性メモリセルに結合された内部のノードの電圧レベルを前記セルの浮遊ゲー トに容量的に結合するための手段を備え;第1の制御信号を生成するための前記 手段が:前記プログラミング電極を第1の制御電位にバイアスするための手段; 及び、前記の内部ノードが第1の電圧レベルにある場合には電荷が前記プログラ ミング電極と前記浮遊ゲートの間でトンネルするように、また、前記の内部ノー ドが第2の電圧レベルにある場合には電荷が前記浮遊ゲートから前記消去/記憶 電極までトンネルするように前記消去/記憶電極に第2の制御電位だけバイアス をかけるための手段を備える。
- 6.請求項5記載の不揮発性メモリ装置であり、更に、各々の前記内部ノードを 前記不揮発性メモリセルの1つとそれぞれ選択的に結合するために前記第1の制 御信号に応答する第2のゲート作用手段を備え、前記第2のゲート作用手段は、 その状態が前記第1の制御信号によって制御される第1及び第2のトランジスタ スイッチを備え、前記第1のトランジスタスイッチは、前記第1の制御信号に応 答して前記第1の内部ノードを前記第1の不揮発性メモリセルに結合し、そして 、前記第2のトランジスタスイッチは、前記第1の制御信号に応答して前記第2 の内部ノードを前記第2の不揮発性メモリセルに結合する。
- 7.請求項6記載の不揮発性メモリ装置であり、前記第1の制御信号は約−5ボ ルトから接地電位までの範囲における電圧であり、前記第2の制御信号は約+1 5から+25ボルトまでの範囲における電圧であり、そして、前記の内部ノード 第1電圧レベルが約+3から+5ボルトまでの範囲であり、前記の内部ノード第 2電圧レベルがおおよそ接地電位である。
- 8.請求項7記載の不揮発性メモリ装置であり、第1の制御信号を生成するため の前記手段が、更に、前記ビット記憶手段が前記のラッチされたデータビットの 状態を前記の不揮発性メモリ手段に記憶中でない場合に前記プログラミング電極 及び前記消去/記憶電極を接地電位にバイアスするための手段を備える。
- 9.請求項1記載の不揮発性メモリ装置であり、更に、前記の揮発性メモリセル をそのラッチされた電流状態を保持可能にするに充分な大きさの電圧を前記揮発 性メモリセルに供給するための電圧電源を備え;そして、前記リコール手段が、 前記電圧電源を所定の値以下まで下降させ、また、前記電圧電源を前記の十分な 大きさまで戻し、記の差別的な充電レベルは、前記の揮発性メモリセルのラッチ された対応する状態を確立するために電荷レベルに差を生じさせるための手段を 備える。
- 10.請求項9記載の不揮発性メモリ装置であり、前記第1の不揮発性メモリセ ルが、その伝導率が前記第1の浮遊ゲートの電荷レベルによって制御される第1 の浮遊ゲートトランジスタを備え、そして、前記第2の不揮発性メモリセルが、 その伝導率が前記第2の浮遊ゲートの電荷レベルによって御御される第2の浮遊 ゲートトランジスタを備え、そして、前記ゲート作用手段が、前記第1の浮遊ゲ ートトランジスタを基準電圧に選択的に接続するために前記第2の制御信号に応 答する第1のリコールゲート及び前記第2の浮遊ゲートトランジスタを基準電圧 に選択的に接続するために前記第2の制御信号に応答する第2のリコールゲート を備え、前記第1の浮遊ゲート電荷レベルの関数として前記第1の内部ノードと 前記基準電圧の間に第1の伝導率の径路が生成され、そして、前記第2の浮遊ゲ ート電荷レベルの関数として前記第2の内部ノードと前記基準電圧の間に第2の 伝導率の径路が生成される。
- 11.請求項10記載の不揮発性メモリ装置であり、各前記リコールゲートが、 前記第2の制御信号に応答するトランジスタスイッチを備え、そして、前記基準 電圧が接地電位である。
- 12.請求項10記載の不揮発性メモリ装置であり、前記の揮発性メモリセルが 相互結合したトランジスタラッチを備え、そして、前記の内部ノードの間の電圧 レベル差が、記憶された前記データビットの状態を表す前記第1及び第2の伝導 率経路間の伝導率の差によって引き起こされ、前記の電圧レベル差が・少なくと も、記憶された前記のデータビットの状態を前記ラッチにラッチさせるために必 要な最小のしきい電圧レベルである。
- 13.2進データを不揮発性記憶するための不揮発性メモリ装置であり;2進デ ータビットの第1または第2の状態をラッチするための揮発性の半導体メモリセ ル、前記セルは、前記第1のデータビット状態が、第1の電圧レベルとして前記 第1の内部ノードに現れ、また、第2の電圧レベルとして前記第2の内部ノード に現れる第1及び第2の内部ノードを備え、そして、前記第2のデータピット状 態は前記第2の電圧レベルとして前記第1の内部ノードに現れ、前記第1の電圧 レベルとして前記第2の内部ノードに現れ;不揮発性メモリは、第1及び第2の 不揮発性メモリセルを備え、前記第1の不揮発性メモリは第1の電荷記憶エレメ ントを備え、前記第2の不揮発性メモリは第2の電荷記憶エレメントを備え、前 記電荷記憶エレメントは、前記第1の電荷記憶エレメントと前記第2の電荷記憶 エレメントの間の電荷レベル差として不揮発性のデータビットを保持することが 可能であり;第1の制御信号に応答するゲート作用手段、ここに前記第1の制御 信号が第1の状態である場合に前記不揮発性メモリセルは基準電位に結合され、 前記第1の制御信号が第2の状態である場合に前記不揮発性メモリセルは前記基 準電位から隔離され;前記第1の制御信号の前記第2の状態を生成するための手 段を備え、前記の揮発性メモリセルに保持されたデータビットの状態を前記不揮 発性メモリに移して記憶するための記憶手段、前記第1の内部ノード電圧レベル を表す第1の電荷レベルまで前記第1の電荷記憶エレメントを充電するための手 段、及び、前記第2の内部ノード電圧レベルを表す第2の電荷レベルまで前記第 2の電荷記憶エレメントを充電するための手段、結果として、前記第1及び第2 電荷記憶エレメントの間に電荷レベルの差を生じ;及び、前記第1の制御信号の 前記第1の状態を生成するための手段を含み、前記の記憶されたデータビット状 態に対応する前記第1及び第2電荷記憶エレメント上の前記電荷レベル差を感知 し、そして、前記の記憶されたデータビット状態を前記の揮発性メモリセルにラ ッチさせるための手段を有する。
- 14.請求項13記載の不揮発性メモリ装置であり、前記第2の制御信号を生成 するための手段、及び、前記の各内部ノードを前記不揮発性メモリセルのそれぞ れの1つに選択的に結合させるために前記第2の制御信号に応答する第2のゲー ト作用手段を備える。
- 15.請求項13記載の不揮発性メモリ装置であり、前記第1及び第2の電荷記 憶エレメントは、各々第1及び第2の浮遊ゲートを備え、前記の各不揮発性メモ リセルは:1つのプログラミング電極;1つの消去/記憶電極;及び、前記の不 揮発性メモリセルに結合した内部ノードの電圧レベルを前記セルの浮遊ゲートに 容量的に結合するための手段を備え;及び、ここに、第1の制御信号を生成する ための前記手段は:前記プログラミング電極を第1の制御電位にバイアスするた めの手段;及び、前記消去/記憶電極を第2の制御電位にバイアスするための手 段を備え、それにより、前記の内部ノードが第1の電圧レベルにある場合には、 前記プログラミング電極と前記浮遊ゲートの間で電荷がトンネルし、前記の内部 ノードが第2の電圧レベルにある場合には前記浮遊ゲートから前記消去/記憶電 極に電荷がトンネルする。
- 16.請求項15記載の不揮発性メモリ装置であり、更に、前記第1の制御信号 に応答して各々の前記内部ノードを前記不揮発性メモリセルのそれぞれの1つと 選択的に結合するための第2のゲート作用手段を備え、この場合、前記第2のゲ ート作用手段は、その状態が前記第1の制御信号によって制御される第1及び第 2のトランジスタスイッチを備え、前記第1のトランジスタスイッチは、前記第 1の制御信号に応答して前記第1の内部ノードを前記第1の不揮発性メモリセル に結合し、そして、前記第2のトランジスタスイッチは、前記第1の制御信号に 応答して前記第2の内部ノードを前記第2の不揮発性メモリセルに結合する。
- 17.請求項16記載の不揮発性メモリ装置であり、この場合、前記第1の制御 電位は、約−5ボルトから接地電位までの範囲内の電圧であり、前記第2の制御 電位は、約+15ボルトから+25ボルトまでの範囲内の電圧であり、そして、 前記の内部ノードの第1の電圧レベルが約+3から+5ボルトまでの範囲内であ り、さらに、前記の内部ノードの第2の電圧レベルはおおよそ接地電位である。
- 18.請求項17記載の不揮発性メモリ装置であり、第1の制御信号を生成する ための前記手段は更に、前記ビットストア手段が前記不揮発性メモリ手段におけ る前記のラッチされたデータビットの状態を記憶中でない場合に、前記プログラ ミング電極、及び、前記消去/記憶電極を接地電圧にバイアスするための手段を 備える。
- 19.請求項13記載の不揮発性メモリ装置であり、更に、前記の揮発性のメモ リセルをそのラッチされた電流状態を保持可能にするに充分な大きさの電圧を前 記揮発性メモリセルに供給するための電圧電源を備え;そして、前記リコール手 段が、前記電圧電源を所定の値以下に下降させてから前記電圧電源を充分な大き さまで引き戻すための手段を備え、その結果、前記揮発性メモリセル対応するラ ッチされた状態を確立させるために電荷レベル差を生じる。
- 20.請求項13記載の不揮発性メモリ装置であり、前記第1の不揮発性メモリ セルは、その伝導率が前記第1の浮遊ゲートの電荷レベルによって制御される第 1の浮遊ゲートトランジスタを備え、前記第2の不揮発性メモリセルは、その伝 導率が前記第2の浮遊ゲートの電荷レベルによって制御される第2の浮遊ゲート トランジスタを備え、そして、前記ゲート作用手段は、前記第1の浮遊ゲートト ランジスタを前記基準電位に選択的に結合するために前記第1の制御信号に応答 する第1のリコールゲート及び前記第2の浮遊ゲートトランジスタを前記基準電 位に選択的に結合するために前記第2の制御信号に応答する第2のリコールゲー トを備え、その結果、前記第1の浮遊ゲート電荷レベルの関数としての前記第1 の内部ノードと前記基準電位の間で第1の伝導率の経路が生成され、そして、前 記第2の浮遊ゲート電荷レベルの関数としての前記第2の内部ノードと前記基準 電位の間で第2の伝導率の経路が生成される。
- 21.請求項20記載の不揮発性メモリ装置であり、各前記リコールゲートは、 前記第1の制御信号に応答するトランジスタスイッチを備え、前記基準電位は接 地電位である。
- 22.請求項20記載の不揮発性メモリ装置であり、前記の揮発性メモリが、相 互結合されたトランジスタラッチを備え、そして、前記の記憶されたデータビッ トの状態を表す前記第1と第2の伝導率経路間の伝導率の差によって前記の内部 ノード間に電圧レベルの差が引き起こされ、前記電圧レベルの差は、前記の記憶 されたデータビット状態を前記ラッチにラッチさせるために必要とされる最小し きい電圧以上のレベルである。
- 23.不揮発性メモリ装置であり:第1及び第2の内部ノードに相補電圧レベル として2進データを記憶するための揮発性半導体メモリセル;前記の揮発性のメ モリセルに対して読み取り及び書き込みを実行するための手段;電気的に絶縁さ れた浮遊ゲート導体間の電荷レベル差として前記2進データを記憶するための第 1及び第2の前記浮遊ゲート導体を含む第1及び第2の不揮発性メモリセルを備 えた不揮発性メモリ手段;前記の揮発性メモリセルを前記不揮発性メモリ手段に 容量的に結合し、そして、前記の揮発性メモリセルのメモリ状態を前記浮遊ゲー ト導体にコピーするための手段、その結果、前記第1の浮遊ゲート導体には第1 の電荷レベルが、また、前記第2の浮遊ゲート導体には第2の電荷レベルが生成 され、コピーするための前記手段は、第1及び第2の浮遊ゲートに対応して容量 的に近接配置された前記の各不揮発性メモリセル内に第1及び第2の電極を備え 、その結果、記憶制御信号を前記電極へ供給すると、前記第1及び第2の浮遊ゲ ート導体上の前記第1及び第2の電荷レベルとして、前記の揮発性メモリセルの 現在のメモリ状態を前記不揮発性メモリ手段内に転送させ;及び、前記不揮発性 メモリ手段のメモリ状態を前記の揮発性メモリセルにコピーさせるための手段を 備える。
- 24.2進データを不揮発性記憶するための不揮発性メモリセルであり;第1及 び第2の内部ノードに相補電圧レベルとして2進データの1つのビットを記憶す るための前記内部ノードを備えた1つの揮発性メモリセル、前記の相補電圧レベ ルは、前記2進データビットが「1」または「0」のいずれであるかに依存し; 前記の揮発性メモリセルに電圧供給するための電源:対応する第1及び第2の内 部ノードに結合された第1及び第2の電気的に消去可能でプログラム可能な読み 取り専用メモリセルを備えた不揮発性メモリ、前記第1の電気的に消去可能でプ ログラム可能な読み取り専用メモリセルは、ドレーンを持つ前記の第1浮遊ゲー トトランジスタを備え、1つの電源、及び、1つの電気的に隔離された浮遊ゲー ト、前記第2の電気的に消去可能でプログラム可能な読み取り専用メモリセルは 、ドレーンを持つ前記の第2浮遊ゲートトランジスタを備え、1つの電源、及び 、1つの電気的に隔離された浮遊ゲート、前記第1及び第2の浮遊ゲート間の電 荷レベルの差としての2進データを記憶するための前記の第1及び第2の浮遊ゲ ート;前記第1及び第2の電気的に消去可能でプログラム可能な読み取り専用メ モリ手段は、更に:前記浮遊ゲートトランジスタを選択的に接地するための第1 及び第2の接地隔離スイッチ手段、前記第1の隔離スイッチ手段は、前記第1の 浮遊ゲートトランジスタのソースに接続された1つのドレーン、1つのゲート、 及び、接地された1つのソースを備え、前記第2の隔離スイッチ手段は、前記の 浮遊ゲートトランジスタのソースに接続された1つのドレーン、1つのゲート、 及び、接地された1つのソースを備え、前記第1及び第2の隔離スイッチ手段の 前記ゲートに接続された印加電位レベルを受け取るための第1の制御ライン、そ してこの第1の制御ラインは、前記第1の浮遊ゲートトランジスタの前記第1の 浮遊ゲートに電子をトンネルさせるために、前記第1の浮遊ゲートに対して容量 性を持つように配置された第1の電極を持ち、そして、更に、前記第2の浮遊ゲ ートトランジスタの前記第2の浮遊ゲートに電子をトンネルさせるために、前記 第2の浮遊ゲートに対して容量性を持つように配置された第2の電極を持ち、そ の結果、前記第1の制御ライン上の第1の電位レベルに対して、前記の電気的に 消去可能でプログラム可能な読み取り専用メモリセルは接地電位に結合され、前 記第1の制御ライン上の第2の電位レベルに対して、前記の電気的に消去可能で プログラム可能な読み取り専用メモリセルは接地電位から隔離され;前記第1の 内部ノードを前記第1の浮遊ゲートトランジスタに選択的に結合するための第1 のゲートスイッチ手段、前記第1のゲート作用スイッチ手段は、前記浮遊ゲート トランジスタの前記ドレーンに接続されたソース、前記第1の内部のノードに接 続されたドレーン及びゲートを備え;前記第2浮遊ゲートトランジスタの前記ド レーンに接続されたソース、前記第2の内部ノードに接続されたドレーン及びゲ ートを備えた前記第2浮遊ゲートトランジスタに前記第2の内部ノードを選択的 に結合するための第2のゲート作用スイッチ手段;前記の第1及び第2のゲート 作用スイッチ手段の前記ゲートに接続された印加電位レベルを受け取るための第 2の制御ライン、前記第2の制御ラインは、前記浮遊ゲートから電子を除去する ために前記第1の浮遊ゲートに対して容量性をもつように配置された第1の電極 を備え、及び、前記第2浮遊ゲートから電子を除去するために前記第2の浮遊ゲ ートに対して容量性をもつように配置された第2の電極を備え;前記第1の浮遊 ゲートを前記第1の内部ノード電圧を表す第1の電荷レベルにするために、前記 第1の制御ラインに前記第2の電位レベルを供給し、前記第2の制御ラインに第 3の電位を供給し、そして、結果として前記の第1と第2の浮遊ゲート間に電荷 レベルの差を生ずるように、前記第2の浮遊ゲートを前記第2の内部ノード電圧 を表す第2の電荷記憶レベルまで充電するための手段;前記第1の制御ラインに 前記第1の電位レベルを供給し、前記第2の制御ラインに第4の電位レベルを供 給するためのリコール手段を備え、結果として、前記第1の内部ノードから接地 までの導電性経路が前記第1の浮遊ゲートの電荷レベルに応答し、前記第2の内 部ノードから接地までの導電性経路が前記の第2の浮遊ゲートの電荷レベルに応 答し、前記の第1及び第2の浮遊ゲート上の前記第1および第2の電荷レベルは 前記の記憶されたデータビットに対応し、従って、前記の揮発性メモリセルヘの 前記電圧ソースが下降してから動作電圧まで上昇した場合、前記の揮発性メモリ セルは、前記の第1と第2の導電性経路の差を感知し、そして、最小しきい電位 に到達した場合、前記の記憶されたデータビットは前記の揮発性のメモリセルに ラッチされる。
- 25.請求項24記載の不揮発性メモリセルであり、更に:前記第1の内部ノー ド及び前記第1のゲート作用スイッチ手段の前記ドレーンに結合されたドレーン 及び1つのゲートと1つのソースを持つ第1RAM選択トランジスタ;前記第2 の内部ノード及び前記第2ゲート作用トランジスタの前記ドレーンに接続された ドレーン、及び、前記第1のRAM選択トランジスタの前記ゲート、及び、1つ のソースを持つ第2のRAM選択トランジスタ;前記RAM選択トランジスタの 前記ゲート門に接続された行アドレスライン;及び、前記第1のRAM選択トラ ンジスタの前記ソースに接続された第1の列ライン、及び、前記第2のRAM選 択トランジスタの前記ソースに接続された第2の列ラインを備え、前記の行アド レスライン及び前記の列ラインは、セルのアレイにおける特定のRAMセルの選 択手段を供給する。
- 26.第1及び第2の内部ノードを持つ標準の揮発性ランダムアクセスメモリラ ッチにおいて2進データを不揮発性記憶するための方法であり、前記のラッチさ れた揮発性のデータ状態は相補的電圧レベルであり、各内部ノードは、制御信号 によって作動化されるゲート作用手段によって対応する不揮発性メモリに選択的 に結合され、前記不揮発性メモリは、2進データを電荷レベルとして記憶するた めの第1及び第2の浮遊ゲートを含み、各浮遊ゲートは、そのゲートが前記浮遊 ゲートに該当する対応して浮遊ゲートトランジスタを含み;前記第1及び第2の 内部ノード上の前記の相補的な電圧レベルを前記の対応する第1及び第2の浮遊 ゲートトランジスタにゲートするために前記ゲート作用手段に制御信号を供給す ること;前記第1の浮遊ゲートを第1の電荷レベルにし、前記第2の浮遊ゲート を第2の電荷レベルにして、前記の第1と第2の浮遊ゲートの電荷レベルに差を 生じさせること、前記電荷レベルの差は、前記掛け金を掛けられたデータ、前記 の揮発性のメモリセルのラッチされた前記データ状態に対応し;及び、前記の揮 発性メモリセルに、前記の第1と第2の浮遊ゲートの面の電荷差を選択的に感知 させ、前記浮遊ゲートの間の前記の差に対応したデータ状態に選択的にラッチさ せることから成る。
- 27.請求項26項記載の2進データを不揮発性記憶するための方法であり、前 記の第1と第2の浮遊ゲートの間の前記の電荷レベル差を前記の揮発性メモリセ ルに選択的に感知させ、対応するデータ状態にラッチさせる前記の手順が、更に :前記の揮発性メモリセルに供給する電位を、前記のラッチされた2進データの 状態が不確定であるような所定の値よりも低くすること;第1の電圧レベルが前 記第1の内部ノードと結合し第2の電圧レベルが前記第2の内部ノードと結合す るように各前記第1及び第2の浮遊ゲートトランジスタと前記の対応する内部ノ ードの間にそれぞれの導電性の経路を造るために、前記ゲート作用手段に第2の 制御信号を供給すること;及び、前記供給電位を所定供給電圧まで上昇させるこ とから成る。
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