JPH04506282A - ２つの差動減結合不揮発性メモリエレメントを用いた改良ｎｏｖｒａｍセル - Google Patents

Abstract

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Description

【発明の詳細な説明】 ２つの差動減結合不揮発性メモリエレメントをいた　ＮＯＶＲＡＭセル 本出願は、１９８１年１１月１０日付は発行の米国特許Ｎｏ。

４．３００，２１２不揮発性静的ランダムアクセスメモリ装置、および、１９８ １年４月２１日付は米国特許第Ｎｏ、　４，２６３，６６４不揮発性静的ランダ ムアクセスメモリシステムに関係する。

本発明は、総体的に、金属酸化物半導体ランダムアクセスメモリシステム（ＭＯ Ｓ　ＲＡＭ）の分野に関係し、更に明確には、例えば、浮遊ゲート不揮発性電荷 記憶エレメントを含む電気的に消去可能でプログラム可能な読み取り専用メモリ システム（ＥＥＰＲＯＭ、またはＥ２ＦＲＯＭ）のような不揮発性メモリセルの システムにおける用途に関係する。特に、本発明は、２つの直接書込み不揮発性 浮遊ゲートＥＥＦＲＯＭセルが各Ｎ０ＶＡセルに含まれる不揮発性ランダムアク セスメモリ　（ＮＯＶＲＡＭ）システムを供給する。これらのＥＥＦＲＯＭセル の中の１つは、従来のＭＯ３！発性ＲＡＭＭセルのように、関連標準ラッチの各 内部ノードに直接接続される。複数のＭＯＳラッチおよび関連不揮発性Ｅ２ＰＲ ＯＭセルは、非常にコンパクトなＮＯＶＲＡＭを提供し、不揮発性メモリセルか ら関連ＭＯ３ＲＡＭＭセルへの２進データビツトの記憶及びリコールを可能にす るようにアレイ配列が可能であることが理解されるはずである。

先行技術においては、多くの静的ＰＡＭは、２進データの１つのビットをラッチ するためのメモリセルとして、例えばフリップフロップ回路のような、双安定し た半導体回路を用いる。情報記憶のための２つの２進識別可能なメモリ状態は、 ２つの個別ブランチの伝導性コンフィギュレーショウに応じて、このラッチによ って提供される。この種メモリセルの出力は、２つの電圧、一般にはゼロボルト または電源電圧に近い電圧のいずれか一方である。

そのような半導体メモリセルは、「ｆ１発性」であるとみなす、即ち、セルから 電力が除去されると、ラッチされたメモリ状態を区別する出力電圧は無くなり、 それによりセルの情報は失われる。

揮発性は、従来の半導体メモリシステムの本質的な欠点であり、技術における本 質的な努力は、回路エレメント及び構造を開発し、電力が除去された場合に半導 体メモリー回路に不揮発性を持たせることに費やされてきた。

電荷記憶構造の使用に基づいた不揮発性装置は、通常、電力を供給しなくても長 期にわたるデータ保持を必要とするシステムのために使われる。典型的な電荷記 憶エレメントは浮遊ゲートと呼ばれる。浮遊ゲートは導電材料にアイランドであ り、基板から電気的には隔離されているが容量的には基板に結合されており、Ｍ ＯＳ）ランジスタのゲートを形成する。浮遊ゲートに蓄えられる電力のレベルに 応じて、関連ＭＯ３）ランジスタは、導電性をもつか（「オン」）または非導電 性をもつ（「オフ）」、これは、浮遊ゲートにトラップされた電荷の有無に対応 して２進「１」または「０」データのメモリ装置における記憶の基礎をも形成す る。

浮遊ゲートに対して電荷を導入または除去するための様々な方法が既知である。

浮遊ゲートは浮遊ゲートからの放電の障壁として作用する絶縁材で完全に囲まれ ているので、浮遊ゲートが特定の電荷レベルにおかれると、恒久的にその状態に 保持される。

電荷は、−ａに熱電子注入または電子トンネル作用を用いて浮遊ゲートに導入さ れる。浮遊ゲートから電荷を除去するには、一般に、放射線（紫外線、Ｘ線）の 被曝、雪崩注入、または電子トンネル作用を用いる。ここで、トンネル作用とい う用語は、導体（半導体を含む）の表面から近接絶縁体または誘電体への電子の 放出を含む広い意味をもつ。

他の不揮発性ＲＡＭ装置は、浮遊ゲートは使用せず、例えば、電荷がシリコン窒 化物、シリコン二酸化物インタフェースにトラップされる金属窒化物−酸化物半 導体構造（ＭＮＯＳ）のような他の構造を使用する。

従って、半導体メモリアレイに不揮発性をもたせるには、ＲＡＭ回路に不揮発性 エレメントを結合することが望ましい。既知の結合回路または結合技術は、様々 な欠点をもつ。例えば、インタフェースする方法は、相互結合された静的ＲＡＭ セルの２つのブランチの間を直接接続する揮発性のエレメントに起因するコンダ クタンス不均衡を導入することによって実施できる。この種のコンダクタンス不 均衡は、相互結合された静的なＲＡＭセルが直流オフセット電流を流すことを必 要とするが、セルが正常なＲＡＭモードオペレーション中は、この電流を流して はならない、この種不均衡は、メモリ回路のこの種セルにアレイに、読み取り及 び書き込み妨害限界性を生じさせる傾向をもつ。更に、この種の限界性は、製造 の産出制限及び試験に関する問題を呈示する。

静的ＲＡＭセルにより不揮発性エレメントをインタフェースする方法の前記とは 別の問題は、回路サイズ及びコストを決定する要因となることの多い装置設計に おける密集性及び簡素性が必要なことである。先行技術による多くのインタフェ ースシステムでは、制御信号および余分なトランジスタの観点から、不都合なこ とに、インタフェース回路構成が複雑になる傾向がある。その結果として、不揮 発性静的ＲＡＭ回路のサイズが許容できない程大きくなり、従って、コスト高と なっている。

先行技術において、不揮発性静的ＲＡＭ装置では、不揮発性のメモリ成分をプロ グラムするための玉要エレメントとして、半導体基板を利用するｌ１ｌｒｔｉｌ があるにの（噴量は、不揮発性データ記憶を実施するために、ＲＡＭ電力線に高 電圧及び高電流を供給しなければならないという好ましくない問題を含む。従っ て、システムの設計および製造工程を、不揮発性メモリシステムの設計及び製作 工程から切り放して独立して最適化することは困難である。

外部の高電圧電源供給及び高電流に関する必要性も、従来のこの種の不揮発性Ｒ ＡＭメモリシステムのコスト、操作の容易さ及び全般的な適用性に悪影響を及ぼ す９例えば、先行技術による装置では、ＲＡＭラッチにおいて高電圧レベルに変 える必要性のある場合もある。高レベルに変えるには、集積回路において高価な スペースを占めるコンポーネントを追加しなければならない。

先行技術による不揮発性の静的ＲＡＭメモリは、周知のように、浮遊ゲートに電 化が保持されているか否かに応じて２進データビツトを記憶するための浮遊ゲー ト不揮発性メモリエレメントを有する。既知の浮遊ゲート装置は、Ｆｏｗｌｅｒ 　Ｎｏｒｄｈｅｉｓによって１９２８年に初めて発表された高電界トンネル効果 を用いる。この種の不揮発性セルにおいては、例えばシリコン二酸化物のような 誘電体が「浮遊」ゲートを完全に囲み、それによって、浮遊ゲートを周囲のエレ メントから電気的に隔離する。

先行技術の例として、Ｔｒｏｕｔ■ａｎ等により１９７８年１２月５日付で発行 された米国特許第Ｎｏ、　４，１２８，７７３は、関連ＲＡＭセルの各脚または ノードに結合された個別の特殊構造可変しきい値トランジスタを用いた不揮発性 エレメントを発表した。この場合のしきい電圧は、ゲートと基板の間に比較的高 い電圧のパルスを印加することにより上げ又は下げすることが可能である。従っ て、ＲＡＭに直接連結するには、高電圧パルスも必要となる。高電圧の供給に耐 えるように、ＲＡＭを特別に構成しなければならないことも、この方法の短所で ある。電力消費が大きいということも、この方法の短所である。更に、高電圧作 動が必要であるということは、熱電子にトラップアップを加速して、不揮発性エ レメントの有効装置寿命を短縮することもある。先行技術による別のＮｏｖＲＡ Ｍメモリセルが、１９８１年１１月ＩＯ日付で発行されたＳｉｍｋｏ米国特許第 Ｎｏ、　４，３００．２１２に記述されている。この場合には、１つの単一不揮 発性セルが、揮発性のＭＯＳ　ＲＡＭフリフプフロンブメモリの内部データ及び 逆データノードと容量的に結合される。ＲＡＭは、従来オペレーションの標準６ トランジスタＲＡＭセルで差し支えな（、また、不揮発性メモリセルは、電気的 に消去可能でプログラム可能な不揮発性ＲＡ　Ｍ　Ｍ　（ＥＥＦＲＯＭ）で差し 支えない。不揮発性メモリセルに、揮発性メモリセルの電流データビット状態を 不揮発性記憶することは、例えばポリシリコンから製の浮遊ゲート導体上の電荷 量を制御することによって達成される。不揮発性のＥＥＦＲＯＭの浮遊ゲートは 、酸化物層で囲まれたアイランドまたは中間導電層である。従来のエイアウトに おいて、ポリシリコンの第１層は、浮遊ゲート及び周囲の酸化物の下に配置され る。第３のポリシリコン層は、浮遊ゲート及び周囲の酸化物の上に配置される。

浮遊ゲートから周囲の酸化物を貫いて電子トンネル作用を起こすに充分な電界強 度を供給すると、浮遊ゲートに対して、電子が移動する。電子は、第１のポリシ リコン層からトンネル作用によって浮遊ゲートに注入され、また、電子は、浮遊 ゲートからのトンネル作用によって浮遊ゲートから第３のポリシリコン層に除去 される。これらのトンネル作用エレメント及び浮遊ゲートへの関連容量結合を除 けば、浮遊ゲートは、残りの回路部分から隔離されている。

Ｓｉｍｋｏ参考文献に開示された不揮発性ＲＡＭのタイプでは、ＥＥＰＲＯＭを ＲＡＭに結合するために追加キャパシタを形成しなければならない。容量性だけ で結合されたＲＡＭ−ＥＥＦＲＯＭは、使用するオン−チップキャパシタが、他 の構造よりもかなり大きなダイエリアを必要とすることが欠点である。従って、 容量性結合されたＥＥＰＲＯＭｓは、必然的にサイズが大きくなり、必要な容量 性の関係を著しく犠牲にすることなしには、サイズの縮小または小型化を達成で きない。従って、不揮発性ＲＡＭ装置においては、１つ又はそれ以上の容量結合 を除去することは望ましいことである。

同様に、トンネル作用電圧が低ければトンネル作用電子のレートの上方でトラッ プアップ率を低下させ、装置の寿命を延長できることが判明している。更に、不 揮発性メモリのサイズを縮小するには、プログラミング電圧を低（する必要があ る。即ち、プログラミング電圧を低くすると、メモリアレイ及び周辺回路の隔離 幅及び装置のチャネル長さを縮小できる。単一不揮発性セルＮＯＶＲＡＭでは単 一終結動的リコールを用いなければならないので、前記の方法は、この種単一不 揮発性セルＮＯＶＲＡＭでは実用的ではない。この場合、リコールオペレーシヲ ンを確実に行うためには、消去およびプログラム用の浮遊ゲート電圧は、数ボル トの差がなければならない。

本発明の目的は、不揮発性メモリの必要電圧をできるだけ低くしてＮＯＶＲＡＭ の耐久性を向上させることにある。

本発明の別の目的は、検出可能な状態を確立するために必要な電荷レベルを低く することにある。そのためには、差動リコールを用いる。差動リコールとは、感 知増幅器としてＲＡＭ［発性メモリセルを用い、２つの浮遊ゲートの間の電荷レ ベルの僅かな差を正確に感知することであると定義される。これは、先行技術に おける単一終結Ｅ２ＦＲＯＭセルの作用とはことなる。先行技術の場合には、揮 発性メモリセルがＥ２ＰＲＯＭに蓄えられた電荷レベルを正確に感知することを 可能にするために、数ボルト差のある浮遊ゲート電圧によってＥ２ＦＲＯＭセル をオン及びオフさせることが必要であり、これは、かなり困難な操作である。

本発明の他の目的は、ＭＯＳ　ＲＡＭメモリーエレメントとセルの不揮発性部分 の間に簡素化されたインタフェースを備えたＮＯＶＲＡＭセルを提供することに ある。本発明によれば、不揮発性メモリは、２つの不揮発性メモリセルを有し、 各セルはそれぞれＭＯ３ＲＡＭの対応する内部ノードに選択的に接続される。

所定の内部ノードと対応する不揮発性セルの間のインタフェースは、標準ＭＯ３ 電界効果トランジスタを有し、これにより、ＲＡＭを不揮発性メモリセルから隔 離することが可能である。

本発明の他の他の目的は、例えば、読み、書き、待機のような揮発性ＲＡＭの通 常オペレーションに際して、不揮発性メモリセルＲＡＭ動作電圧から完全に隔離 することにより、不揮発性データの長い保持を達成することにある。

本発明の他の目的は、サイズが小さく、更に縮小したＮＯＶＲＡＭを作成するこ とにある。

本発明の更に別の目的は、関連不揮発性メモリにおいてトンネル作用を起こさせ るために必要な電圧から独立した低い電圧により、揮発性ランダムアクセスメモ リを作動させることである。

発明の要約 本発明のこれらの目的および他の目的に基づき、本発明は、不揮発性ランダムア クセス装置（ＮＯＶＲＡＭ）を提供する。この不揮発性ランダムアクセス装置は 揮発性半導体メモリセル、卯ち、好ましい実施例における、従来の６トランジス タＭＯ３ＲＡＭラッチを有し、揮発性のメモリセルに電力が供給されている限り 、２進データの１つのビットの状態をラッチする。揮発性のメモリセルは、第１ 及び第２の相補的な内部ノードを有し、２進データの前記ビットは２つの電圧レ ベルの１つとして各前記内部ノードに現れ、その値は、２進「１」または「０」 が前記の揮発性のメモリセルにおいてラッチされるかどうかに依存する。不揮発 性メモリ手段は、緩衝作用または高電圧レベルシフトの必要性なしに、揮発性ラ ッチセルと直接的にインターフェイスする。不揮発性メモリ手段は、第１および 第２の揮発性メモリセルを備え、各セルは、ＲＡＭランチの第１及び第２の内部 ノードの対応する１つに結合され、好ましくはゲート作用手段によって選択的に 接続される。このゲート作用手段は、不揮発性メモリへのデータビット記憶オペ レーションに際して、１つのビット記憶手段によって生成された制御信号に応答 する。各不揮発性メモリセルは、電荷電位として２進データビツトの状態を記憶 するために、例えば浮遊ゲートのような電気的に隔離された電荷記憶エレメント を備える。

電荷を移動させ、あるいは、電荷を浮遊ゲートから除去するために用いる好まし いメカニズムはＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ　）ンネル作用である。データ ビットストアの記憶及びリコール手段は、それぞれ、ラッチされたデータビット を前記不揮発性メモリセルに記憶すること、及び、前記不揮発性メモリセルから 前記の揮発性ラッチに、記憶されたデータビ、トをリコールするためにも用いら れる。概略的に述べると、本発明は、２進データを持久記憶するための不揮発性 メモリ装置に関係し、次に示す部分を備える、即ち、２進データの１つのビット をラッチそるだめの揮発性半導体メモリセル、前記セルは第１及び第２の内部ノ ードを備え、２進データの前記ピントは、２つの電圧レベルのうちの１つとして 、各前記の内部ノルドに現れ、その値は、２進数「１」または「０」のいずれが 前記セルにラッチされるかに依存する；第１及び第２の不揮発性メモリセルを含 む不揮発性メモリ手段、前記第１の不揮発性メモリセルは第１の電荷記憶エレメ ントを持ち、前記第２の不揮発性メモリセルは第２の電荷記憶エレメントを持つ 、前記の第１及び第２の電荷記憶エレメントは、前記第１の電荷記憶エレメント と前記第２の電荷記憶エレメントの間の電荷レベルの差としてデータビットの状 態を保持することが可能である；前記不揮発性メモリ手段に前記のラッチされた データビットの状態を記憶するための手段、この手段は、第１の制御信号を生成 するための手段を含み、前記第１の不揮発性メモリセルは、前記第１の制御信号 に応答して作動し、前記第１内部ノード電圧レベル表す電荷レベルを前記第１の 電荷記憶エメントに記憶させ、前記第２の不揮発性メモリセルは、前記第１の制 御信号に応答して作動し、前記第２内部ノード電圧レベル表す電荷レベルを前記 第２の電荷記憶エレメントに記憶させる、その結果、前記第１と第２の電荷記憶 エレメント間に電荷レベルの差を生じ、これが、記憶されたデータビア）状態を 構成する；及び、前記第１と第２の電荷記憶エレメントの間の電荷レベル差を感 知し、電荷レベルの差によって表されるデータビットの状態を前記の揮発性のメ モリセルにラッチさせるためのリコール手段、この手段は、第２の制御信号を生 成するための手段、及び、この信号に応答して内部ノードに電圧レベルを生じさ せるためのゲート作用手段を含み、その結果、前記の記憶されたデータビットの 状態は、前記の揮発性のメモリーセルにラッチされる。好ましい実施例における 各不運発性メモリセルは、前記第１の制御信号に応答して、揮発性のラッチの各 にの前記の内部のノードを不揮発性メモリセルのそれぞれの１つに選択的に結合 させるためのゲート作用手段を備える。第２のゲート作用手段は、不揮発性メモ リセルから低圧の揮発性メモリセルを隔離することを可能にする。好ましい実施 例において、第２のゲート作用手段は、第１及び第２のゲート作用、または、ス イッチ作用トランジスタを含む。各ゲートトランジスタのドレーンリードは、揮 発性のメモリーラッチの第１または第２の内部ノードの対応する１つに接続され 、ゲートはＷｉ’＋Ｂラインに接続されるので、制御Ｂラインに制御電圧を供給 すると、揮発性のメモリーセルの内部ノードは不揮発性メモリセルと直接結合さ れ、２進データの差動的な記憶が可能となる。各ゲートトランジスタのソース− ドレーン経路は、ゲートに作動化電位が供給された場合に限り伝導性があるとい うことが理解できるはずである。従って、各ゲートトランジスタのソース−ドレ ーン経路は、記憶及びリコールオベレーシッン期間を除き、揮発性メモリセルの 内部ノードを不揮発性メモリセルから完全に隔離するメカニズムを提供する。こ のように、本発明は、２つの浮遊ゲート不揮発性メモリセルを含み、それぞれ揮 発性メモリラッチセルの各Ｗｓ（内部ノード）に接続され、２つの電荷記憶エレ メントの間の差として不揮発性の記憶及びリコールのために用いられる。これに より、作動的には同等又は改良され、先行技術の場合よりも低い電圧を用いる事 が出来るという利点を提供する。

図面の簡単な説明 図１は、本発明に基づいたＮＯＶＲＡＭの好ましい実施例の等値電気回路図であ る。

図２は、本発明に基づいた不揮発性Ｅ２ＦＲＯＭエレメントの概略断面図である 。

詳細な説明 図１において、従来の揮発性メモリセル、例えば、ＭＯＳう。

チ１０は、内部ノードｌｌａ及びｌｌｂを持つ。この場合、２進データの１つの ビットが、前記の各内部ノード２つの電圧レベルのいずれか一方として現れ、そ の値は、前記セルにおいて２進“１゛または′０”がラッチされるかどうかに依 存する。即ち、揮発性半導体メモリセル１０は、２進データピントの第１または 第２の状態をラッチする。この場合、前記の第１のデータビットの状態は、前記 第１の内部ノードｌｌａに第１の電圧として、前記第２の内部ノードｌｌｂに第 ２の電圧レベルとして現れ、また、前記の第２のデータビットの状態は、前記第 １の内部ノード１１ａに前記第２の電圧として、前記第２の内部ノードｌｌｂに 前記第１の電圧レベルとして現れる。

ＭＯＳランチ１０の内部のノードｔｉａ及びｌｌｂは、不揮発性のメモリセル２ ２の相補的な不揮発性メモリエレメント１２ａ及び１２ｂにそれぞれ選択的に接 続される。不揮発性メモリセル２２は、電気的に消去可能でプログラム可能な読 取り専用メモリ（Ｅ２ＦＲＯＭ＞であることが好ましい、ＭＯＳランチ１０の内 部ノードｌｌａ及びｌｌｂは、それぞれ選択またはゲート作用トランジスタ１４ ａまたは１４ｂを介して、それぞれ対応する不揮発性メモリエレメント１２ａお よび１２ｂに接続される。これらのトランジスタ１４ａ及び１４ｂは、不揮発性 Ｅ２ＰＲＯＭセル２２に対してデータを転送するゲート作用手段を提供する。こ れのより、従来のＭＯＳラッチ１０は、高電圧バッファまたはレベルシフタの必 要性なしに、データを各不運発性エレメント１２ａ、１２ｂに直接ドライブ可能 となることが理解されるはずである。

以下で説明するように、ＭＯＳランチ１０は、２２ＦＲＯＭ２２のプログラミン グに使われる比較的高い電圧から分離される。即ち、この種の比較的高い電圧は トランジスタ１４ａ、Ｌ４ｂのゲートに印加されるだけであり、ＭＯＳラッチか らは誘電的に分離されている。各Ｅ２ＰＲＯＭ１２ａ及び１２ｂは、各々ＭＯＳ 電界効果トランジスタ（ＦＥＴ）１３ａ及び１３ｂを含む他のゲート作用手段を 備える。各ＦＥＴ１３ａ及び１３ｂのｔａは、共通ノードＣを介して接地される 。ＦＥＴ１３ａ及び１３ｂのドレーンはそれぞれ、浮遊ゲートＦＥＴ１５ａ及び １５ｂのそれぞれの’；ｌｉｌ！に接続される。ＦＥＴ１３ａ及び１３ｂのゲー トは、共通ポリと称する制御ラインまたはプログラミング電極にそれぞれ接続さ れる。ＦＥＴ１３ａ及び１３ｂは、それぞれ、Ｅ２ＦＲＯＭセル接地隔離トラン ジスタとして作用するので、不揮発性記憶作用中は、ノードｌｌａまたはｌｌｂ から、それぞれのＥ２ＦＲＯＭを介して接地される漏洩経路は存在しない、この 種の接地は、ノードｌｌａおよびｌｌｂにおけるラッチされたデータの状態に悪 影響を及ぼすはずである。同様に、この制御ライン即ちプログラミング用電極も 、不揮発性記憶作用中に、浮遊ゲー）１７ａおよび１７ｂに電子をトンネルする ための手段を提供する。ＦＥＴ１３ａ及び１３ｂは、以下に説明するように、記 憶されたデータビットのリコール作用中に、浮遊ゲートＦＥＴ１５ａ及び１５ｂ を、例えば接地のような基準電位に結合するためのリコールゲートとしても作用 する。

浮遊ゲートＭＯ３ＦＥＴ１５ａ、及び１５ｂは、それぞれ、２２ＦＲＯＭ選択ま たはゲート作用トランジスタであるＦＥＴ１４ａ及び１４ｂの対応する電源に接 続されたドレーンを備える。

トランジスタ１４ａ及び１４ｂのゲートも、共有ポリ３と称する第２の制御ライ ンまたは消去／記憶電橋に接続される。ＦＥＴ１４ａ及び１４ｂのドレーンは、 標準ＭＯ５相互結合ＲＡＭう。

チ１０の内部ノードｌｌａおよびｌｌｂに直接接続される。

浮遊ゲートＭＯ３ＦＥＴ１５ａ及び１５ｂは、電気的に分離された浮遊ゲート１ ７ａ及び１７ｂを備える。２進データの持久記憶装置は、浮遊ゲート１７ａ及び １７ｂのオンまたはオフトンネル作用により達成され、その後では、電荷レベル は、他のトンネル作用が発生するまで不限定的に、保持される。従って、浮遊ゲ ートの電荷レベルが異なることは２進１またはＯを表す、浮遊ゲート１７ａ、ｂ に対するトンネル作用電子に関するトンネル作用領域１６ａ、ｂ及び１３ａ、ｂ は、所定のしきい電圧未満の電圧に対しては導電性はゼロであり、所定のしきい 電圧以上の電圧に対しては導電性が高いゼナーダイオードに結合しても差し支え ない、好ましい実施例において、トランジスタ１３ａ、１３ｂ及び１４ａ、１４ ｂはＮチャネルデバイスであり、そして、電圧によって作動化されるスイッチと して機能する。Ｎチャネル？ｌ０３ＦＥＴ１５ａ及び１５ｂのチャネル領域の伝 導率は、浮遊ゲート１７ａ、１７ｂに保持された電荷によって直接制御される。

即ち、浮遊ゲート上の負電荷が多くなれば、その関連チャネル領域の伝導率は減 少し、反対に、浮遊ゲート上の正電荷が多くなれば、その関連チャネルの伝導率 は増加する。

さて、図２において、Ｅ２ＰＲＯＭセル１２ａ、１２ｂの構成は次のとおりであ る。構成的な詳細はそれぞれのＥ２ＰＲＯＭセル１２ａ、１２ｂの場合と同じで あるので、便宜上、図１のＥ２ＰＲＯＭセル１２ａに対応する参照記号を用いる 事とする。

図２に示すように、それぞれの不揮発性メモリセル１２は、例えばＰタイプのよ うな第１の伝導率タイプの基板２０を備える。第２の伝導率タイプの３つの異な る基板領域は、第１の基板領域３０、第２の基板領域３１及び第３の基板領域３ ２を含む基板２０として形成されることが好ましい、基板領域３０及び３２は、 Ｎ＋ベインラントであることが好ましく、基板領域３１はＮ−インブラントであ ることが好ましい。伝導性の層１７は、酸化物３５の電気的に隔離する層で囲ま れ、電気的に隔離された浮遊ゲート１７を形成し、不揮発性電荷貯蔵所を提供す る。浮遊ゲート１７は、図１の浮遊ゲート１７ａに対応する。浮遊ゲート１７は 、隔離酸化物層３５を介して、前記第２の基板領域３１に容量的に結合された第 １の部分を有する。浮遊ゲート１７は、電気的に隔離された第１の伝導性層１６ に（絶縁隔離層３５を介して）容量的に結合された第２の部分を有する。浮遊ゲ ート１７と基板領域３１の間の容量性結合は、図１においては、キャパシタンス １９ａとして示される。浮遊ゲート１７の第２の部分と伝導性層１６の間の容量 結合は、図２においては、プログラミングトンネル作用領域、または、トンネル 作用型ｍ１６ａとして示される。

第２の伝導性層１８は、前記第１の基板領域３０と第２の基板領域３１の間に広 がる第１の部分２１を存し、基板２０の表面と間隔を保持する。導電層１８は、 ｌ縁隔離層３５を介して）浮遊ゲート１７と容量結合される第２の部分２３を有 する。導電層１８の第２の部分２３の浮遊ゲート１７への容量結合は、消去トン ネル作用領域または消去トンネル作用電極１８ａとして、図２に示される。

導電層１８の第１の部分２１は、図１に示すように、ＦＥＴ）ランジスタ１４ａ のゲートを形成する。図１及び図２の両図に示し、以下に説明するように、エレ メント１２ｂはエレメント１２ａの領域であるので、Ｅ２ＦＲＯＭエレメント１ ２ａのゲートトランジスタ１４ａは、第１の基板領域３０と第２の基板領域３１ の間に配置されたチャネル４０を有する。これらの基板領域３０．３１は、それ ぞれ、ゲートトランジスタ１４ａのドレーンとソースを形成する。浮遊ゲート層 １７の第３の部分４２は、チャネル領域４６の上に配！され、図１の絶縁された ゲートトランジスタ１５ａ１この場合の浮遊ゲートトランジスタのゲートを形成 する。

トランジスタ１５ａは、当実施例においては拡張モードトランジスタであるが、 同じく、縮小モードでもありうる。第２の基板領域３１は、図１のトランジスタ １５ａのドレーンを形成する。第１の導電層１６は、図１のトランジスタ１３ａ のゲートを形成する。トランジスタ１３ａは、当実施例においては拡張モードト ランジスタであるが、同じく、縮小モードでもありうる。第３の基板領域３２は 、接地される図１のトランジスタ１３ａのソースを形成する。第１の導電層１６ 、及び、第３の基板領域３２は、全体として相互に平行である。第１の導電層１ ６は、図１のトランジスタ１３ａのチャネル５０の上に配置される。図１のトラ ンジスタ１５ａ、及び、１３ａは、トランジスタ１５ａのチャネル４６とトラン ジスタ１３ａのチャネル５０の間の領域５２によって、それぞれ相互に接続され る０ｗＩ域５２は、仮想接合として説明すれば分かり易い、トランジスタ１５ａ とトランジスタ１３ａは、２つの近接のゲートを持つ１つの単一拡張（或いは、 用途に応じて縮小）モードトランジスタに対して等価であり、この場合、浮遊ゲ ート層１７の第３の部分４２は１つのゲートを形成し、第１の導電層１６は、第 １のゲートの隣接する第２のゲートを形成する。

バイアス、ま・たは、第１の制御電位ＶＲは、共通ポリ１　（図１及び２）とし て表示される第１の制御ラインによって、図２の第１のポリシリコン層１６によ り形成されたトランジスタ１３ａ及び１３ｂのゲートに印加される。従って、Ｖ Ｒは、プログラム用トンネル作用デバイス１６ａおよび１６ｂのポリ１電極にも 供給される。データ電位ＶＤは、図２の基板領域３０に印加される。

これは、図１のゲートトランジスタ１４ａおよび１４ｂのドレーンに、内部ノー ドｌｌａ、ｌｌｂから、２進データ表す電位を印加することに相当する。第２の 制御電位ＶＨは、図１および２において共通ポリ３で表示される制御ラインによ って、ゲートトランジスタ１４ａ、１４ｂのゲートに印加される。ＶＨは、消去 トンネル作用デバイス１８ａ及び１８ｂのポリ３電橿にも印加される。前述の制 御ラインは、アレイを構成した場合、全゛このメモリセルに共通である。これら の第１および第２制御電位ＶＲ及びＶＨは、所定の電荷レベルに応じてラッチさ れたデータビットの状態を浮遊ゲート１７ａまたは１７ｂに記憶させるために不 揮発性メモリセルに供給する制御信号から成る。図１において、不揮発性のエレ メント２２のプログラミング及び消去が、ＭＯＳ　ＲＡＭランチに記入される２ 進データの電流状態によって制御される方法について説明することとする。Ｅ２ ＦＲＯＭエレメント１２ａと１２ｂは全く同じ方法によりプログラムおよび消去 されるので、説明を簡単にするために、一方の不揮発性Ｅ２ＦＲＯＭエレメント １２ａの動作だけについて述べることとする。データは、従来の技術に従い、最 初に標準ＭＯ３ＲＡＭラッチ１０に書き込まれる。トランジスタ２３ａ及び２３ ｂは標準選択トランジスタであり、表１に示す条件の下で、ＲＡＭ　５ＥＬＥＣ Ｔラインを用いて、データを読み取りおよび書き込みするために用いられるＭＯ Ｓランチを選択するための手段を備える。標ｊ＄ＭＯ３ランチ１０のデータが不 揮発性エレメントに記憶される場合に適用される条件の例を表１に示す。不揮発 性記憶装置用には、共通ポリ１と表示されるラインは、−３ボルトにセットされ る０次に、共通ポリ３ラインは、表１に示すように、＋１８ボルトになる。ポリ ｌおよびポリ３という表示方法は単に説明のための表示に過ぎず、必ずしもポリ シリコンの層を表すとはかぎらないことに注意されたい。

揮発性データは、次のようにして２２ＦＲＯＭ２２に記憶される。図１に示すよ うに、２２ＦＲＯＭ２２は、２つの相補Ｅ２ＰＩｉＯＭセル１２ａおよび１２ｂ を持ち、それぞれのセルは他方のセルが消去される際にプログラムされる。Ｅ２ ＦＲＯＭエレメントの１つのプログラミングは、次のように行われる。不揮発性 Ｅ２ｐＨＯ？１２２の１つのＥ２ＦＲＯＭｚレメント（例えば１２ａ）は、一般 に、約５ボルト程度の電圧レベルを受ける。この場合、不揮発性Ｅ２ＦＲＯＭ２ ２のもう一方のＥ２ＦＲＯＭエレメント１２ｂは、約ゼロのボルトの電圧レベル を受ける。これらの電圧レベルは、特定の１つのデータビットの状態を表し、相 補データビット状態に対しては反転される。Ｅ２ＰＲＯＭ１２ａは、トランジス タ１４ａのドレーンにおいて、内部ノードｌｌａから、一般に約５ボルトの電圧 レベルを受ける。こに電圧レベルは、図２においては、第１の基板領域３０に印 加される電位ＶＤとして示される。

同時に、共通ポリ３により、制御電位ＶＨが、トランジスタ１４ａのゲートであ る導電層１８に印加される。制御電位ＶＨは、電位ＶＤの全振幅を第２の基板領 域３１に接続可能にするためにトランジスタ１４ａのチャネル領域４０の伝導率 を逆転させるに十分余裕がある。従って、データ電位ＶＤは、（図１に図式的に １９３で示すように）誘電体を介して浮遊ゲー）１７ａに容量的に結合される。

これにより、浮遊ゲート１７ａは導電層１６に対してハイになる。ＶＤが第１の ２進状態を表す高い電位にある場合に、低い電位ＶＡにある第１の導電層１６と 、両方共ハイに向かうＶＤ及びＶＨによって容量的にハイに結合される浮遊ゲー ト１７ａの間に充分な電位差を生ずるように制？Ｉｌ電位ＶＨ１共通ポリ１電位 ＶＲ及びデータ電位ＶＤが選定され、電子は、第１の導電層１６から、第１のプ ログラム用トンネル作用領域１６ａを通って浮遊ゲート１７ａにトンネルし、一 方では、トンネル作用領域１８ａの両端の電位差はローに保持される。このプロ セスにより余分の電子は浮遊ゲートにトンネルされるので、この動作は、浮遊ゲ ートを「プログラムする」と呼ばれる。従って、ＶＤ。

ＶＲ及びＶＨ＊ｊ？Ｉ信号が除かれた後で、これら余分の電子は浮遊ゲートに残 り、浮遊ゲートは更に大きな負電圧となる。

不揮発性Ｅ２ＰＡＯＭ２２のもう一方の２２ＰＲＯＭエレメント（この例では１ ２ｂ）は、一般にＯボルトであるような電圧レベルを、トランジスタ１４ｂのド レーンにおいて、内部ノード１１ｂから受ける。データ電圧ＶＤが低い場合、ト ランジスタ１４ｂは、そのゲート（導電層１８の第１の部分２１）にＶＨが印加 されるとオンするので、第２の基板領域３１の電位もローに保持される。浮遊ゲ ー）１７ｂの第１の部分と第２の基板領域３１の間のキャパシタンス１９ｂ、及 び、トンネル作用領域１６ｂとチャネル領域４６の容量性効果により、制御電圧 ＶＨを２番目の導電層１８に印加すると同時に、浮遊ゲー）１７ｂは容量的にロ ーに保持される。従って、トンネル作用領域１６ｂの両端の電位差は小さく、ト ンネル作用領域ＩＢｂの両端の電位差は大きい、その結果、電子は、浮遊１７ｂ ゲートから第２の導電１１８にトンネルする。このプロセスにより電子は浮遊ゲ ートの外にトンネルされるので、この動作を浮遊ゲートの消去と称する。制御信 号ＶＤ、ＶＲ及びＶＨが除去された後で、（負電荷が除去されたので）浮遊ゲー トは更に正電圧となる。相補データの不揮発性Ｅ２ＦＲＯＭへの記憶は、ラッチ におけるデータ電圧を反転し、その結果として、Ｅ２ＦＲＯＭエレメント１２ａ 及び１２ｂの前述の動作を反転することによって起こる。

トンネル作用領域１６ａまたはトンネル作用領域１８ａのいずれかを横断して電 子がトンネルする際の高電圧電力について考察するために、１３ａトランジスタ のゲートを形成する第１の半導体層１６のバイアス電位、及び、及び、トランジ スタ１３ａのソースを形成する基板領域３２の基準電位ＶＣを、トランジスタ１ ３ａのドレーンとトランジスタ１５ａのソース間の電気接続に相当する仮想接合 ５２からチャネル５０に電流が流れないように選定することとする。従って、本 発明の好ましい実施例においては、トンネル作用中、トランジスタ１３ａのゲー トからソースへの電圧ＶＲ−ＶＧは、一般に負にバイアスされ、トランジスタ１ ３ａは、仮想接合５２におけるドレーン電圧に無関係に「カットオフ」状態にな る。

好ましい本実施例において、不揮発性Ｅ２ＰＲＯＭＳ２２に記憶された不揮発性 データのラッチ１０へのリコールについて以下に説明する。

不揮発性のデータが不揮発性ラッチに呼び戻される条件の一例を表Ｉに示す。次 に極めて詳細に説明するように、Ｅ２ＰＲＯＭ２２からのデータのリコールを開 始するには、先ず、正の電源電圧ＶＣＣＡを所定の値以下に下降させ、ラッチさ れた前記の２進状態を不揮発性セルによって重ね書き可能にする。電源電圧は単 にＯボルトまで下降させることが好ましい０次に、約＋１．５ボルト以上の制御 信号が、共通ポリ１及び共通ポリ３両ラインに同時に印加される。この操作時間 中、正のｔ源電圧ＶＣＣＡは、０ボルトからＶＣＣまで制御された増加率で上昇 する。従って、制御信号は、それぞれ前記の第１および第２の浮遊ゲートトラン ジスタ１５ａ、１５ｂとこれに対応する内部ノードｌｌａ、ｌｌｂの間に、前記 トランジスタ１３ａ、１３ｂ及び１４ａ、１４ｂを通る導電経路を生成し、その 結果として、前記浮遊ゲート１７ａ、１７ｂの間に存在する電荷レベルに差を生 じ、前記の揮発性メモリセルのラッチされた対応する状態が確立される。換言す れば、それぞれの浮遊ゲートトランジスタ１５ａ、１５ｂを遣って形成された第 １と第２の導電経路間の伝導率の差により、前記の内部ノードｌｌａ、ｌｌｂに 、最小のしきい値電圧の大きさとして充分な２つの異なる電圧レベルが生成され 、前記浮遊ゲート１７ａ、１７ｂに記憶されたデータビットの状態を前記ラッチ １０にラッチさせる。

更に明確に説明すると、例えば、Ｅ２ＰＲＯＭセル１２ａのトランジスタ１５ａ の浮遊ゲー）１７ａ前以て消去された場合（記憶サイクル中は、ラッチにノード ｌｌａの電圧レベルが約０ボルトであったことを示す）、電子または負電荷が、 浮遊ゲート１７ａから取り去られ、浮遊ゲートの正の電荷レベルは更に高くなる 。

この場合、不揮発性セフシラン２２の相補浮遊ゲー）１７ｂは、負の電荷が更に 多くならようにプログラムされ、ラッチ１０のノードｌｌｂの電圧レベルが約ｖ ＣＣまたは５ボルトである事を示すはずである。ＲＡＭｌ０への供給電源ＶＣＣ Ａは０ボルトからＶＣＣまで直線的に増加するので、共通ポリ１及び共通ポリ３ の両ラインには、これらに結合された約１．５ボルトかそれ以上の制御信号が同 時に供給される。この電圧は、トランジスタ１３ａ、１４ａ、１３ｂ、及び、１ ４ｂのゲートに供給され、これらのトランジスタのチャネル４０及び５０をそれ ぞれ導通させる。浮遊ゲート１７ａは、相補浮遊ゲート１７ｂの場合よりも正の 電荷しヘルが高いので、トランジスタ１５ａのチャネルは、トランジスタ１５ｂ のチャネルよりも更に伝導性が高い、従って、ラッチ１０のノードｌｌａからＥ ２ＰＲＯＭセル１２ａを経て接地または他の基準電位に至る経路は、ラッチのノ ードｌｌｂからＥ２ＰＲＯ門セル１２ｂを経て接地または他の基準電位に至る相 補経路よりも伝導性が高い、ＶＣＣＡがＯポルトからｖＣＣまで直線的にぞうか すると、バランス調整されて相互結合されたＲＡＭラフチ１０は、２つの浮遊ゲ ートチャネルの間のコンダクタンスの差に起因して発生した差電圧に対して感度 の非常に高い増幅器として作動する。コンダクタンスの小さい差異であっても検 出可能であり、これらの条件の下でＲＡＭへのランチが可能である。この場合、 ＶＣＣＡの増加につれて、伝導性の高い方のトランジスタ１５ａのチャネルは、 ノードｌｌａをノードｌｌｂよりも更に接地に近い状態に保持し、その結果、ノ ードｌｌａの低レベル、及び、ノードｌｌｂの高レベルを感知して、ラッチする 。このように、不揮発性セクション２２に保持されたオリジナルのデータ状態が リコールされて、ラッチ１０に正しくラッチされる。

リコール用として差感知技術と共に２つのＥ２ＦＲＯＭセルを用いた場合、不揮 発性データのＲＡＭへのリコールに成功するためには、浮遊ゲート電荷レベルの 小さい差だけが必要であることに注意されたい、電荷レベルの僅かな差を感知で きるので、データをリコールするために、１つのセルを完全にオフにし、数ボル トによって相補セルをオンにする必要はない、従って、本発明は、順調にデータ を記憶およびリコールするために、浮遊ゲートに対してトンネルさせねばならな い電荷の量を最小限にとどめ、ひいては、データビットを不揮発性メモリ２２に 記憶するために必要が高電圧レベルを減少し、結果として、本発明に基づ＜ＮＯ ＶＩＩＡＭの耐用性を著しく改良する。

本発明において、ＲＡＭｌ０は、共通ポリ３ラインに供給される高電圧から完全 に隔離され、保護される。これは、高電圧がＲＡＭに直接結合されている先行技 術による成る種の装置と対照的である。ゲートトランジスタ１４ａ、１４ｂは、 内部ノード１１ａ、ｌｌｂを、不揮発性Ｅ２ＦＲＯＭから隔離し、それによって 、読み取り及び書き込みオペレーションを不揮発性Ｅ　２　ＦＲＯＭから完全に 隔離し、そして、分離する。この隔離作用は２つの重要な利点を提供する。第１ は、ＲＡＭラッチが、不揮発性エレメントによってブランチ間にもちこまれる不 整合コンダクタンスに起因するあらゆる不安定性をもつことなしに、バランスの とれた相互結合ラッチとして設計できることである。ＲＡＭランチにおける前記 の不平衡は、ランチに不安定性を生じさせることが多く、電圧またはパターン感 応性を誘起する傾向があり、生産を低下させ、試験原価を増加させ、そして、Ｎ ＯＶＲＡＭの信鯨性を低下させることがある。第２に利点は、標準ＭＯ３ＲＡＭ セルのオペレージテンに際して、共通ポリ１および共通ポリ３の両ラインを接地 電位に保持することにより、不運発性浮遊ゲー）１７ａが完全に隔離されること である。これにより、不揮発性Ｅ２ＦＲＯＭに長期にわたってｖＣＣが供給され た場合に起こり得る漸進的なトンネル作用に起因する不揮発性データのあらゆる 喪失可能性が排除される０本発明を実現するための最も簡単な方法は、５ボルト 、プラス、マイナス１０％の正電圧電源を用いて、不揮発性データの状態をプロ グラムすることである。こうすれば、ＲＡＭセル用として、既存の調整された低 電圧高性能ＣＭＯＳプロセスが使用可能である。これは、ＶＣＣＡをｖＣＣのレ ベル以上に上げるために回路を追加する必要をなくする。更に高いトンネル作用 電圧が望ましい場合には、ＶＣＣＡを、トランジスタ、接合、または、酸化物信 転性の観点から制限される幾分高い電圧、例えば８−１０ボルトに上げても差し 支えない。本発明によれば、隔離したゲート１７ａおよび１７ｂに対する電荷の トンネル作用の制御または指示に必要であるのは、比較的小さいデータまたは「 ステアリング」電圧差だけである。先行技術による方法と対照的に、容量性結合 をも含めて、本発明は、１つの４１−Ｅ２ＦＲＯＭセルをオフするためににする ために大きい浮遊ゲート電圧変化を用いる代りに感知およびリコールのために小 さい電圧差を用いる。こうすると、浮遊ゲート１７ａ及び１７ｂに対してトンネ ルしなければならない電荷量を最小限にすることができるので、装置の有効寿命 を延長する。データ記憶は、２つのＥ２ＦＲＯＭセルの間に、首尾よくリコール することのできる電荷レベルの差を提供するために丁度充分な電荷をトンネルす ることにより達成できる。

必要な少量の電荷をトンネルするには比較的低い電圧で充分であるので、装置の 寿命が延び、トンネル作用電子のトラップアップ率を著しく減少させる。適切な リコールを確実に実施するために、それぞれのメモリ状態に対して適切な浮遊ゲ ート電圧レベルを調節するための多数のセル設計、プロセスおよびレイアウトパ ラメータが利用可能である。トンネル作用及び浮遊ゲート隔離面積を調節するた めに、セルのレイアウトを変えることができる。更に、所要の浮遊ゲート電圧レ ベルを与えるために、記憶およびリコールサイクル中の動作電圧も変えることが できる０例えば、書込みサイクル中には、比較的高いワードライン電圧レベルに より、浮遊ゲートレベルが正方向に更に高くなり、これによって消去状態を助長 する。共通ポリ１の負電圧が増加すると逆の効果を生じ、プログラムされた状態 を更に助長する。記憶オペレーション中は、共通ポリ１ラインは０から一３ボル トの範囲であり、共通ポリ３ラインは＋１８ボルトであることが好ましい、リコ ール中は、両ライン共に最小限１．５ボルトに維持される。

本発明によれは、更に高いのは、記憶オペレーション中のｖＣＣを８ボルトに上 げることによって、デバイス耐用性を更に高くすることができるはずである。Ｖ ＣＣＡは、共通ポリ３を昇圧する直前に、オン・チップ電荷ポンプにより、５ボ ルトから８ポルトドのレベルまで上げても差し支えない。

本発明によれば、電気的に消去可能でプログラム可能な読み取り専用メモリ　（ Ｅ２ＦＲＯＭ）セルのサイズは、１．５ミクロン技術を用いて約７５０平方ミク ロンであり、電源電圧ＶＣＣＡは８ボルト、制御ライン共通ポリ１および共通ポ リ３は、それぞれ、−３ボルト及び＋１８ボルトである。

本発明に基づく前述の特徴は、ＮＯＢオペレーション及びアーキテクチャを利用 する代替実施例を実現するために用いても差し支えない。

本発明については、現時点において最も実用的かつ好ましいと考えられる観点と 関連して説明してきたが、本発明は、開示された実施例のみに限られることなく 、添付特許請求の範囲に含まれる様々な修正及び同等の配列も特許対象とするこ とを意図したものであることを理解されたい。

表　１ スタンバイ　０　５ｖ　ＯＱ　５（０）　０（５）読取り　テーク　テーク　５ Ｖ５Ｖ　ＯＯ書込み　ダータｔＮチー＋ＩＮ　５Ｖ　５Ｖ　ＯＯ記憶　０５Ｖ　 −３Ｖ　１８Ｖ　５（０）　０（５）リコール　Ｏ勾配０ｖ−５ｖ 浄書（内容：二変更なし） ＦＩＧ、−１ 手続補正書（方式） ％式％ ３、補正をする者 事件との関係　出　願　人 名　称　ザイカー　インコーホレイテッド７、補正の内容　別紙のとおり 国際調査報告

Claims (27)

【特許請求の範囲】
1. １．２進データを不揮発性記憶するための不揮発性メモリ装置であり；２進デー タの１つのビットをラッチするための揮発性半導体メモリセル、前記セルは第１ 及び第２のノードを有し、２進データの前記ビットは、２つの電圧レベルの１つ として、前記の各内部ノードに現れ、その値は２進「１」または「０」が前記セ ルにラッチされるかどうかに依存し；第１及び第２の不揮発性メモリセルを有す る１つの不揮発性メモリ手段、前記第１の不揮発性メモリセルは第１の電荷記憶 エレメントを有し、前記第２の不揮発性メモリセルは第２の電荷記憶エレメント を有し、前記第１及び第２の電荷記憶エレメントは、前記第１の電荷記憶エレメ ントと前記第２の電荷記憶エレメント間の電荷レベルの差としてデータビットの 状態を保持可能にされ；前記不揮発性メモリ手段におけるラッチされた前記デー タビットの状態を記憶するためのピット記憶手段、この手段は第１の制御信号を 生成するために手段を含み、前記第１の不揮発性メモリセルは前記第１の制御信 号に応答して作動し、前記第１の内部ノード電圧レベルを表す電荷レベルを前記 第１の電荷記憶エレメントに記憶させ、前記第２の不揮発性メモリセルは前記第 １の制御信号に応答して作動し、前記第２の内部ノード電圧レベルを表す電荷レ ベルを前記第２の電荷記憶エレメントに記憶させ、このようにして前記の記憶さ れたデータビット状態を構成する前記第１及び第２の電荷記憶エレメントの間の 電荷レベルに差を生じさせ；及び、前記第１及び第２の電荷記憶エレメント間の 電荷レベルの前記の差を感知し、前記電荷レベルの差によって表される記憶され た前記データビットの状態を前記の揮発性メモリセルにラッチさせるためのリコ ール手段を有し、この手段は、第２の制御信号を生成するための手段、及び、前 記の記憶されたデータビット状態が前記の揮発性メモリセルにラッチされるよう に前記第１の内部ノードの一方の電圧レベルと前記第２の内部ノードのもう一方 の前記電圧レベルの間に電荷レベルの差を生じさせるために前記第２の制御信号 に応答するゲート作用手段を有する。
2. ２．請求項１記載の不揮発性メモリ装置であり、更に、各々の前記内部ノードを 前記不揮発性メモリセルのそれぞれの１つに選択的に結合するために、前記第１ の制御信号に応答する第２のゲート作用手段を有する。
3. ３．請求項１記載の不揮発性メモリ装置であり、前記第１及び第２の電荷記憶エ レメントがそれぞれ第１及び第２の浮遊ゲートを有する。
4. ４．請求項３記載の不揮発性メモリ装置であり、前記第１の不揮発性メモリセル が、前記第１の内部ノードが第１の電圧レベルにある場合に電荷を前記第１の浮 遊ゲートから移すために前記第１の制御信号に応答し、前記第１の内部ノードが 第２の電圧レベルにある場合に電荷を前記第１の浮遊ゲートから移すために前記 第１の制御信号に応答する手段を備え、前記第２の不揮発性メモリセルが、前記 第２の内部ノードが第１の電圧レベルにある場合に電荷を前記第２の浮遊ゲート へ除去するために前記第１の制御信号に応答し、前記第２の内部ノードが第２の 電圧レベルにある場合に電荷を前記第２の浮遊ゲートから除去するために前記第 １の制御信号に応答する手段を備え、所定のデータビット状態に対して、前記第 １及び第２の浮遊ゲートの間に電荷レベルの差を生ずる。
5. ５．請求項１記載の不揮発性メモリ装置であり、前記第１及び第２の電荷記憶エ レメントが、各々前記第１及び第２の浮遊ゲートを備え、前記の端不揮発性メモ リセルが：１つのプログラミング電極；１つの消去／記憶電極；及び、前記の不 揮発性メモリセルに結合された内部のノードの電圧レベルを前記セルの浮遊ゲー トに容量的に結合するための手段を備え；第１の制御信号を生成するための前記 手段が：前記プログラミング電極を第１の制御電位にバイアスするための手段； 及び、前記の内部ノードが第１の電圧レベルにある場合には電荷が前記プログラ ミング電極と前記浮遊ゲートの間でトンネルするように、また、前記の内部ノー ドが第２の電圧レベルにある場合には電荷が前記浮遊ゲートから前記消去／記憶 電極までトンネルするように前記消去／記憶電極に第２の制御電位だけバイアス をかけるための手段を備える。
6. ６．請求項５記載の不揮発性メモリ装置であり、更に、各々の前記内部ノードを 前記不揮発性メモリセルの１つとそれぞれ選択的に結合するために前記第１の制 御信号に応答する第２のゲート作用手段を備え、前記第２のゲート作用手段は、 その状態が前記第１の制御信号によって制御される第１及び第２のトランジスタ スイッチを備え、前記第１のトランジスタスイッチは、前記第１の制御信号に応 答して前記第１の内部ノードを前記第１の不揮発性メモリセルに結合し、そして 、前記第２のトランジスタスイッチは、前記第１の制御信号に応答して前記第２ の内部ノードを前記第２の不揮発性メモリセルに結合する。
7. ７．請求項６記載の不揮発性メモリ装置であり、前記第１の制御信号は約−５ボ ルトから接地電位までの範囲における電圧であり、前記第２の制御信号は約＋１ ５から＋２５ボルトまでの範囲における電圧であり、そして、前記の内部ノード 第１電圧レベルが約＋３から＋５ボルトまでの範囲であり、前記の内部ノード第 ２電圧レベルがおおよそ接地電位である。
8. ８．請求項７記載の不揮発性メモリ装置であり、第１の制御信号を生成するため の前記手段が、更に、前記ビット記憶手段が前記のラッチされたデータビットの 状態を前記の不揮発性メモリ手段に記憶中でない場合に前記プログラミング電極 及び前記消去／記憶電極を接地電位にバイアスするための手段を備える。
9. ９．請求項１記載の不揮発性メモリ装置であり、更に、前記の揮発性メモリセル をそのラッチされた電流状態を保持可能にするに充分な大きさの電圧を前記揮発 性メモリセルに供給するための電圧電源を備え；そして、前記リコール手段が、 前記電圧電源を所定の値以下まで下降させ、また、前記電圧電源を前記の十分な 大きさまで戻し、記の差別的な充電レベルは、前記の揮発性メモリセルのラッチ された対応する状態を確立するために電荷レベルに差を生じさせるための手段を 備える。
10. １０．請求項９記載の不揮発性メモリ装置であり、前記第１の不揮発性メモリセ ルが、その伝導率が前記第１の浮遊ゲートの電荷レベルによって制御される第１ の浮遊ゲートトランジスタを備え、そして、前記第２の不揮発性メモリセルが、 その伝導率が前記第２の浮遊ゲートの電荷レベルによって御御される第２の浮遊 ゲートトランジスタを備え、そして、前記ゲート作用手段が、前記第１の浮遊ゲ ートトランジスタを基準電圧に選択的に接続するために前記第２の制御信号に応 答する第１のリコールゲート及び前記第２の浮遊ゲートトランジスタを基準電圧 に選択的に接続するために前記第２の制御信号に応答する第２のリコールゲート を備え、前記第１の浮遊ゲート電荷レベルの関数として前記第１の内部ノードと 前記基準電圧の間に第１の伝導率の径路が生成され、そして、前記第２の浮遊ゲ ート電荷レベルの関数として前記第２の内部ノードと前記基準電圧の間に第２の 伝導率の径路が生成される。
11. １１．請求項１０記載の不揮発性メモリ装置であり、各前記リコールゲートが、 前記第２の制御信号に応答するトランジスタスイッチを備え、そして、前記基準 電圧が接地電位である。
12. １２．請求項１０記載の不揮発性メモリ装置であり、前記の揮発性メモリセルが 相互結合したトランジスタラッチを備え、そして、前記の内部ノードの間の電圧 レベル差が、記憶された前記データビットの状態を表す前記第１及び第２の伝導 率経路間の伝導率の差によって引き起こされ、前記の電圧レベル差が・少なくと も、記憶された前記のデータビットの状態を前記ラッチにラッチさせるために必 要な最小のしきい電圧レベルである。
13. １３．２進データを不揮発性記憶するための不揮発性メモリ装置であり；２進デ ータビットの第１または第２の状態をラッチするための揮発性の半導体メモリセ ル、前記セルは、前記第１のデータビット状態が、第１の電圧レベルとして前記 第１の内部ノードに現れ、また、第２の電圧レベルとして前記第２の内部ノード に現れる第１及び第２の内部ノードを備え、そして、前記第２のデータピット状 態は前記第２の電圧レベルとして前記第１の内部ノードに現れ、前記第１の電圧 レベルとして前記第２の内部ノードに現れ；不揮発性メモリは、第１及び第２の 不揮発性メモリセルを備え、前記第１の不揮発性メモリは第１の電荷記憶エレメ ントを備え、前記第２の不揮発性メモリは第２の電荷記憶エレメントを備え、前 記電荷記憶エレメントは、前記第１の電荷記憶エレメントと前記第２の電荷記憶 エレメントの間の電荷レベル差として不揮発性のデータビットを保持することが 可能であり；第１の制御信号に応答するゲート作用手段、ここに前記第１の制御 信号が第１の状態である場合に前記不揮発性メモリセルは基準電位に結合され、 前記第１の制御信号が第２の状態である場合に前記不揮発性メモリセルは前記基 準電位から隔離され；前記第１の制御信号の前記第２の状態を生成するための手 段を備え、前記の揮発性メモリセルに保持されたデータビットの状態を前記不揮 発性メモリに移して記憶するための記憶手段、前記第１の内部ノード電圧レベル を表す第１の電荷レベルまで前記第１の電荷記憶エレメントを充電するための手 段、及び、前記第２の内部ノード電圧レベルを表す第２の電荷レベルまで前記第 ２の電荷記憶エレメントを充電するための手段、結果として、前記第１及び第２ 電荷記憶エレメントの間に電荷レベルの差を生じ；及び、前記第１の制御信号の 前記第１の状態を生成するための手段を含み、前記の記憶されたデータビット状 態に対応する前記第１及び第２電荷記憶エレメント上の前記電荷レベル差を感知 し、そして、前記の記憶されたデータビット状態を前記の揮発性メモリセルにラ ッチさせるための手段を有する。
14. １４．請求項１３記載の不揮発性メモリ装置であり、前記第２の制御信号を生成 するための手段、及び、前記の各内部ノードを前記不揮発性メモリセルのそれぞ れの１つに選択的に結合させるために前記第２の制御信号に応答する第２のゲー ト作用手段を備える。
15. １５．請求項１３記載の不揮発性メモリ装置であり、前記第１及び第２の電荷記 憶エレメントは、各々第１及び第２の浮遊ゲートを備え、前記の各不揮発性メモ リセルは：１つのプログラミング電極；１つの消去／記憶電極；及び、前記の不 揮発性メモリセルに結合した内部ノードの電圧レベルを前記セルの浮遊ゲートに 容量的に結合するための手段を備え；及び、ここに、第１の制御信号を生成する ための前記手段は：前記プログラミング電極を第１の制御電位にバイアスするた めの手段；及び、前記消去／記憶電極を第２の制御電位にバイアスするための手 段を備え、それにより、前記の内部ノードが第１の電圧レベルにある場合には、 前記プログラミング電極と前記浮遊ゲートの間で電荷がトンネルし、前記の内部 ノードが第２の電圧レベルにある場合には前記浮遊ゲートから前記消去／記憶電 極に電荷がトンネルする。
16. １６．請求項１５記載の不揮発性メモリ装置であり、更に、前記第１の制御信号 に応答して各々の前記内部ノードを前記不揮発性メモリセルのそれぞれの１つと 選択的に結合するための第２のゲート作用手段を備え、この場合、前記第２のゲ ート作用手段は、その状態が前記第１の制御信号によって制御される第１及び第 ２のトランジスタスイッチを備え、前記第１のトランジスタスイッチは、前記第 １の制御信号に応答して前記第１の内部ノードを前記第１の不揮発性メモリセル に結合し、そして、前記第２のトランジスタスイッチは、前記第１の制御信号に 応答して前記第２の内部ノードを前記第２の不揮発性メモリセルに結合する。
17. １７．請求項１６記載の不揮発性メモリ装置であり、この場合、前記第１の制御 電位は、約−５ボルトから接地電位までの範囲内の電圧であり、前記第２の制御 電位は、約＋１５ボルトから＋２５ボルトまでの範囲内の電圧であり、そして、 前記の内部ノードの第１の電圧レベルが約＋３から＋５ボルトまでの範囲内であ り、さらに、前記の内部ノードの第２の電圧レベルはおおよそ接地電位である。
18. １８．請求項１７記載の不揮発性メモリ装置であり、第１の制御信号を生成する ための前記手段は更に、前記ビットストア手段が前記不揮発性メモリ手段におけ る前記のラッチされたデータビットの状態を記憶中でない場合に、前記プログラ ミング電極、及び、前記消去／記憶電極を接地電圧にバイアスするための手段を 備える。
19. １９．請求項１３記載の不揮発性メモリ装置であり、更に、前記の揮発性のメモ リセルをそのラッチされた電流状態を保持可能にするに充分な大きさの電圧を前 記揮発性メモリセルに供給するための電圧電源を備え；そして、前記リコール手 段が、前記電圧電源を所定の値以下に下降させてから前記電圧電源を充分な大き さまで引き戻すための手段を備え、その結果、前記揮発性メモリセル対応するラ ッチされた状態を確立させるために電荷レベル差を生じる。
20. ２０．請求項１３記載の不揮発性メモリ装置であり、前記第１の不揮発性メモリ セルは、その伝導率が前記第１の浮遊ゲートの電荷レベルによって制御される第 １の浮遊ゲートトランジスタを備え、前記第２の不揮発性メモリセルは、その伝 導率が前記第２の浮遊ゲートの電荷レベルによって制御される第２の浮遊ゲート トランジスタを備え、そして、前記ゲート作用手段は、前記第１の浮遊ゲートト ランジスタを前記基準電位に選択的に結合するために前記第１の制御信号に応答 する第１のリコールゲート及び前記第２の浮遊ゲートトランジスタを前記基準電 位に選択的に結合するために前記第２の制御信号に応答する第２のリコールゲー トを備え、その結果、前記第１の浮遊ゲート電荷レベルの関数としての前記第１ の内部ノードと前記基準電位の間で第１の伝導率の経路が生成され、そして、前 記第２の浮遊ゲート電荷レベルの関数としての前記第２の内部ノードと前記基準 電位の間で第２の伝導率の経路が生成される。
21. ２１．請求項２０記載の不揮発性メモリ装置であり、各前記リコールゲートは、 前記第１の制御信号に応答するトランジスタスイッチを備え、前記基準電位は接 地電位である。
22. ２２．請求項２０記載の不揮発性メモリ装置であり、前記の揮発性メモリが、相 互結合されたトランジスタラッチを備え、そして、前記の記憶されたデータビッ トの状態を表す前記第１と第２の伝導率経路間の伝導率の差によって前記の内部 ノード間に電圧レベルの差が引き起こされ、前記電圧レベルの差は、前記の記憶 されたデータビット状態を前記ラッチにラッチさせるために必要とされる最小し きい電圧以上のレベルである。
23. ２３．不揮発性メモリ装置であり：第１及び第２の内部ノードに相補電圧レベル として２進データを記憶するための揮発性半導体メモリセル；前記の揮発性のメ モリセルに対して読み取り及び書き込みを実行するための手段；電気的に絶縁さ れた浮遊ゲート導体間の電荷レベル差として前記２進データを記憶するための第 １及び第２の前記浮遊ゲート導体を含む第１及び第２の不揮発性メモリセルを備 えた不揮発性メモリ手段；前記の揮発性メモリセルを前記不揮発性メモリ手段に 容量的に結合し、そして、前記の揮発性メモリセルのメモリ状態を前記浮遊ゲー ト導体にコピーするための手段、その結果、前記第１の浮遊ゲート導体には第１ の電荷レベルが、また、前記第２の浮遊ゲート導体には第２の電荷レベルが生成 され、コピーするための前記手段は、第１及び第２の浮遊ゲートに対応して容量 的に近接配置された前記の各不揮発性メモリセル内に第１及び第２の電極を備え 、その結果、記憶制御信号を前記電極へ供給すると、前記第１及び第２の浮遊ゲ ート導体上の前記第１及び第２の電荷レベルとして、前記の揮発性メモリセルの 現在のメモリ状態を前記不揮発性メモリ手段内に転送させ；及び、前記不揮発性 メモリ手段のメモリ状態を前記の揮発性メモリセルにコピーさせるための手段を 備える。
24. ２４．２進データを不揮発性記憶するための不揮発性メモリセルであり；第１及 び第２の内部ノードに相補電圧レベルとして２進データの１つのビットを記憶す るための前記内部ノードを備えた１つの揮発性メモリセル、前記の相補電圧レベ ルは、前記２進データビットが「１」または「０」のいずれであるかに依存し； 前記の揮発性メモリセルに電圧供給するための電源：対応する第１及び第２の内 部ノードに結合された第１及び第２の電気的に消去可能でプログラム可能な読み 取り専用メモリセルを備えた不揮発性メモリ、前記第１の電気的に消去可能でプ ログラム可能な読み取り専用メモリセルは、ドレーンを持つ前記の第１浮遊ゲー トトランジスタを備え、１つの電源、及び、１つの電気的に隔離された浮遊ゲー ト、前記第２の電気的に消去可能でプログラム可能な読み取り専用メモリセルは 、ドレーンを持つ前記の第２浮遊ゲートトランジスタを備え、１つの電源、及び 、１つの電気的に隔離された浮遊ゲート、前記第１及び第２の浮遊ゲート間の電 荷レベルの差としての２進データを記憶するための前記の第１及び第２の浮遊ゲ ート；前記第１及び第２の電気的に消去可能でプログラム可能な読み取り専用メ モリ手段は、更に：前記浮遊ゲートトランジスタを選択的に接地するための第１ 及び第２の接地隔離スイッチ手段、前記第１の隔離スイッチ手段は、前記第１の 浮遊ゲートトランジスタのソースに接続された１つのドレーン、１つのゲート、 及び、接地された１つのソースを備え、前記第２の隔離スイッチ手段は、前記の 浮遊ゲートトランジスタのソースに接続された１つのドレーン、１つのゲート、 及び、接地された１つのソースを備え、前記第１及び第２の隔離スイッチ手段の 前記ゲートに接続された印加電位レベルを受け取るための第１の制御ライン、そ してこの第１の制御ラインは、前記第１の浮遊ゲートトランジスタの前記第１の 浮遊ゲートに電子をトンネルさせるために、前記第１の浮遊ゲートに対して容量 性を持つように配置された第１の電極を持ち、そして、更に、前記第２の浮遊ゲ ートトランジスタの前記第２の浮遊ゲートに電子をトンネルさせるために、前記 第２の浮遊ゲートに対して容量性を持つように配置された第２の電極を持ち、そ の結果、前記第１の制御ライン上の第１の電位レベルに対して、前記の電気的に 消去可能でプログラム可能な読み取り専用メモリセルは接地電位に結合され、前 記第１の制御ライン上の第２の電位レベルに対して、前記の電気的に消去可能で プログラム可能な読み取り専用メモリセルは接地電位から隔離され；前記第１の 内部ノードを前記第１の浮遊ゲートトランジスタに選択的に結合するための第１ のゲートスイッチ手段、前記第１のゲート作用スイッチ手段は、前記浮遊ゲート トランジスタの前記ドレーンに接続されたソース、前記第１の内部のノードに接 続されたドレーン及びゲートを備え；前記第２浮遊ゲートトランジスタの前記ド レーンに接続されたソース、前記第２の内部ノードに接続されたドレーン及びゲ ートを備えた前記第２浮遊ゲートトランジスタに前記第２の内部ノードを選択的 に結合するための第２のゲート作用スイッチ手段；前記の第１及び第２のゲート 作用スイッチ手段の前記ゲートに接続された印加電位レベルを受け取るための第 ２の制御ライン、前記第２の制御ラインは、前記浮遊ゲートから電子を除去する ために前記第１の浮遊ゲートに対して容量性をもつように配置された第１の電極 を備え、及び、前記第２浮遊ゲートから電子を除去するために前記第２の浮遊ゲ ートに対して容量性をもつように配置された第２の電極を備え；前記第１の浮遊 ゲートを前記第１の内部ノード電圧を表す第１の電荷レベルにするために、前記 第１の制御ラインに前記第２の電位レベルを供給し、前記第２の制御ラインに第 ３の電位を供給し、そして、結果として前記の第１と第２の浮遊ゲート間に電荷 レベルの差を生ずるように、前記第２の浮遊ゲートを前記第２の内部ノード電圧 を表す第２の電荷記憶レベルまで充電するための手段；前記第１の制御ラインに 前記第１の電位レベルを供給し、前記第２の制御ラインに第４の電位レベルを供 給するためのリコール手段を備え、結果として、前記第１の内部ノードから接地 までの導電性経路が前記第１の浮遊ゲートの電荷レベルに応答し、前記第２の内 部ノードから接地までの導電性経路が前記の第２の浮遊ゲートの電荷レベルに応 答し、前記の第１及び第２の浮遊ゲート上の前記第１および第２の電荷レベルは 前記の記憶されたデータビットに対応し、従って、前記の揮発性メモリセルヘの 前記電圧ソースが下降してから動作電圧まで上昇した場合、前記の揮発性メモリ セルは、前記の第１と第２の導電性経路の差を感知し、そして、最小しきい電位 に到達した場合、前記の記憶されたデータビットは前記の揮発性のメモリセルに ラッチされる。
25. ２５．請求項２４記載の不揮発性メモリセルであり、更に：前記第１の内部ノー ド及び前記第１のゲート作用スイッチ手段の前記ドレーンに結合されたドレーン 及び１つのゲートと１つのソースを持つ第１ＲＡＭ選択トランジスタ；前記第２ の内部ノード及び前記第２ゲート作用トランジスタの前記ドレーンに接続された ドレーン、及び、前記第１のＲＡＭ選択トランジスタの前記ゲート、及び、１つ のソースを持つ第２のＲＡＭ選択トランジスタ；前記ＲＡＭ選択トランジスタの 前記ゲート門に接続された行アドレスライン；及び、前記第１のＲＡＭ選択トラ ンジスタの前記ソースに接続された第１の列ライン、及び、前記第２のＲＡＭ選 択トランジスタの前記ソースに接続された第２の列ラインを備え、前記の行アド レスライン及び前記の列ラインは、セルのアレイにおける特定のＲＡＭセルの選 択手段を供給する。
26. ２６．第１及び第２の内部ノードを持つ標準の揮発性ランダムアクセスメモリラ ッチにおいて２進データを不揮発性記憶するための方法であり、前記のラッチさ れた揮発性のデータ状態は相補的電圧レベルであり、各内部ノードは、制御信号 によって作動化されるゲート作用手段によって対応する不揮発性メモリに選択的 に結合され、前記不揮発性メモリは、２進データを電荷レベルとして記憶するた めの第１及び第２の浮遊ゲートを含み、各浮遊ゲートは、そのゲートが前記浮遊 ゲートに該当する対応して浮遊ゲートトランジスタを含み；前記第１及び第２の 内部ノード上の前記の相補的な電圧レベルを前記の対応する第１及び第２の浮遊 ゲートトランジスタにゲートするために前記ゲート作用手段に制御信号を供給す ること；前記第１の浮遊ゲートを第１の電荷レベルにし、前記第２の浮遊ゲート を第２の電荷レベルにして、前記の第１と第２の浮遊ゲートの電荷レベルに差を 生じさせること、前記電荷レベルの差は、前記掛け金を掛けられたデータ、前記 の揮発性のメモリセルのラッチされた前記データ状態に対応し；及び、前記の揮 発性メモリセルに、前記の第１と第２の浮遊ゲートの面の電荷差を選択的に感知 させ、前記浮遊ゲートの間の前記の差に対応したデータ状態に選択的にラッチさ せることから成る。
27. ２７．請求項２６項記載の２進データを不揮発性記憶するための方法であり、前 記の第１と第２の浮遊ゲートの間の前記の電荷レベル差を前記の揮発性メモリセ ルに選択的に感知させ、対応するデータ状態にラッチさせる前記の手順が、更に ：前記の揮発性メモリセルに供給する電位を、前記のラッチされた２進データの 状態が不確定であるような所定の値よりも低くすること；第１の電圧レベルが前 記第１の内部ノードと結合し第２の電圧レベルが前記第２の内部ノードと結合す るように各前記第１及び第２の浮遊ゲートトランジスタと前記の対応する内部ノ ードの間にそれぞれの導電性の経路を造るために、前記ゲート作用手段に第２の 制御信号を供給すること；及び、前記供給電位を所定供給電圧まで上昇させるこ とから成る。