JP2758718B2 - ２つの差動減結合不揮発性メモリエレメントを用いた改良ｎｏｖｒａｍセル - Google Patents

Description

【発明の詳細な説明】 本出願は、1981年11月10日付け発行の米国特許No.4,3
00,212不揮発性静的ランダムアクセスメモリ装置、およ
び、1981年４月21日付け米国特許第No.4,263,664不揮発
性静的ランダムアクセスメモリシステムに関係する。

本発明は、総体的に、金属酸化物半導体ランダムアク
セスメモリシステム（MOS RAM）の分野に関係し、更に
明確には、例えば、浮遊ゲート不揮発性電荷記憶エレメ
ントを含む電気的に消去可能でプログラム可能な読み取
り専用メモリシステム（EEPROM、またはE2PROM）のよう
な不揮発性メモリセルのシステムにおける用途に関係す
る。特に、本発明は、２つの直接書込み不揮発性浮遊ゲ
ートEEPROMセルが各NOVAセルに含まれる不揮発性ランダ
ムアクセスメモリ（NOVRAM）システムを供給する。これ
らのEEPROMセルの中の１つは、従来のMOS揮発性RAMMセ
ルのように、関連標準ラッチの各内部ノードに直接接続
される。複数のMOSラッチおよび関連不揮発性E2PROMセ
ルは、非常にコンパクトなNOVRAMを提供し、不揮発性メ
モリセルから関連MOS RAMMセルへの２進データビットの
記憶及びリコールを可能にするようにアレイ配列が可能
であることが理解されるはずである。

先行技術においては、多くの静的PAMは、２進データ
の１つのビットをラッチするためのメモリセルとして、
例えばフリップフロップ回路のような、双安定した半導
体回路を用いる。情報記憶のための２つの２進識別回路
なメモリ状態は、２つの個別ブランチの伝導性コンフィ
ギュレーショウに応じて、このラッチによって提供され
る。この種メモリセルの出力は、２つの電圧、一般には
ゼロボルトまたは電源電圧に近い電圧のいずれか一方で
ある。そのような半導体メモリセルは、「揮発性」であ
るとみなす。即ち、セルから電力が除去されると、ラッ
チされたメモリ状態を区別する出力電圧は無くなり、そ
れによりセルの情報は失われる。揮発性は、従来の半導
体メモリシステムの本質的な欠点であり、技術における
本質的な努力は、回路エレメント及び構造を開発し、電
力が除去された場合に半導体メモリー回路に不揮発性を
持たせることに費やされてきた。

電荷記憶構造の使用に基づいた不揮発性装置は、通
常、電力を供給しなくても長期にわたるデータ保持を必
要とするシステムのために使われる。典型的な電荷記憶
エレメントは浮遊ゲートと呼ばれる。浮遊ゲートは導電
材料にアイランドであり、基板から電気的には隔離され
ているが容量的には基板に結合されており、MOSトラン
ジスタのゲートを形成する。浮遊ゲートに蓄えられる電
力のレベルに応じて、関連MOSトランジスタは、導電性
をもつか（「オン」）または非導電性をもつ（「オ
フ」）。これは、浮遊ゲートにトラップされた電荷の有
無に対応して２進「１」または「０」データのメモリ装
置における記憶の基礎をも形成する。浮遊ゲートに対し
て電荷を導入または除去するための様々な方法が既知で
ある。浮遊ゲートは浮遊ゲートからの放電の障壁として
作用する絶縁材で完全に囲まれているので、浮遊ゲート
が特定の電荷レベルにおかれると、恒久的にその状態に
保持される。

電荷は、一般に熱電子注入または電子トンネル作用を
用いて浮遊ゲートに導入される。浮遊ゲートから電荷を
除去するには、一般に、放射線（紫外線、Ｘ線）の被
曝、雪崩注入、または電子トンネル作用を用いる。ここ
で、トンネル作用という用語は、導体（半導体を含む）
の表面から近接絶縁体または誘電体への電子の放出を含
む広い意味をもつ。

他の不揮発性RAM装置は、浮遊ゲートは使用せず、例
えば、電荷がシリコン窒化物、シリコン二酸化物インタ
フェースにトラップされる金属窒化物−酸化物半導体構
造（MNOS）のような他の構造を使用する。

従って、半導体メモリアレイに不揮発性をもたせるに
は、RAM回路に不揮発性エレメントを結合することが望
ましい。既知の結合回路または結合技術は、様々な欠点
をもつ。例えば、インタフェースする方法は、相互結合
された静的RAMセルの２つのブランチの間を直接接続す
る揮発性のエレメントに起因するコンダクタンス不均衡
を導入することによって実施できる。この種のコンダク
タンス不均衡は、相互結合された静的なRAMセルが直流
オフセット電流を流すことを必要とするが、セルが正常
なRAMモードオペレーション中は、この電流を流しては
ならない。この種不均衡は、メモリ回路のこの種セルに
アレイに、読み取り及び書き込み妨害限界性を生じさせ
る傾向をもつ。更に、この種の限界性は、製造の産出制
限及び試験に関する問題を呈示する。

静的RAMセルにより不揮発性エレメントをインタフェ
ースする方法の前記とは別の問題は、回路サイズ及びコ
ストを決定する要因となることの多い装置設計における
密集性及び簡素性が必要なことである。先行技術による
多くのインタフェースシステムでは、制御信号および余
分なトランジスタの観点から、不都合なことに、インタ
フェース回路構成が複雑になる傾向がある。その結果と
して、不揮発性静的RAM回路のサイズが許容できない程
大きくなり、従って、コスト高となっている。

先行技術において、不揮発性静的RAM装置では、不揮
発性のメモリ成分をプログラムするための主要エレメン
トとして、半導体基板を利用する傾向がある。この傾向
は、不揮発性データ記憶を実施するために、RAM電力線
に高電圧及び高電流を供給しなければならないという好
ましくない問題を含む。従って、システムの設計および
製造工程を、不揮発性メモリシステムの設計及び製作工
程から切り放して独立して最適化することは困難であ
る。外部の高電圧電源供給及び高電流に関する必要性
も、従来のこの種の不揮発性RAMメモリシステムのコス
ト、操作の容易さ及び全般的な適用性に悪影響を及ぼ
す。例えば、先行技術による装置では、RAMラッチにお
いて高電圧レベルに変える必要性のある場合もある。高
レベルに変えるには、集積回路において高価なスペース
を占めるコンポーネントを追加しなければならない。

先行技術による不揮発性の静的RAMメモリは、周知の
ように、浮遊ゲートに電化が保持されているか否かに応
じて２進データビットを記憶するための浮遊ゲート不揮
発性メモリエレメントを有する。既知の浮遊ゲート装置
は、Fowler Nordheimによって1928年に初めて発表され
た高電界トンネル効果を用いる。この種の不揮発性セル
においては、例えばシリコン二酸化物のような誘電体が
「浮遊」ゲートを完全に囲み、それによって、浮遊ゲー
トを周囲のエレメントから電気的に隔離する。

先行技術の例として、Troutman等により1978年12月５
日付で発行された米国特許第No.4,128,773は、関連RAM
セルの各脚またはノードに結合された個別の特殊構造可
変しきい値トランジスタを用いた不揮発性エレメントを
発表した。この場合のしきい電圧は、ゲートと基板の間
に比較的高い電圧のパルスを印加することにより上げ又
は下げすることが可能である。従って、RAMに直接連結
するには、高電圧パルスも必要となる。高電圧の供給に
耐えるように、RAMを特別に構成しなければならないこ
とも、この方法の短所である。電力消費が大きいという
ことも、この方法の短所である。更に、高電圧作動が必
要であるということは、熱電子にトラップアップを加速
して、不揮発性エレメントの有効装置寿命を短縮するこ
ともある。先行技術による別のNOVRAMメモリセルが、19
81年11月10日付で発行されたSimko米国特許第No.4,300,
212に記述されている。この場合には、１つの単一不揮
発性セルが、揮発性のMOS RAMフリップフロップメモリ
の内部データ及び逆データノードと容量的に結合され
る。RAMは、従来オペレーションの標準６トランジスタR
AMセルで差し支えなく、また、不揮発性メモリセルは、
電気的に消去可能でプログラム可能な不揮発性RAMM（EE
PROM）で差し支えない。不揮発性メモリセルに、揮発性
メモリセルの電流データビット状態を不揮発性記憶する
ことは、例えばポリシリコンから製の浮遊ゲート導体上
の電荷量を制御することによって達成される。不揮発性
のEEPROMの浮遊ゲートは、酸化物層で囲まれたアイラン
ドまたは中間導電層である。従来のエイアウトにおい
て、ポリシリコンの第１層は、浮遊ゲート及び周囲の酸
化物の下に配置される。第３のポリシリコン層は、浮遊
ゲート及び周囲の酸化物の上に配置される。浮遊ゲート
から周囲の酸化物を貫いて電子トンネル作用を起こすに
充分な電界強度を供給すると、浮遊ゲートに対して、電
子が移動する。電子は、第１のポリシリコン層からトン
ネル作用によって浮遊ゲートに注入され、また、電子
は、浮遊ゲートからのトンネル作用によって浮遊ゲート
から第３のポリシリコン層に除去される。これらのトン
ネル作用エレメント及び浮遊ゲートへの関連容量結合を
除けば、浮遊ゲートは、残りの回路部分から隔離されて
いる。

Simko参考文献に開示された不揮発性RAMのタイプで
は、EEPROMをRAMに結合するために追加キャパシタを形
成しなければならない。容量性だけで結合されたRAM-EE
PROMは、使用するオン−チップキャパシタが、他の構造
よりもかなり大きなダイエリアを必要とすることが欠点
である。従って、容量性結合されたEEPROMsは、必然的
にサイズが大きくなり、必要な容量性の関係を著しく犠
牲にすることなしには、サイズの縮小または小型化を達
成できない。従って、不揮発性RAM装置においては、１
つ又はそれ以上の容量結合を除去することは望ましいこ
とである。

同様に、トンネル作用電圧が低ければトンネル作用電
子のレートの上方でトラップアップ率を低下させ、装置
の寿命を延長できることが判明している。更に、不揮発
性メモリのサイズを縮小するには、プログラミング電圧
を低くする必要がある。即ち、プログラミング電圧を低
くすると、メモリアレイ及び周辺回路の隔離幅及び装置
のチャネル長さを縮小できる。単一不揮発性セルNOVRAM
では単一終結動的リコールを用いなければならないの
で、前記の方法は、この種単一不揮発性セルNOVRAMでは
実用的ではない。この場合、リコールオペレーションを
確実に行うためには、消去およびプログラム用の浮遊ゲ
ート電圧は、数ボルトの差がなければならない。

本発明の目的は、不揮発性メモリの必要電圧をできる
だけ低くしてNOVRAMの耐久性を向上させることにある。

本発明の別の目的は、検出可能な状態を確立するため
に必要な電荷レベルを低くすることにある。そのために
は、差動リコールを用いる。差動リコールとは、感知増
幅器としてRAM揮発性メモリセルを用い、２つの浮遊ゲ
ートの間の電荷レベルの僅かな差を正確に感知すること
であると定義される。これは、先行技術における単一終
結E2PROMセルの作用とはことなる。先行技術の場合に
は、揮発性メモリセルがE2PROMに蓄えられた電荷レベル
を正確に感知することを可能にするために、数ボルト差
のある浮遊ゲート電圧によってE2PROMセルをオン及びオ
フさせることが必要であり、これは、かなり困難な操作
である。

本発明の他の目的は、MOS RAMメモリ−エレメントと
セルの不揮発性部分の間に簡素化されたインタフェース
を備えたNOVRAMセルを提供することにある。本発明によ
れば、不揮発性メモリは、２つの不揮発性メモリセルを
有し、各セルはそれぞれMOSRAMの対応する内部ノードに
選択的に接続される。所定の内部ノードと対応する不揮
発性セルの間のインタフェースは、標準MOS電界効果ト
ランジスタを有し、これにより、RAMを不揮発性メモリ
セルから隔離することが可能である。

本発明の他の他の目的は、例えば、読み、書き、待機
のような揮発性RAMの通常オペレーションに際して、不
揮発性メモリセルRAM動作電圧から完全に隔離すること
により、不揮発性データの長い保持を達成することにあ
る。

本発明の他の目的は、サイズが小さく、更に縮小した
NOVRAMを作成することにある。

本発明の更に別の目的は、関連不揮発性メモリにおい
てトンネル作用を起こさせるために必要な電圧から独立
した低い電圧により、揮発性ランダムアクセスメモリを
作動させることである。

発明の要約 本発明のこれらの目的および他の目的に基づき、本発
明は、不揮発性ランダムアクセス装置（NOVRAM）を提供
する。この不揮発性ランダムアクセス装置は揮発性半導
体メモリセル、即ち、好ましい実施例における、従来の
６トランジスタMOS RAMラッチを有し、揮発性のメモリ
セルに電力が供給されている限り、２進データの１つの
ビットの状態をラッチする。揮発性のメモリセルは、第
１及び第２の相補的な内部ノードを有し、２進データの
前記ビットは２つの電圧レベルの１つとして各前記内部
ノードに現れ、その値は、２進「１」または「０」が前
記の揮発性のメモリセルにおいてラッチされるかどうか
に依存する。不揮発性メモリ手段は、緩衝作用または高
電圧レベルシフトの必要性なしに、揮発性ラッチセルと
直接的にインターフェイスする。不揮発性メモリ手段
は、第１および第２の揮発性メモリセルを備え、各セル
は、RAMラッチの第１及び第２の内部ノードの対応する
１つに結合され、好ましくはゲート作用手段によって選
択的に接続される。このゲート作用手段は、不揮発性メ
モリへのデータビット記憶オペレーションに際して、１
つのビット記憶手段によって生成された制御信号に応答
する。各不揮発性メモリセルは、電荷電位として２進デ
ータビットの状態を記憶するために、例えば浮遊ゲート
のような電気的に隔離された電荷記憶エレメントを備え
る。電荷を移動させ、あるいは、電荷を浮遊ゲートから
除去するために用いる好ましいメカニズムはFowler-Nor
dheimトンネル作用である。データビットストアの記憶
及びリコール手段は、それぞれ、ラッチされたデータビ
ットを前記不揮発性メモリセルに記憶すること、及び、
前記不揮発性メモリセルから前記の揮発性ラッチに、記
憶されたデータビットをリコールするためにも用いられ
る。概略的に述べると、本発明は、２進データを持久記
憶するための不揮発性メモリ装置に関係し、次に示す部
分を備える、即ち、２進データの１つのビットをラッチ
そろための揮発性半導体メモリセル、前記セルは第１及
び第２の内部ノードを備え、２進データの前記ビット
は、２つの電圧レベルのうちの１つとして、各前記の内
部ノードに現れ、その値は、２進数「１」または「０」
のいずれが前記セルにラッチされるかに依存する；第１
及び第２の不揮発性メモリセルを含む不揮発性メモリ手
段、前記第１の不揮発性メモリセルは第１の電荷記憶エ
レメントを持ち、前記第２の不揮発性メモリセルは第２
の電荷記憶エレメントを持つ、前記の第１及び第２の電
荷記憶エレメントは、前記第１の電荷記憶エレメントと
前記第２の電荷記憶エレメントの間の電荷レベルの差と
してデータビットの状態を保持することが可能である；
前記不揮発性メモリ手段に前記のラッチされたデータビ
ットの状態を記憶するための手段、この手段は、第１の
制御信号を生成するための手段を含み、前記第１の不揮
発性メモリセルは、前記第１の制御信号に応答して作動
し、前記第１内部ノード電圧レベル表す電荷レベルを前
記第１の電荷記憶エメントに記憶させ、前記第２の不揮
発性メモリセルは、前記第１の制御信号に応答して作動
し、前記第２内部ノード電圧レベル表す電荷レベルを前
記第２の電荷記憶エレメントに記憶させる、その結果、
前記第１と第２の電荷記憶エレメント間に電荷レベルの
差を生じ、これが、記憶されたデータビット状態を構成
する；及び、前記第１と第２の電荷記憶エレメントの間
の電荷レベル差を感知し、電荷レベルの差によって表さ
れるデータビットの状態を前記の揮発性のメモリセルに
ラッチさせるためのリコール手段、この手段は、第２の
制御信号を生成するための手段、及び、この信号に応答
して内部ノードに電圧レベルを生じさせるためのゲート
作用手段を含み、その結果、前記の記憶されたデータビ
ットの状態は、前記の揮発性のメモリセルにラッチされ
る。好ましい実施例における各不揮発性メモリセルは、
前記第１の制御信号に応答して、揮発性のラッチの各々
の前記の内部のノードを不揮発性メモリセルのそれぞれ
の１つに選択的に結合させるためのゲート作用手段を備
える。第２のゲート作用手段は、不揮発性メモリセルか
ら低圧の揮発性メモリセルを隔離することを可能にす
る。好ましい実施例において、第２のゲート作用手段
は、第１及び第２のゲート作用、または、スイッチ作用
トランジスタを含む。各ゲートトランジスタのドレーン
リードは、揮発性のメモリーラッチの第１または第２の
内部ノードの対応する１つに接続され、ゲートは制御ラ
インに接続されるので、制御ラインに制御電圧を供給す
ると、揮発性のメモリーセルの内部ノードは不揮発性メ
モリセルと直接結合され、２進データの差動的な記憶が
可能となる。各ゲートトランジスタのソース−ドレーン
経路は、ゲートに作動化電位が供給される場合に限り伝
導性があるということが理解できるはずである。従っ
て、各ゲートトランジスタのソース−ドレーン経路は、
記憶及びリコールオペレーション期間を除き、揮発性メ
モリセルの内部ノードを不揮発性メモリセルから完全に
隔離するメカニズムを提供する。このように、本発明
は、２つの浮遊ゲート不揮発性メモリセルを含み、それ
ぞれ揮発性メモリラッチセルの各脚（内部ノード）に接
続され、２つの電荷記憶エレメントの間の差として不揮
発性の記憶及びリコールのために用いられる。これによ
り、作動的には同等又は改良され、先行技術の場合より
も低い電圧を用いる事が出来るという利点を提供する。

図面の簡単な説明 図１は、本発明に基づいたNOVRAMの好ましい実施例の
等値電気回路図である。

図２は、本発明に基づいた不揮発性E2PROMエレメント
の概略断面図である。

詳細な説明 図１において、従来の揮発性メモリセル、例えば、MO
Sラッチ10は、内部ノード11a及び11bを持つ。この場
合、２進データの１つのビットが、前記の各内部ノード
２つの電圧レベルのいずれか一方として現れ、その値
は、前記セルにおいて２進“1"または“0"がラッチされ
るかどうかに依存する。即ち、揮発性半導体メモリセル
10は、２進データビットの第１または第２の状態をラッ
チする。この場合、前記の第１のデータビットの状態
は、前記第１の内部ノード11aに第１の電圧として、前
記第２の内部ノード11bに第２の電圧レベルとして現
れ、また、前記の第２のデータビットの状態は、前記第
１の内部ノード11aに前記第２の電圧として、前記第２
の内部ノード11bに前記第１の電圧レベルとして現れ
る。

MOSラッチ10の内部のノード11a及び11bは、不揮発性
のメモリセル22の相補的な不揮発性メモリエレメント12
a及び12bにそれぞれ選択的に接続される。不揮発性メモ
リセル22は、電気的に消去可能でプログラム可能な読取
り専用メモリ（E2PROM）であることが好ましい。MOSラ
ッチ10の内部ノード11a及び11bは、それぞれ選択または
ゲート作用トランジスタ14aまたは14bを介して、それぞ
れ対応する不揮発性メモリエレメント12aおよび12bに接
続される。これらのトランジスタ14a及び14bは、不揮発
性E2PROMセル22に対してデータを転送するゲート作用手
段を提供する。これのより、従来のMOSラッチ10は、高
電圧バッファまたはレベルシフタの必要性なしに、デー
タを各不揮発性エレメント12a、12bに直接ドライブ可能
となることが理解されるはずである。以下で説明するよ
うに、MOSラッチ10は、E2PROM22のプログラミングに使
われる比較的高い電圧から分離される。即ち、この種の
比較的高い電圧はトランジスタ14a、14bのゲートに印加
されるだけであり、MOSラッチからは誘電的に分離され
ている。各E2PROM12a及び12bは、各々MOS電界効果トラ
ンジスタ（FET）13a及び13bを含む他のゲート作用手段
を備える。各FET13a及び13bのソースは、共通ノードＣ
を介して接地される。FET13a及び13bのドレーンはそれ
ぞれ、浮遊ゲートFET15a及び15bのそれぞれのソースに
接続される。FET13a及び13bのゲートは、共通ポリと称
する制御ラインまたはプログラミング電極にそれぞれ接
続される。FET13a及び13bは、それぞれ、E2PROMセル接
地隔離トランジスタとして作用するので、不揮発性記憶
作用中は、ノード11aまたは11bから、それぞれのE2PROM
を介して接地される漏洩経路は存在しない。この種の接
地は、ノード11aおよび11bにおけるラッチされたデータ
の状態に悪影響を及ぼすはずである。同様に、この制御
ライン即ちプログラミング用電極も、不揮発性記憶作用
中に、浮遊ゲート17aおよび17bに電子をトンネルするた
めの手段を提供する。FET13a及び13bは、以下に説明す
るように、記憶されたデータビットのリコール作用中
に、浮遊ゲートFET15a及び15bを、例えば接地のような
基準電位に結合するためのリコールゲートとしても作用
する。

浮遊ゲートMOSFET15a、及び15bは、それぞれ、E2PROM
選択またはゲート作用トランジスタであるFET14a及び14
bの対応するソースに接続されたドレーンを備える。ト
ランジスタ14a及び14bのゲートも、共有ポリ３と称する
第２の制御ラインまたは消去／記憶電極に接続される。
FET14a及び14bのドレーンは、標準MOS相互結合RAMラッ
チ10の内部ノード11aおよび11bに直接接続される。

浮遊ゲートMOSFET15a及び15bは、電気的に分離された
浮遊ゲート17a及び17bを備える。２進データの持久記憶
装置は、浮遊ゲート17a及び17bのオンまたはオフトンネ
ル作用により達成され、その後では、電荷レベルは、他
のトンネル作用が発生するまで不限定的に、保持され
る。従って、浮遊ゲートの電荷レベルが異なることは２
進１または０を表す。浮遊ゲート17a、ｂに対するトン
ネル作用電子に関するトンネル作用領域16a、ｂ及び18
a、ｂは、所定のしきい電圧未満の電圧に対しては導電
性はゼロであり、所定のしきい電圧以上の電圧に対して
は導電性が高いゼナーダイオードに結合しても差し支え
ない。好ましい実施例において、トランジスタ13a、13b
及び14a、14bはＮチャネルデバイスであり、そして、電
圧によって作動化されるスイッチとして機能する。Ｎチ
ャネルMOSFET15a及び15bのチャネル領域の伝導率は、浮
遊ゲート17a、17bに保持された電荷によって直接制御さ
れる。即ち、浮遊ゲート上の負電荷が多くなれば、その
関連チャネル領域の伝導率は減少し、反対に、浮遊ゲー
ト上の正電荷が多くなれば、その関連チャネルの伝導率
は増加する。

さて、図２において、E2PROMセル12a、12bの構成は次
のとおりである。構成的な詳細はそれぞれのE2PROMセル
12a、12bの場合と同じであるので、便宜上、図１のE2PR
OMセル12aに対応する参照記号を用いる事とする。図２
に示すように、それぞれの不揮発性メモリセル12は、例
えばＰタイプのような第１の伝導率タイプの基板20を備
える。第２の伝導率タイプの３つの異なる基板領域は、
第１の基板領域30、第２の基板領域31及び第３の基板領
域32を含む基板20として形成されることが好ましい。基
板領域30及び32は、Ｎ＋インプラントであることが好ま
しく、基板領域31はＮ−インプラントであることが好ま
しい。伝導性の層17は、酸化物35の電気的に隔離する層
で囲まれ、電気的に隔離された浮遊ゲート17を形成し、
不揮発性電荷貯蔵所を提供する。浮遊ゲート17は、図１
の浮遊ゲート17aに対応する。浮遊ゲート17は、隔離酸
化物層35を介して、前記第２の基板領域31に容量的に結
合された第１の部分を有する。浮遊ゲート17は、電気的
に隔離された第１の伝導性層16に（絶縁隔離層35を介し
て）容量的に結合された第２の部分を有する。浮遊ゲー
ト17と基板領域31の間の容量性結合は、図１において
は、キャパシタンス19aとして示される。浮遊ゲート17
の第２の部分と伝導性層16の間の容量結合は、図２にお
いては、プログラミングトンネル作用領域、または、ト
ンネル作用電極16aとして示される。

第２の伝導性層18は、前記第１の基板領域30と第２の
基板領域31の間に広がる第１の部分21を有し、基板20の
表面と間隔を保持する。導電層18は、（絶縁隔離層35を
介して）浮遊ゲート17と容量結合される第２の部分23を
有する。導電層18の第２の部分23の浮遊ゲート17への容
量結合は、消去トンネル作用領域または消去トンネル作
用電極18aとして、図２に示される。

導電層18の第１の部分21は、図１に示すように、FET
トランジスタ14aのゲートを形成する。図１及び図２の
両図に示し、以下に説明するように、エレメント12bは
エレメント12aの領域であるので、E2PROMエレメント12a
のゲートトランジスタ14aは、第１の基板領域30と第２
の基板領域31の間に配置されたチャネル40を有する。こ
れらの基板領域30、31は、それぞれ、ゲートトランジス
タ14aのドレーンとソースを形成する。浮遊ゲート層17
の第３の部分42は、チャネル領域46の上に配置され、図
１の絶縁されたゲートトランジスタ15a、この場合の浮
遊ゲートトランジスタのゲートを形成する。トランジス
タ15aは、当実施例においては拡張モードトランジスタ
であるが、同じく、縮小モードでもありうる。第２の基
板領域31は、図１のトランジスタ15aのドレーンを形成
する。第１の導電層16は、図１のトランジスタ13aのゲ
ートを形成する。トランジスタ13aは、当実施例におい
ては拡張モードトランジスタであるが、同じく、縮小モ
ードでもありうる。第３の基板領域32は、接地される図
１のトランジスタ13aのソースを形成する。第１の導電
層16、及び、第３の基板領域32は、全体として相互に平
行である。第１の導電層16は、図１のトランジスタ13a
のチャネル50の上に配置される。図１のトランジスタ15
a、及び、13aは、トランジスタ15aのチャネル46とトラ
ンジスタ13aのチャネル50の間の領域52によって、それ
ぞれ相互に接続される。領域52は、仮想接合として説明
すれば分かり易い。トランジスタ15aとトランジスタ13a
は、２つの近接のゲートを持つ１つの単一拡張（或い
は、用途に応じて縮小）モードトランジスタに対して等
価であり、この場合、浮遊ゲート層17の第３の部分42は
１つのゲートを形成し、第１の導電層16は、第１のゲー
トの隣接する第２のゲートを形成する。

バイアス、または、第１の制御電位VRは、共通ポリ１
（図１及び２）として表示される第１の制御ラインによ
って、図２の第１のポリシリコン層16により形成された
トランジスタ13aおよび13bのゲートに印加される。従っ
て、VRは、プログラム用トンネル作用デバイス16aおよ
び16bのポリ１電極にも供給される。データ電位VDは、
図２の基板領域30に印加される。これは、図１のゲート
トランジスタ14aおよび14bのドレーンに、内部ノード11
a、11bから、２進データ表す電位を印加することに相当
する。第２の制御電位VHは、図１および２において共通
ポリ３で表示される制御ラインによって、ゲートトラン
ジスタ14a、14bのゲートに印加される。VHは、消去トン
ネル作用デバイス18a及び18bのポリ３電極にも印加され
る。前述の制御ラインは、アレイを構成した場合、全て
のメモリセルに共通である。これらの第１および第２制
御電位VR及びVHは、所定の電荷レベルに応じてラッチさ
れたデータビットの状態を浮遊ゲート17aまたは17bに記
憶させるために不揮発性メモリセルに供給する制御信号
から成る。図１において、不揮発性のエレメント22のプ
ログラミング及び消去が、MOS RAMラッチに記入される
２進データの電流状態によって制御される方法について
説明することとする。E2PROMエレメント12aと12bは全く
同じ方法によりプログラムおよび消去されるので、説明
を簡単にするために、一方の不揮発性E2PROMエレメント
12aの動作だけについて述べることとする。データは、
従来の技術に従い、最初に標準MOSRAMラッチ10に書き込
まれる。トランジスタ23a及び23bは標準選択トランジス
タであり、表１に示す条件の下で、RAM SELECTラインを
用いて、データを読み取りおよび書き込みするために用
いられるMOSラッチを選択するための手段を備える。標
準MOSラッチ10のデータが不揮発性エレメントに記憶さ
れる場合に適用される条件の例を表１に示す。不揮発性
記憶装置用には、共通ポリ１と表示されるラインは、−
３ボルトにセットされる。次に、共通ポリ３ラインは、
表１に示すように、＋18ボルトになる。ポリ１およびポ
リ３という表示方法は単に説明のための表示に過ぎず、
必ずしもポリシリコンの層を表すとはかぎらないことに
注意されたい。

揮発性データは、次のようにしてE2PROM22に記憶され
る。図１に示すように、E2PROM22は、２つの相補E2PROM
セル12aおよび12bを持ち、それぞれのセルは他方のセル
が消去される際にプログラムされる。E2PROMエレメント
の１つのプログラミングは、次のように行われる。不揮
発性E2PROM22の１つのE2PROMエレメント（例えば12a）
は、一般に、約５ボルト程度の電圧レベルを受ける。こ
の場合、不揮発性E2PROM22のもう一方のE2PROMエレメン
ト12bは、約ゼロのボルトの電圧レベルを受ける。これ
らの電圧レベルは、特定の１つのデータビットの状態を
表し、相補データビット状態に対しては反転される。E2
PROM12aは、トランジスタ14aのドレーンにおいて、内部
ノード11aから、一般に約５ボルトの電圧レベルを受け
る。こに電圧レベルは、図２においては、第１の基板領
域30に印加される電位VDとして示される。同時に、共通
ポリ３により、制御電位VHが、トランジスタ14aのゲー
トである導電層18に印加される。制御電位VHは、電位VD
の全振幅を第２の基板領域31に接続可能にするためにト
ランジスタ14aのチャネル領域40の伝導率を逆転させる
に十分余裕がある。従って、データ電位VDは、（図１に
図式的に19aで示すように）誘電体を介して浮遊ゲート1
7aに容量的に結合される。これにより、浮遊ゲート17a
は導電層16に対してハイになる。VDが第１の２進状態を
表す高い電位にある場合に、低い電位VAにある第１の導
電層16と、両方共ハイに向かうVD及びVHによって容量的
にハイに結合される浮遊ゲート17aの間に充分な電位差
を生ずるように制御電位VH、共通ポリ１電位VR及びデー
タ電位VDが選定され、電子は、第１の導電層16から、第
１のプログラム用トンネル作用領域16aを通って浮遊ゲ
ート17aにトンネルし、一方では、トンネル作用領域18a
の両端の電位差はローに保持される。このプロセスによ
り余分の電子は浮遊ゲートにトンネルされるので、この
動作は、浮遊ゲートを「プログラムする」と呼ばれる。
従って、VD、VR及びVH制御信号が除かれた後で、これら
余分の電子は浮遊ゲートに残り、浮遊ゲートは更に大き
な負電圧となる。

不揮発性E2PAOM22のもう一方のE2PROMエレメント（こ
の例では12b）は、一般に０ボルトであるような電圧レ
ベルを、トランジスタ14bのドレーンにおいて、内部ノ
ード11bから受ける。データ電圧VDが低い場合、トラン
ジスタ14bは、そのゲート（導電層18の第１の部分21）
にVHが印加されるとオンするので、第２の基板領域31の
電位もローに保持される。浮遊ゲート17bの第１の部分
と第２の基板領域31の間のキャパシタンス19b、及び、
トンネル作用領域16bとチャネル領域46の容量性効果に
より、制御電圧VHを２番目の導電層18に印加すると同時
に、浮遊ゲート17bは容量的にローに保持される。従っ
て、トンネル作用領域16bの両端の電位差は小さく、ト
ンネル作用領域1Bbの両端の電位差は大きい。その結
果、電子は、浮遊17bゲートから第２の導電層18にトン
ネルする。このプロセスにより電子は浮遊ゲートの外に
トンネルされるので、この動作を浮遊ゲートの消去と称
する。制御信号VD、VR及びVHが消去された後で、（負電
荷が除去されたので）浮遊ゲートは更に正電圧となる。
相補データの不揮発性E2PROMへの記憶は、ラッチにおけ
るデータ電圧を反転し、その結果として、E2PROMエレメ
ント12a及び12bの前述の動作を反転することによって起
こる。

トンネル作用領域16aまたはトンネル作用領域18aのい
ずれかを横断して電子がトンネルする際の高電圧電力に
ついて考察するために、13aトランジスタのゲートを形
成する第１の半導体層16のバイアス電位、及び、及び、
トランジスタ13aのソースを形成する基板領域32の基準
電位VGを、トランジスタ13aのドレーンとトランジスタ1
5aのソース間の電気接続に相当する仮想接合52からチャ
ネル50に電流が流れないように選定することとする。従
って、本発明の好ましい実施例においては、トンネル作
用中、トランジスタ13aのゲートからソースへの電圧VR-
VGは、一般に負にバイアスされ、トランジスタ13aは、
仮想接合52におけるドレーン電圧に無関係に「カットオ
フ」状態になる。

好ましい本実施例において、不揮発性E2PROMS22に記
憶された不揮発性データのラッチ10へのリコールについ
て以下に説明する。

不揮発性のデータが不揮発性ラッチに呼び戻される条
件の一例を表Ｉに示す。次に極めて詳細に説明するよう
に、E2PROM22からのデータのリコールを開始するには、
先ず、正の電源電圧VCCAを所定の値以下に下降させ、ラ
ッチされた前記の２進状態を不揮発性セルによって重ね
書き可能にする。電源電圧は単に０ボルトまで下降させ
ることが好ましい。次に、約＋1.5ボルト以上の制御信
号が、共通ポリ１及び共通ポリ３両ラインに同時に印加
される。この操作時間中、正の電源電圧VCCAは、０ボル
トからVCCまで制御された増加率で上昇する。従って、
制御信号は、それぞれ前記の第１および第２の浮遊ゲー
トトランジスタ15a、15bとこれに対応する内部ノード11
a、11bの間に、前記トランジスタ13a、13b及び14a、14b
を通る導電経路を生成し、その結果として、前記浮遊ゲ
ート17a、17bの間に存在する電荷レベルに差を生じ、前
記の揮発性メモリセルのラッチされた対応する状態が確
立される。換言すれば、それぞれの浮遊ゲートトランジ
スタ15a、15bを通って形成された第１と第２の導電経路
間の伝導率の差により、前記の内部ノード11a、11bに、
最小のしきい値電圧の大きさとして充分な２つの異なる
電圧レベルが生成され、前記浮遊ゲート17a、17bに記憶
されたデータビットの状態を前記ラッチ10にラッチさせ
る。

更に明確に説明すると、例えば、E2PROMセル12aのト
ランジスタ15aの浮遊ゲート17a前以て消去された場合
（記憶サイクル中は、ラッチにノード11aの電圧レベル
が約０ボルトであったことを示す）、電子または負電荷
が、浮遊ゲート17aから取り去られ、浮遊ゲートの正の
電荷レベルは更に高くなる。この場合、不揮発性セクシ
ョン22の相補浮遊ゲート17bは、負の電荷が更に多くな
らようにプログラムされ、ラッチ10のノード11bの電圧
レベルが約VCCまたは５ボルトである事を示すはずであ
る。RAM10への供給電源VCCAは０ボルトからVCCまで直線
的に増加するので、共通ポリ１及び共通ポリ３の両ライ
ンには、これらに結合された約1.5ボルトかそれ以上の
制御信号が同時に供給される。この電圧は、トランジス
タ13a、14a、13b、及び、14bのゲートに供給され、これ
らのトランジスタのチャネル40及び50をそれぞれ導通さ
せる。浮遊ゲート17aは、相補浮遊ゲート17bの場合より
も正の電荷レベルが高いので、トランジスタ15aのチャ
ネルは、トランジスタ15bのチャネルよりも更に伝導性
が高い。従って、ラッチ10のノード11aからE2PROMセル1
2aを経て接地または他の基準電位に至る経路は、ラッチ
のノード11bからE2PROMセル12bを経て接地または他の基
準電位に至る相補経路よりも伝導性が高い。VCCAが０ボ
ルトからVCCまで直線的にぞうかすると、バランス調整
されて相互結合されたRAMラッチ10は、２つの浮遊ゲー
トチャネルの間のコンダクタンスの差に起因して発生し
た差電圧に対して感度の非常に高い増幅器として作動す
る。コンダクタンスの小さい差異であっても検出可能で
あり、これらの条件の下でRAMへのラッチが可能であ
る。この場合、VCCAの増加につれて、伝導性の高い方の
トランジスタ15aのチャネルは、ノード11aをノード11b
よりも更に接地に近い状態に保持し、その結果、ノード
11aの低レベル、及び、ノード11bの高レベルを感知し
て、ラッチする。このように、不揮発性セクション22に
保持されたオリジナルのデータ状態がリコールされて、
ラッチ10に正しくラッチされる。

リコール用として差感知技術と共に２つのE2PROMセル
を用いた場合、不揮発性データのRAMへのリコールに成
功するためには、浮遊ゲート電荷レベルの小さい差だけ
が必要であることに注意されたい。電荷レベルの僅かな
差を感知できるので、データをリコールするために、１
つのセルを完全にオフにし、数ボルトによって相補セル
をオンにする必要はない。従って、本発明は、順調にデ
ータを記憶およびリコールするために、浮遊ゲートに対
してトンネルさせねばならない電荷の量を最小限にとど
め、ひいては、データビットを不揮発性メモリ22に記憶
するために必要が高電圧レベルを減少し、結果として、
本発明に基づくNOVRAMの耐用性を著しく改良する。

本発明において、RAM10は、共通ポリ３ラインに供給
される高電圧から完全に隔離され、保護される。これ
は、高電圧がRAMに直接結合されている先行技術による
或る種の装置と対照的である。ゲートトランジスタ14
a、14bは、内部ノード11a、11bを、不揮発性E2PROMから
隔離し、それによって、読み取り及び書き込みオペレー
ションを不揮発性E2PROMから完全に隔離し、そして、分
離する。この隔離作用は２つの重要な利点を提供する。
第１は、RAMラッチが、不揮発性エレメントによってブ
ランチ間にもちこまれる不整合コンダクタンスに起因す
るあらゆる不安定性をもつことなしに、バランスのとれ
た相互結合ラッチとして設計できることである。RAMラ
ッチにおける前記の不平衡は、ラッチに不安定性を生じ
させることが多く、電圧またはパターン感応性を誘起す
る傾向があり、生産を低下させ、試験原価を増加させ、
そして、NOVRAMの信頼性を低下させることがある。第２
に利点は、標準MOSRAMセルのオペレーションに際して、
共通ポリ１および共通ポリ３の両ラインを接地電位に保
持することにより、不揮発性浮遊ゲート17aが完全に隔
離されることである。これにより、不揮発性E2PROMに長
期にわたってVCCが供給された場合に起こり得る漸進的
なトンネル作用が起因する不揮発性データのあらゆる喪
失可能性が排除される。本発明を実現するための最も簡
単な方法は、５ボルト、プラス、マイナス10％の正電圧
電源を用いて、不揮発性データの状態をプログラムする
ことである。こうすれば、RAMセル用として、既存の調
整された低電圧高性能CMOSプロセスが使用可能である。
これは、VCCAをVCCのレベル以上に上げるために回路を
追加する必要をなくする。更に高いトンネル作用電圧が
望ましい場合には、VCCAを、トランジスタ、接合、また
は、酸化物信頼性の観点から制限される幾分高い電圧、
例えば８−10ボルトに上げても差し支えない。本発明に
よれば、隔離したゲート17aおよび17bに対する電荷のト
ンネル作用の制御または指示に必要であるのは、比較的
小さいデータまたは「ステアリング」電圧差だけであ
る。先行技術による方法と対照的に、容量性結合をも含
めて、本発明は、１つの単一E2PROMセルをオフするため
にするために大きい浮遊ゲート電圧変化を用いる代りに
感知およびリコールのために小さい電圧差を用いる。こ
うすると、浮遊ゲート17a及び17bに対してトンネルしな
ければならない電荷量を最小限にすることができるの
で、装置の有効寿命を延長する。データ記憶は、２つの
E2PROMセルの間に、首尾よくリコールすることのできる
電荷レベルの差を提供するために丁度充分な電荷をトン
ネルすることにより達成できる。必要な少量の電荷をト
ンネルするには比較的低い電圧で充分であるので、装置
の寿命が延び、トンネル作用電子のトラップアップ率を
著しく減少させる。適切なリコールを確実に実施するた
めに、それぞれのメモリ状態に対して適切な浮遊ゲート
電圧レベルを調節するための多数のセル設計、プロセス
およびレイアウトパラメータが利用可能である。トンネ
ル作用及び浮遊ゲート隔離面積を調節するために、セル
のレイアウトを変えることができる。更に、所要の浮遊
ゲート電圧レベルを与えるために、記憶およびリコール
サイクル中の動作電圧も変えることができる。例えば、
書込みサイクル中には、比較的高いワードライン電圧レ
ベルにより、浮遊ゲートレベルが正方向に更に高くな
り、これによって消去状態を助長する。共通ポリ１の負
電圧が増加すると逆の効果を生じ、プログラムされた状
態を更に助長する。記憶オペレーション中は、共通ポリ
１ラインは０から−３ボルトの範囲であり、共通ポリ３
ラインは＋18ボルトであることが好ましい。リコール中
は、両ライン共に最小限1.5ボルトに維持される。

本発明によれば、更に高いのは、記憶オペレーション
中のVCCを８ボルトに上げることによって、デバイス耐
用性を更に高くすることができるはずである。VCCAは、
共通ポリ３を昇圧する直前に、オン・チップ電荷ポンプ
により、５ボルトから８ボルトのレベルまで上げても差
し支えない。

本発明によれば、電気的に消去可能でプログラム可能
な読み取り専用メモリ（E2PROM）セルのサイズは、1.5
ミクロン技術を用いて約750平方ミクロンであり、電源
電圧VCCAは８ボルト、制御ライン共通ポリ１および共通
ポリ３は、それぞれ、−３ボルト及び＋18ボルトであ
る。

本発明に基づく前述の特徴は、NOBオペレーション及
びアーキテクチャを利用する代替実施例を実現するため
に用いても差し支えない。

本発明については、現時点において最も実用的かつ好
ましいと考えられる観点と関連して説明してきたが、本
発明は、開示された実施例のみに限られることなく、添
付特許請求の範囲に含まれる様々な修正及び同等の配列
も特許対象とすることを意図したものであることを理解
されたい。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ワン ピン アメリカ合衆国 カリフォルニア州 95070 サラトガ メリーブルック ド ライヴ 19932 (56)参考文献 特開 昭62−97199（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/788 H01L 29/792 H01L 21/8247 H01L 27/115 H01L 27/11

Claims (24)

(57)【特許請求の範囲】
1. 【請求項１】２進データを不揮発性記憶するための不揮
   発性メモリ装置において、 ２進データのうちの１つのビットをラッチするための揮
   発性半導体メモリセルを備え、前記セルは第１及び第２
   の内部ノードを有し、２進データの前記ビットは、２つ
   の電圧レベルの１つとして前記の各内部ノードに現れ、
   この値は、２進「１」又は「０」が前記セルにラッチさ
   れるかどうかに依存し、 第１及び第２の不揮発性メモリセルを有する１つの不揮
   発性メモリ手段を備え、前記第１の不揮発性メモリセル
   は第１の電荷記憶エレメントを有し、前記第２の不揮発
   性メモリセルは第２の電荷記憶エレメントを有し、前記
   第１及び第２の電荷記憶エレメントは、前記第１の電荷
   記憶エレメントと前記第２の電荷記憶エレメント間の電
   荷レベルの差としてデータビットの状態を保持可能にさ
   れ、 第１の制御信号を生成するための手段を有し、前記不揮
   発性メモリ手段におけるラッチされた前記データビット
   の状態を記憶するためのビット記憶手段を備え、前記第
   １の不揮発性メモリセルは、前記第１の制御信号に応答
   して作動し、前記第１の内部ノード電圧レベルを表す電
   荷レベルを前記第１の電荷記憶エレメントに記憶させ、
   前記第２の不揮発性メモリセルは、前記第１の制御信号
   に応答して作動し、前記第２の内部ノード電圧レベルを
   表す電荷レベルを前記第２の電荷記憶エレメントに記憶
   させ、このようにして前記の記憶されたデータビット状
   態を構成する前記第１及び第２の電荷記憶エレメントの
   間に電荷レベルの差を生じさせ、 前記第１及び第２の電荷記憶エレメントの間の電荷レベ
   ルの前記の差を感知し、かつ、前記電荷レベルの差によ
   って表される記憶された前記データビットの状態を前記
   の揮発性メモリセルにラッチさせるためのリコール手段
   を備え、このリコール手段は、第２の制御信号を生成す
   るための手段と、前記第２の制御信号に応答して、前記
   電荷レベルの差に、前記第１の内部ノードに前記一方の
   電圧レベルを生じさせ、前記第２の内部ノードに前記他
   方の電圧レベルを生じさせる第１のゲート作用手段とを
   有し、それによって前記の記憶されたデータビット状態
   が前記の揮発性メモリセルにラッチされ、更に、 前記第１の制御信号に応答して、各々の前記内部ノード
   を前記の揮発性メモリセルの各々の一つに選択的に結合
   させる第２のゲート作用手段を備え、前記第２のゲート
   作用手段は、その状態が前記第１の制御信号によって制
   御される第１及び第２のトランジスタスイッチを有し、
   前記第１のトランジスタスイッチは、前記第１の制御信
   号に応答して前記第１の内部ノードを前記第１の不揮発
   性メモリセルに結合し、そして、前記第２のトランジス
   タスイッチは、前記第１の制御信号に応答して前記第２
   の内部ノードを前記第２の不揮発性メモリセルに結合す
   ることを特徴とする不揮発性メモリ装置。
2. 【請求項２】請求項１記載の不揮発性メモリ装置におい
   て、前記第１及び第２の電荷記憶エレメントがそれぞれ
   第１及び第２の浮遊ゲートを有することを特徴とする不
   揮発性メモリ装置。
3. 【請求項３】請求項２記載の不揮発性メモリ装置におい
   て、前記の各不揮発性メモリセルが;1つのプログラミン
   グ電極;1つの消去／記憶電極；及び、前記の不揮発性メ
   モリセルに結合された内部ノードの電圧レベルを前記セ
   ルの浮遊ゲートに容量的に結合するための手段を備え；
   第１の制御信号を生成するための前記手段が：前記プロ
   グラミング電極を第１の制御電位にバイアスするための
   手段；及び、前記の内部ノードが第１の電圧レベルにあ
   る場合には電荷が前記プログラミング電極と前記浮遊ゲ
   ートの間でトンネルするように、また、前記の内部ノー
   ドが第２の電圧レベルにある場合には電荷が前記浮遊ゲ
   ートから前記消去／記憶電極までトンネルするように前
   記消去／記憶電極に第２の制御電位だけバイアスをかけ
   るための手段を備えることを特徴とする不揮発性メモリ
   装置。
4. 【請求項４】請求項３記載の不揮発性メモリ装置におい
   て、前記第１の制御信号は−５ボルトから接地電位まで
   の範囲における電圧であり、前記第２の制御信号は＋15
   から＋25ボルトまでの範囲における電圧であり、そし
   て、前記の内部ノード第１電圧レベルが＋３から＋５ボ
   ルトまでの範囲であり、前記の内部ノード第２電圧レベ
   ルが接地電位であることを特徴とする不揮発性メモリ装
   置。
5. 【請求項５】請求項４記載の不揮発性メモリ装置におい
   て、第１の制御信号を生成するための前記手段が、更
   に、前記ビット記憶手段が前記のラッチされたデータビ
   ットの状態を前記の不揮発性メモリ手段に記憶中でない
   場合に前記プログラミング電極及び前記消去／記憶手段
   を接地電位にバイアスするための手段を備えることを特
   徴とする不揮発性メモリ装置。
6. 【請求項６】請求項１記載の不揮発性メモリ装置におい
   て、更に、前記の揮発性メモリセルにそのラッチされた
   電流状態を保持可能にするために充分な大きさの電圧を
   前記揮発性メモリセルに供給するための電圧電源を備
   え；そして前記リコール手段が、前記電圧電源を所定の
   値以下まで下降させ、かつ、前記電圧電源を前記の十分
   な大きさまで戻すための手段を備え、前記の揮発性メモ
   リセルのラッチされた対応する状態を確立するために電
   荷レベルに差を生じさせることを特徴とする不揮発性メ
   モリ装置。
7. 【請求項７】請求項６記載の不揮発性メモリ装置におい
   て、前記第１の不揮発性メモリセルが、その伝導率が前
   記第１の浮遊ゲートの電荷レベルによって制御される第
   １の浮遊ゲートトランジスタを備え、そして、前記第２
   の不揮発性メモリセルが、その伝導率が前記第２の浮遊
   ゲートの電荷レベルによって制御される第２の浮遊ゲー
   トトランジスタを備え、そして、前記ゲート作用手段
   が、前記第１の浮遊ゲートトランジスタを基準電圧に選
   択的に接続するために前記第２の制御信号に応答する第
   １のリコールゲート及び第２浮遊ゲートトランジスタを
   基準電圧に選択的に接続するために前記第２の制御信号
   に応答する第２のリコールゲートを備え、前記第１の浮
   遊ゲート電荷レベルの関数として前記第１の内部ノード
   と前記基準電圧の間に第１の伝導率の経路が生成され、
   そして、前記第２の浮遊ゲート電荷レベルの関数として
   前記第２の内部ノードと前記基準電圧の間に第２の伝導
   率の経路が生成されることを特徴とする不揮発性メモリ
   装置。
8. 【請求項８】請求項７記載の不揮発性メモリ装置におい
   て、各前記リコールゲートが、前記第２の制御信号に応
   答するトランジスタスイッチを備え、そして、前記基準
   電圧が接地電位であることを特徴とする不揮発性メモリ
   装置。
9. 【請求項９】請求項７記載の不揮発性メモリ装置であ
   り、前記の揮発性メモリセルが相互結合したトランジス
   タラッチを備え、そして、前記の内部ノードの間の電圧
   レベル差が、記憶された前記データビットの状態を表す
   前記第１及び第２の伝導率経路間の伝導率の差によって
   引き起こされ、前記の電圧レベル差が、少なくとも、記
   憶された前記のデータビットの状態を前記ラッチにラッ
   チさせるために必要な最小なしきい電圧レベルであるこ
   とを特徴とする不揮発性メモリ装置。
10. 【請求項１０】２進データを不揮発性記憶するための不
    揮発性メモリ装置において、 ２進データビットの第１又は第２の状態をラッチするた
    めの揮発性半導体メモリセルを備え、前記セルは第１及
    び第２の内部ノードを有し、前記第１のデータビット状
    態は、第１の電圧レベルとして前記第１の内部ノードに
    現れ、第２の電圧レベルとして前記第２の内部ノードに
    現れ、そして、前記第２のデータビット状態は、第２の
    電圧レベルとして前記第１の内部ノードに現れ、第１の
    電圧レベルとして前記第２の内部ノードに現れ、 第１及び第２の不揮発性メモリセルを有する不揮発性メ
    モリを備え、前記第１の不揮発性メモリセルは第１の電
    荷記憶エレメントを含み、前記第２の不揮発性メモリセ
    ルは第２の電荷記憶エレメントを含み、前記電荷記憶エ
    レメントは、前記第１の電荷記憶エレメントと前記第２
    の電荷記憶エレメントの間の電荷レベル差として不揮発
    性のデータビットを保持することが可能であり、 第１の制御信号に応答するゲート作用手段を備え、それ
    によって前記第１の制御信号が第１の状態にある場合に
    前記不揮発性メモリセルは基準電位に結合され、前記第
    １の制御信号が第２の状態にある場合に前記不揮発性メ
    モリセルは基準電位から隔離され、 前記揮発性メモリセルに保持されたデータビットの状態
    を前記不揮発性メモリに転送して記憶するための記憶手
    段を備え、前記記憶手段は、前記第１の制御信号の第２
    の状態を生成するための手段と、前記第１の内部ノード
    電圧レベルを表す第１の電荷レベルまで前記第１の電荷
    記憶エレメントを充電するための手段と、前記第２の内
    部ノード電圧レベルを表す第２の電荷レベルまで前記第
    ２の電荷記憶エレメントを充電するための手段とを有
    し、これによって前記第１及び第２電荷記憶エレメント
    の間に電荷レベルの差を生じ、及び 前記の記憶されたデータビット状態に対応する前記第１
    及び第２電荷記憶エレメント上の前記電荷レベル差を感
    知し、そして、前記の記憶されたデータビット状態を前
    記の揮発性メモリセルにラッチさせるためのリコール手
    段を備え、前記リコール手段は、前記第１の制御信号の
    前記第１の状態を生成するための手段を有することを特
    徴とする不揮発性メモリ装置。
11. 【請求項１１】請求項10記載の不揮発性メモリ装置にお
    いて、前記第２の制御信号を生成するための手段、及
    び、前記の各内部ノードを前記不揮発性メモリセルのそ
    れぞれの１つに選択的に結合させるために前記第２の制
    御信号に応答する第２のゲート作用手段を備えることを
    特徴とする不揮発性メモリ装置。
12. 【請求項１２】請求項10記載の不揮発性メモリ装置にお
    いて、前記第１及び第２の電荷記憶エレメントは、各々
    第１及び第２の浮遊ゲートを備え、前記の各不揮発性メ
    モリセルは:1つのプログラミング電極;1つの消去／記憶
    電極；及び、前記の不揮発性メモリセルに結合した内部
    ノードの電圧レベルを前記セルの浮遊ゲートに容量的に
    結合するための手段を備え；及び、ここに、第１の制御
    信号を生成するための前記手段は：前記プログラミング
    電極を第１の制御電位にバイアスするための手段；及
    び、前記消去／記憶電極を第２の制御電位にバイアスす
    るための手段を備え、それにより、前記の内部ノードが
    第１の電圧レベルにある場合には、前記プログラミング
    電極と前記浮遊ゲートの間で電荷がトンネルし、前記の
    内部ノードが第２の電圧レベルにある場合には前記浮遊
    ゲートから前記消去／記憶電極に電荷がトンネルするこ
    とを特徴とする不揮発性メモリ装置。
13. 【請求項１３】請求項12記載の不揮発性メモリ装置にお
    いて、更に、前記第１の制御信号に応答して各々の前記
    内部ノードを前記不揮発性メモリセルのそれぞれの１つ
    と選択的に結合するための第２のゲート作用手段を備
    え、この場合、前記第２のゲート作用手段は、その状態
    が前記第１の制御信号によって制御される第１及び第２
    のトランジスタスイッチを備え、前記第１のトランジス
    タスイッチは、前記第１の制御信号に応答して前記第１
    の内部ノードを前記第１の不揮発性メモリセルに結合
    し、そして、前記第２のトランジスタスイッチは、前記
    第１の制御信号に応答して前記第２の内部ノードを前記
    第２の不揮発性メモリセルに結合することを特徴とする
    不揮発性メモリ装置。
14. 【請求項１４】請求項13記載の不揮発性メモリ装置にお
    いて、この場合、前記第１の制御電位は、−５ボルトか
    ら接地電位までの範囲内の電圧であり、前記第２の制御
    電位は、＋15ボルトから＋25ボルトまでの範囲内の電圧
    であり、そして、前記の内部ノードの第１の電圧レベル
    が＋３から＋５ボルトまでの範囲内であり、さらに、前
    記の内部ノードの第２の電圧レベルは接地電位であるこ
    とを特徴とする不揮発性メモリ装置。
15. 【請求項１５】請求項10記載の不揮発性メモリ装置にお
    いて、第１の制御信号を生成するための前記手段は、前
    記のラッチされたデータビットの状態が前記不揮発性メ
    モリに記憶されていない場合に、前記プログラミング電
    極、及び、前記消去／記憶電極を接地電圧にバイアスす
    るための手段を備えることを特徴とする不揮発性メモリ
    装置。
16. 【請求項１６】請求項10記載の不揮発性メモリ装置にお
    いて、更に、前記の揮発性のメモリセルをそのラッチさ
    れた電流状態を保持可能にするに充分な大きさの電圧を
    前記揮発性メモリセルに供給するための電圧電源を備
    え；そして、前記リコール手段が、前記電圧電源を所定
    の値以下に降下させてから前記電圧電源を充分な大きさ
    まで引き戻すための手段を備え、その結果、前記揮発性
    メモリセル対応するラッチされた状態を確立させるため
    に電荷レベル差を生じることを特徴とする不揮発性メモ
    リ装置。
17. 【請求項１７】請求項10記載の不揮発性メモリ装置にお
    いて、前記第１の不揮発性メモリセルは、その伝導率が
    前記第１の浮遊ゲートの電荷レベルによって制御される
    第１の浮遊ゲートトランジスタを備え、前記第２の不揮
    発性メモリセルは、その伝導率が前記第２の浮遊ゲート
    の電荷レベルによって制御される第２の浮遊ゲートトラ
    ンジスタを備え、そして、前記ゲート作用手段は、前記
    第１の浮遊ゲートトランジスタを前記基準電位に選択的
    に結合するために前記第１の制御信号に応答する第１の
    リコールゲート及び前記第２の浮遊ゲートトランジスタ
    を前記基準電位に選択的に結合するために前記第２の制
    御信号に応答する第２のリコールゲートを備え、その結
    果、前記第１の浮遊ゲート電荷レベルの関数としての前
    記第１の内部ノードと前記基準電位の間で第１の伝導率
    の経路が生成され、そして、前記第２の浮遊ゲート電荷
    レベルの関数としての前記第２の内部ノードと前記基準
    電位の間で第２の伝導率の経路が生成されることを特徴
    とする不揮発性メモリ装置。
18. 【請求項１８】請求項17記載の不揮発性メモリ装置にお
    いて、各前記リコールゲートは、前記第１の制御信号に
    応答するトランジスタスイッチを備え、前記基準電位は
    接地電位であることを特徴とする不揮発性メモリ装置。
19. 【請求項１９】請求項17記載の不揮発性メモリ装置にお
    いて、前記の揮発性メモリが、相互結合されたトランジ
    スタラッチを備え、そして、前記の記憶されたデータビ
    ットの状態を表す前記第１と第２の伝導率経路間の伝導
    率の差によって前記の内部ノード間に電圧レベルの差が
    引き起こされ、前記電圧レベルの差は、前記の記憶され
    たデータビット状態を前記ラッチにラッチさせるために
    必要とされる最少しきい電圧以上のレベルであることを
    特徴とする不揮発性メモリ装置。
20. 【請求項２０】不揮発性メモリ装置において：第１及び
    第２の内部ノードに相補電圧レベルとして２進データを
    記憶するための揮発性半導体メモリセルを備え；前記の
    揮発性のメモリセルに対して読み取り及び書き込みを実
    行するための手段を備え；電気的に絶縁された浮遊ゲー
    ト導体間の電荷レベル差として前記２進データを記憶す
    るための第１及び第２の前記浮遊ゲート導体を含む第１
    及び第２の不揮発性メモリセルを有する不揮発性メモリ
    手段を備え；前記の揮発性メモリセルを前記不揮発性メ
    モリ手段に容量的に結合し、そして、前記の揮発性メモ
    リセルのメモリ状態を前記浮遊ゲート導体にコピーする
    ための手段を備え、その結果、前記第１の浮遊ゲート導
    体には第１の電荷レベルが、また、前記第２の浮遊ゲー
    ト導体には第２の電荷レベルが生成され、コピーするた
    めの前記手段は、第１及び第２の浮遊ゲートに対応して
    容量的に近接配置された前記の各不揮発性メモリセル内
    に第１及び第２の電極を備え、その結果、記憶制御信号
    を前記電極へ供給すると、前記第１及び第２の浮遊ゲー
    ト導体上の前記第１及び第２の電荷レベルとして、前記
    の揮発性メモリセルの現在のメモリ状態を前記不揮発性
    メモリ手段内に転送させ；及び、前記不揮発性メモリ手
    段のメモリ状態を前記の揮発性メモリセルにコピーさせ
    るための手段を備え、更に、各々の前記内部ノードを前
    記不揮発性メモリセルの１つのそれぞれ選択的に結合す
    るために前記第１の制御信号に応答する第２のゲート作
    用手段を備え、前記第２のゲート作用手段は、その状態
    が前記第１の制御信号によって制御される第１及び第２
    のトランジスタスイッチを備え、前記第１のトランジス
    タスイッチは、前記第１の制御信号に応答して前記第１
    の内部ノードを前記第１の不揮発性メモリセルに結合
    し、そして、前記第２のトランジスタスイッチは、前記
    第１の制御信号に応答して前記第２の内部ノードを前記
    第２の不揮発性メモリセルに結合することを特徴とする
    不揮発性メモリ装置。
21. 【請求項２１】請求項１記載の不揮発性メモリセルにお
    いて、 前記不揮発性メモリセルに電圧を供給する電圧源を備
    え、そして前記第１の不揮発性メモリセルは、第１の電
    気的に消去可能であって、プログラム可能なリードオン
    リーメモリセルから成り、そのリードオンリーメモリセ
    ルは、ソース、前記第１のトランジスタスイッチに接続
    されたドレイン、及び電気的に絶縁された第１の浮遊ゲ
    ートから成る第１の浮遊ゲートトランジスタを有するこ
    とを特徴とし、更に前記第２の不揮発性メモリセルは、
    第２の電気的に消去可能であって、プログラム可能なリ
    ードオンリーメモリセルから成り、そのリードオンリー
    メモリセルは、ソース、前記第２のトランジスタスイッ
    チに接続されたドレイン、及び電気的に絶縁された第２
    の浮遊ゲートから成る第２の浮遊ゲートトランジスタを
    有することを特徴とし、前記第１及び第２の浮遊ゲート
    は、前記第１及び第２の浮遊ゲート間の電荷レベルの差
    として２進データを記憶し、前記第１及び第２の電気的
    に消去可能であって、プログラム可能なリードオンリー
    メモリセルは、 前記浮遊ゲートトランジスタを選択的に接地するための
    第１及び第２の大地絶縁スイッチ手段を備え、前記第１
    の大地絶縁スイッチ手段は、大地に接続されたソース、
    ゲート、及び前記第１の浮遊ゲートトランジスタの前記
    ソースに接続されたドレインを有し、前記第２の大地絶
    縁スイッチ手段は、大地に接続されたソース、ゲート、
    及び前記第２の浮遊ゲートトランジスタの前記ソースに
    接続されたドレインを有し、前記第１のゲート作用手段
    は、前記第１及び第２の大地絶縁スイッチ手段を含んで
    おり、 前記第１及び第２の大地絶縁スイッチ手段の前記ゲート
    に接続され、前記第１及び第２の制御信号から電位を受
    け取るための第１の制御線を備え、前記第１の制御線
    は、前記第１の浮遊ゲートと容量の関係で配置された第
    １の電極を有して、前記第１の浮遊ゲートトランジスタ
    の前記第１の浮遊ゲートに電子をトンネルさせ、前記第
    ２の浮遊ゲートと容量の関係で配置された第２の電極を
    有して、前記第２の浮遊ゲートトランジスタの前記第２
    の浮遊ゲートに電子をトンネルさせ、前記電気的に消去
    可能であって、プログラム可能なリードオンリーメモリ
    セルは、第１の電位レベルが前記第１の制御線に印加さ
    れたとき、グランド電位に結合され、第２の電位レベル
    が前記第１の制御線に印加されたとき、グランド電位か
    ら分離され、 前記第１及び第２のトランジスタスイッチの前記ゲート
    に接続され、そして前記第１及び第２の制御信号から電
    位を受け取るための第２の制御線を備え、前記第２の制
    御線は、前記第１の浮遊ゲートと容量の関係で配置され
    た第１の電極を有して、前記第１の浮遊ゲートから電子
    を除去し、前記第２の浮遊ゲートと容量の関係で配置さ
    れた第２の電極を有して、前記第２の浮遊ゲートから電
    子を除去し、前記第１の浮遊ゲートは、前記第１の内部
    ノード電圧を示す第１の電荷レベルに充電され、前記第
    ２の浮遊ゲートは、前記第２の電位レベルが前記第１の
    制御線に印加され、第３の電位が前記第２の制御線に印
    加されるとき、前記第２の内部ノード電圧を示す第２の
    電荷蓄積レベルに充電され、 前記リコール手段は、前記第１の制御線に前記第１の電
    位レベルを与え、前記第２の制御線に第４の電位レベル
    を与え、それによって前記第１の内部ノードからグラン
    ドまでの導電性経路は前記第１の浮遊ゲートの電荷レベ
    ルに応答し、前記第２の内部ノードからグランドまでの
    導電性経路は前記第２の浮遊ゲートの電荷レベルに応答
    し、前記第１及び第２の浮遊ゲートの前記第１及び第２
    の電荷レベルは前記記憶されたデータビットに相当し、
    それによって前記揮発性メモリセルへの前記電圧源が低
    下し、その後動作電位に上昇したとき、前記揮発性メモ
    リセルは、前記第１及び第２の導電性経路の差を感知
    し、前記記憶されたデータビットを前記揮発性メモリセ
    ルにラッチさせることを特徴とする不揮発性メモリセ
    ル。
22. 【請求項２２】請求項21記載の不揮発性メモリセルにお
    いて、更に：前記第１の内部ノード及び前記第１のトラ
    ンジスタスイッチの前記ドレーンに結合されたドレーン
    及び１つのゲートと１つのソースを持つ第1RAM選択トラ
    ンジスタ；前記第２の内部ノード及び、前記第２のトラ
    ンジスタスイッチの前記ドレーンに接続されたドレー
    ン、及び前記第１のRAM選択トランジスタの前記ゲー
    ト、及び、１つのソースを持つ第２のRAM選択トランジ
    スタ；前記RAM選択トランジスタの前記ゲートに接続さ
    れた行アドレスライン；及び、前記第１のRAM選択トラ
    ンジスタの前記ソースに接続された第１の列ライン、及
    び、前記第２のRAM選択トランジスタの前記ソースに接
    続された第２の列ラインを備え、前記の行アドレスライ
    ン及び前記の列ラインは、セルのアレイにおける特定の
    RAMセルの選択手段を供給することを特徴とする不揮発
    性メモリセル。
23. 【請求項２３】標準の揮発性ランダムアクセスメモリラ
    ッチによって保持された２進データを不揮発性メモリセ
    ルに記憶させて、その後、前記不揮発性メモリセルから
    前記揮発性メモリラッチに前記２進データを呼び出す方
    法であって、前記標準の揮発性ランダムアクセスメモリ
    ラッチは、第１及び第２の内部ノードを有し、前記のラ
    ッチされた揮発性のデータ状態は相補的電圧レベルの形
    態であり、各内部ノードは、第１の制御信号によって作
    動される第１のゲート作用手段によって対応する不揮発
    性メモリセルに選択的に結合され、前記不揮発性メモリ
    セルは、２進データを電荷レベルとして記憶するための
    第１及び第２の浮遊ゲートを含み、各浮遊ゲートは、そ
    のゲートが前記浮遊ゲートであるような対応する浮遊ゲ
    ートトランジスタを含む方法において、 前記第１の制御信号を前記第１のゲート作用手段に付与
    し、前記第１及び第２の内部ノードの前記相補的電圧レ
    ベルを前記対応する第１及び第２の浮遊ゲートトランジ
    スタにゲート作用をし、前記第１のゲート作用手段は、
    その状態が前記第１の制御信号によって制御される第１
    及び第２のトランジスタスイッチを有し、前記第１のト
    ランジスタスイッチは、前記第１の制御信号に応答し
    て、前記第１の内部ノードを第１の浮遊ゲートトランジ
    スタに結合させ、前記第２のトランジスタスイッチは、
    前記第１の制御信号に応答して、前記第２の内部ノード
    を第２の浮遊ゲートトランジスタに結合させ、 前記第１の電荷レベルを前記第１の浮遊ゲートに、前記
    第２の電荷レベルを前記第２の浮遊ゲートにそれぞれ生
    じさせて、前記第１及び第２の浮遊ゲート間に電荷レベ
    ルの差を生じさせ、前記電荷レベルの差は、前記の揮発
    性のメモリラッチのラッチされた前記データ状態に対応
    することを特徴とする方法。
24. 【請求項２４】標準の揮発性ランダムアクセスメモリラ
    ッチによって保持された２進データを不揮発性メモリセ
    ルに記憶させて、その後、前記不揮発性メモリセルに記
    憶されたデータから前記揮発性メモリラッチに呼び出す
    方法であって、前記揮発性メモリラッチは第１及び第２
    の内部ノードを有し、前記ラッチされた揮発性データの
    状態は相補的電圧レベルの形態であり、各内部ノード
    は、第１の制御信号によって作動された第１のゲート作
    用手段によって対応する不揮発性メモリセルに選択的に
    結合され、前記不揮発性メモリセルは、第１及び第２の
    浮遊ゲートを含んでいて電荷レベルとして２進データを
    記憶し、各浮遊ゲートは、そのゲートが前記浮遊ゲート
    である対応する浮遊ゲートトランジスタを含んでいる方
    法において、 前記第１の制御信号を前記第１のゲート作用手段に与え
    て、前記第１及び第２の内部ノードの相補的電圧レベル
    を前記対応する第１及び第２の浮遊ゲートトランジスタ
    にゲート作用させ、前記第１のゲート作用手段は、その
    状態が前記第１の制御信号によって制御される第１及び
    第２のトランジスタスイッチを含んでおり、前記第１の
    トランジスタスイッチは、前記第１の制御信号に応答し
    て前記第１の内部ノードを前記第１の浮遊ゲートトラン
    ジスタに結合し、前記第２のトランジスタスイッチは、
    前記第１の制御信号に応答して前記第２の内部ノードを
    前記第２の浮遊ゲートトランジスタに結合し、 第１の電荷レベルを前記第１の浮遊ゲート上で生成し、
    そして第２の電荷レベルを前記第２の浮遊ゲート上で生
    成して、前記第１の浮遊ゲートと前記第２の浮遊ゲート
    との間の電荷レベルの差を生成し、前記電荷レベルの差
    は、前記揮発性メモリラッチのラッチされたデータの状
    態に対応し、 第２の制御信号によって作動された第２のゲート作用手
    段に、前記第１の浮遊ゲートと前記第２の浮遊ゲートと
    の間の前記電荷レベルの差を選択的に感知させて、前記
    電荷レベルの差に対応するデータの状態を前記揮発性メ
    モリラッチに選択的にラッチさせ、前記第２のゲート作
    用手段に、前記電荷レベルの差を選択的に感知させて前
    記電荷レベルの差に対応するデータの状態に選択的にラ
    ッチさせる工程が、更に、 前記揮発性メモリラッチの電荷電位を所定の値以下に低
    下させ、それによって前記ラッチされた２進データの状
    態を不確定にし、 前記第１の制御信号を前記第１のゲート作用手段に与え
    て、前記第１の浮遊ゲートトランジスタと前記第１の内
    部ノードの間に導電性経路を形成し、それによって第１
    の電圧レベルが前記第１の内部ノードに結合され、 前記第２の制御信号を前記第２のゲート作用手段に与え
    て、前記第２の浮遊ゲートトランジスタと前記第２の内
    部ノードの間に導電性経路を形成し、それによって第２
    の電圧レベルが前記第２の内部ノードに結合され、 前記電源電位を所定の電源電圧まで上昇させることを特
    徴とする方法。