JP2834258B2 - ゲート回路 - Google Patents
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Description
本発明は、ゲート回路に関し、特に、BiCMOSゲート回
路に関する。
路に関する。
従来のBiCMOS回路の公知例には、特開昭59-11034号公
報、特開昭60-125015号公報、または特開平1-126824号
公報などがある。 第３図に、従来例のBiCMOSインバータ回路を示す。端
子10は入力端子、端子11は出力端子である。また、端子
12は、電源電圧端子である。 第３図の回路では、Ｐチャネル型MOSFET108がバイポ
ーラトランジスタ112を駆動し、バイポーラトランジス
タ112が出力端子11に接続された容量性負荷に電荷を充
電する。 Ｎチャネル型MOSFET110は、バイポーラトランジスタ1
13を駆動し、バイポーラトランジスタ113が端子11に接
続された容量性負荷の電荷を放電する。バイポーラトラ
ンジスタ113が負荷の電荷を放電するときに、オフとな
るバイポーラトランジスタ112のベース電荷を、Ｎチャ
ネル型MOSFET109が引き抜き、バイポーラトランジスタ1
12、113を貫通する過大な電流を防ぐ。バイポーラトラ
ンジスタ112が負荷に電荷を充電するときに、オフとな
るバイポーラトランジスタ113のベース電荷を、Ｎチャ
ネル型MOSFET111が引き抜き、バイポーラトランジスタ1
12、113を貫通する過大な電流を防ぐ。端子13および14
は、GNDに接続するか、もしくは、GNDより高い電位に固
定する。後者の場合は、MOSFETのドレイン・ソース間に
印加される電圧が電源電圧よりも低くなるので、CMOSと
異なり、耐圧が電源電圧よりも低いMOSFETを用いても回
路を構成することができる。 このようにして、BiCMOS回路では、高速かつ低消費電
力の回路動作を実現できる。
報、特開昭60-125015号公報、または特開平1-126824号
公報などがある。 第３図に、従来例のBiCMOSインバータ回路を示す。端
子10は入力端子、端子11は出力端子である。また、端子
12は、電源電圧端子である。 第３図の回路では、Ｐチャネル型MOSFET108がバイポ
ーラトランジスタ112を駆動し、バイポーラトランジス
タ112が出力端子11に接続された容量性負荷に電荷を充
電する。 Ｎチャネル型MOSFET110は、バイポーラトランジスタ1
13を駆動し、バイポーラトランジスタ113が端子11に接
続された容量性負荷の電荷を放電する。バイポーラトラ
ンジスタ113が負荷の電荷を放電するときに、オフとな
るバイポーラトランジスタ112のベース電荷を、Ｎチャ
ネル型MOSFET109が引き抜き、バイポーラトランジスタ1
12、113を貫通する過大な電流を防ぐ。バイポーラトラ
ンジスタ112が負荷に電荷を充電するときに、オフとな
るバイポーラトランジスタ113のベース電荷を、Ｎチャ
ネル型MOSFET111が引き抜き、バイポーラトランジスタ1
12、113を貫通する過大な電流を防ぐ。端子13および14
は、GNDに接続するか、もしくは、GNDより高い電位に固
定する。後者の場合は、MOSFETのドレイン・ソース間に
印加される電圧が電源電圧よりも低くなるので、CMOSと
異なり、耐圧が電源電圧よりも低いMOSFETを用いても回
路を構成することができる。 このようにして、BiCMOS回路では、高速かつ低消費電
力の回路動作を実現できる。
今、回路の電源電圧をVCCで表すこととする。バイポ
ーラトランジスタのベース・エミッタ間には電位差VBE
が存在するため、第３図の従来BiCMOS回路では、バイポ
ーラトランジスタ112が負荷容量を充電したときにベー
スが達する電位VCCからVBEだけ低い電位が、ハイレベル
出力値VHとなる。すなわち、 VH＝VCC−VBE 式（１） ハイレベル出力VHが次段に入力されると、次段ではＮ
チャネル型MOSFET110がオンになり、これがバイポーラ
トランジスタ113を駆動して、負荷容量の放電動作が起
こる。このとき、バイポーラトランジスタ113のベース
電位はVBEまで上昇しているので、Ｎチャネル型MOSFET1
10のソース電位もVBEとなる。Ｎチャネル型MOSFET110の
ゲートにはハイレベルVHが入力されているから、ゲート
・ソース間に印加される電圧VGSは、 VGS＝VH−VBE＝VCC−２VBE 式（２） となる。負荷容量の放電動作が始まった直後は、Ｎチ
ャネル型MOSFET110のドレイン電位はハイレベルVHに一
致しているので、ドレイン・ソース間に印加される電圧
VDSも、 VDS＝VH−VBE＝VCC−２VBE 式（３） となる。 式（２）および式（３）は、Ｎチャネル型MOSFET110
の動作に関して、電源電圧VCCから２VBEだけ電圧をロス
していることを意味している。もし、CMOS回路などのよ
うにバイポーラトランジスタを含まない回路であれば、
このようなVBEに起因する電圧ロスは起こらないから、
ゲート・ソース間およびドレイン・ソース間には電源電
圧VCCがそのまま印加される。 MOSFETの電流−電圧特性図（第４図）上に、２VBEの
電圧ロスがない場合の動作点Ａと、２VBEの電圧ロスが
生じる実際の動作点Ｂを示した。動作点Ａに比べて動作
点Ｂでは、ドレイン電流が減少する。これはバイポーラ
トランジスタ113の駆動力を弱めることになり、負荷容
量放電速度を低下させる。電源電圧VCCを低下させる
と、電圧ロス２VBEがVCCに対して占める割合が増加する
ので、この現象は顕著になり、回路のスイッチング速度
は急激に低下する。このように、従来のBiCMOS回路で
は、低電圧で高速動作することができない。 ところが近年、素子の微細化に伴い、素子耐圧が低下
すること、高集積化に伴う消費電力の増大を極力抑える
必要があることなどから、電源を低電圧化することが避
けられない。これは、低電圧で高速動作できない従来の
BiCMOS回路にとって、大きな問題となりつつある。 また、一般にゲート回路の出力端子同士を結線するこ
とにより論理演算を行なうことができれば、少ない段数
で論理が構成できるので、高速な動作が実現できるが、
従来のBiCMOS回路では行なえない。これは、回路にプル
アップとプルダウンの動作があり、一方のゲート回路で
プルアップ動作を、他方のゲート回路でプルダウン動作
を行なった場合、出力論理値が定まらなくなり、しか
も、電源とGNDが短絡した状態になってしまうためであ
る。 本発明の目的は、バイポーラトランジスタのベース・
エミッタ間電圧に起因した駆動力の低下が起こらず、電
源を低電圧化しても高速動作するBiCMOS回路を実現する
ことである。 本発明の他の目的は、出力端子同士を結線した高速な
論理演算が行なうことが可能なBiCMOS回路を実現するこ
とである。
ーラトランジスタのベース・エミッタ間には電位差VBE
が存在するため、第３図の従来BiCMOS回路では、バイポ
ーラトランジスタ112が負荷容量を充電したときにベー
スが達する電位VCCからVBEだけ低い電位が、ハイレベル
出力値VHとなる。すなわち、 VH＝VCC−VBE 式（１） ハイレベル出力VHが次段に入力されると、次段ではＮ
チャネル型MOSFET110がオンになり、これがバイポーラ
トランジスタ113を駆動して、負荷容量の放電動作が起
こる。このとき、バイポーラトランジスタ113のベース
電位はVBEまで上昇しているので、Ｎチャネル型MOSFET1
10のソース電位もVBEとなる。Ｎチャネル型MOSFET110の
ゲートにはハイレベルVHが入力されているから、ゲート
・ソース間に印加される電圧VGSは、 VGS＝VH−VBE＝VCC−２VBE 式（２） となる。負荷容量の放電動作が始まった直後は、Ｎチ
ャネル型MOSFET110のドレイン電位はハイレベルVHに一
致しているので、ドレイン・ソース間に印加される電圧
VDSも、 VDS＝VH−VBE＝VCC−２VBE 式（３） となる。 式（２）および式（３）は、Ｎチャネル型MOSFET110
の動作に関して、電源電圧VCCから２VBEだけ電圧をロス
していることを意味している。もし、CMOS回路などのよ
うにバイポーラトランジスタを含まない回路であれば、
このようなVBEに起因する電圧ロスは起こらないから、
ゲート・ソース間およびドレイン・ソース間には電源電
圧VCCがそのまま印加される。 MOSFETの電流−電圧特性図（第４図）上に、２VBEの
電圧ロスがない場合の動作点Ａと、２VBEの電圧ロスが
生じる実際の動作点Ｂを示した。動作点Ａに比べて動作
点Ｂでは、ドレイン電流が減少する。これはバイポーラ
トランジスタ113の駆動力を弱めることになり、負荷容
量放電速度を低下させる。電源電圧VCCを低下させる
と、電圧ロス２VBEがVCCに対して占める割合が増加する
ので、この現象は顕著になり、回路のスイッチング速度
は急激に低下する。このように、従来のBiCMOS回路で
は、低電圧で高速動作することができない。 ところが近年、素子の微細化に伴い、素子耐圧が低下
すること、高集積化に伴う消費電力の増大を極力抑える
必要があることなどから、電源を低電圧化することが避
けられない。これは、低電圧で高速動作できない従来の
BiCMOS回路にとって、大きな問題となりつつある。 また、一般にゲート回路の出力端子同士を結線するこ
とにより論理演算を行なうことができれば、少ない段数
で論理が構成できるので、高速な動作が実現できるが、
従来のBiCMOS回路では行なえない。これは、回路にプル
アップとプルダウンの動作があり、一方のゲート回路で
プルアップ動作を、他方のゲート回路でプルダウン動作
を行なった場合、出力論理値が定まらなくなり、しか
も、電源とGNDが短絡した状態になってしまうためであ
る。 本発明の目的は、バイポーラトランジスタのベース・
エミッタ間電圧に起因した駆動力の低下が起こらず、電
源を低電圧化しても高速動作するBiCMOS回路を実現する
ことである。 本発明の他の目的は、出力端子同士を結線した高速な
論理演算が行なうことが可能なBiCMOS回路を実現するこ
とである。
本願で開示される代表的なゲート回路は、 （１）そのコレクタが出力（３）に接続された負荷を
駆動し、そのエミッタが第１動作電位点（GND）に接続
され、該出力をプルダウンするNPNバイポーラトランジ
スタ（107）と、 （２）そのゲートが上記出力（３）の反転信号に応答
する第１のＰチャネル型MOSFET（100）と、 （３）そのソース・ドレイン経路が上記第１のＰチャ
ネル型MOSFET（100）のソース・ドレイン経路と直列接
続され、そのゲートが入力信号（1,2）に応答する第２
のＰチャネル型MOSFET（101,102）とを具備し、 第２の動作電位点（6,VCC）と上記NPNバイポーラトラ
ンジスタ（107）のベースを結ぶ電流経路の導通／非導
通が、上記第１のＰチャネル型MOSFET（100）と上記第
２のＰチャネル型MOSFET（101,102）とによって制御さ
れることを特徴とする（第１図参照）。 本発明の具体的実施形態では、Ｐチャネル型MOSFETを
介して電源からベースに電流を供給することにより、プ
ルダウン動作を行なうバイポーラトランジスタを駆動す
る。第１図の２入力AND回路では、Ｐチャネル型MOSFET1
01と102がこれに相当する。 また、本発明の具体的実施形態では、プリチャージ方
式の回路とする。Ｐチャネル型MOSFETにより、出力とな
るバイポーラトランジスタのコレクタ端子を電源電圧V
CCまでプリチャージする。第１図の２入力AND回路で
は、Ｐチャネル型MOSFET103がこれに相当する。
駆動し、そのエミッタが第１動作電位点（GND）に接続
され、該出力をプルダウンするNPNバイポーラトランジ
スタ（107）と、 （２）そのゲートが上記出力（３）の反転信号に応答
する第１のＰチャネル型MOSFET（100）と、 （３）そのソース・ドレイン経路が上記第１のＰチャ
ネル型MOSFET（100）のソース・ドレイン経路と直列接
続され、そのゲートが入力信号（1,2）に応答する第２
のＰチャネル型MOSFET（101,102）とを具備し、 第２の動作電位点（6,VCC）と上記NPNバイポーラトラ
ンジスタ（107）のベースを結ぶ電流経路の導通／非導
通が、上記第１のＰチャネル型MOSFET（100）と上記第
２のＰチャネル型MOSFET（101,102）とによって制御さ
れることを特徴とする（第１図参照）。 本発明の具体的実施形態では、Ｐチャネル型MOSFETを
介して電源からベースに電流を供給することにより、プ
ルダウン動作を行なうバイポーラトランジスタを駆動す
る。第１図の２入力AND回路では、Ｐチャネル型MOSFET1
01と102がこれに相当する。 また、本発明の具体的実施形態では、プリチャージ方
式の回路とする。Ｐチャネル型MOSFETにより、出力とな
るバイポーラトランジスタのコレクタ端子を電源電圧V
CCまでプリチャージする。第１図の２入力AND回路で
は、Ｐチャネル型MOSFET103がこれに相当する。
本願で開示される代表的なゲート回路によれば、出力
プルダウン用のNPNバイポーラトランジスタ（107）のベ
ースは第１のＰチャネル型MOSFET（100）のドレイン信
号と第２のＰチャネル型MOSFET（101,102）のドレイン
信号とによって駆動されるため、従来の回路で問題とな
ったベース・エミッタ間電圧VBEに起因する駆動能力の
低下は起こらない。 本発明の具体的実施形態ではＰチャネル型MOSFET10
1、102のソース端子が電源電圧VCCに接続され、このＰ
チャネル型MOSFETのドレイン端子によってバイポーラト
ランジスタが駆動されるため、プルダウン動作のとき
に、従来回路で問題となったようなベース・エミッタ間
電圧VBEに起因する駆動力の低下が起こらず、低電圧で
も高速なスイッチングが行われる。 また、本発明の具体的実施形態によるBiCMOS回路はプ
リチャージ回路であり、プルアップ動作部がなく、プル
ダウン動作部のみを備えているので、複数の出力端子を
結線した高速な論理演算を行なうことが可能となる。
プルダウン用のNPNバイポーラトランジスタ（107）のベ
ースは第１のＰチャネル型MOSFET（100）のドレイン信
号と第２のＰチャネル型MOSFET（101,102）のドレイン
信号とによって駆動されるため、従来の回路で問題とな
ったベース・エミッタ間電圧VBEに起因する駆動能力の
低下は起こらない。 本発明の具体的実施形態ではＰチャネル型MOSFET10
1、102のソース端子が電源電圧VCCに接続され、このＰ
チャネル型MOSFETのドレイン端子によってバイポーラト
ランジスタが駆動されるため、プルダウン動作のとき
に、従来回路で問題となったようなベース・エミッタ間
電圧VBEに起因する駆動力の低下が起こらず、低電圧で
も高速なスイッチングが行われる。 また、本発明の具体的実施形態によるBiCMOS回路はプ
リチャージ回路であり、プルアップ動作部がなく、プル
ダウン動作部のみを備えているので、複数の出力端子を
結線した高速な論理演算を行なうことが可能となる。
以下、本発明の実施例を説明する。 第１図は、本発明の一実施例を示すゲート回路の構成
図である。 100、101、102、103、104はＰチャネル型MOSFET、10
5、106はＮチャネル型MOSFET、107はNPNバイポーラトラ
ンジスタである。尚、Ｐチャネル型MOSFET101と102はバ
イポーラトランジスタ107のベースを駆動する論理回路
構成用のFET、Ｐチャネル型MOSFET103はプリチャージ素
子、バイポーラトランジスタ107は出力の容量性負荷を
放電するためのトランジスタ、Ｎチャネル型MOSFET105
はバイポーラトランジスタ107のベース電荷を放電する
ためのFETとしてそれぞれ動作する。また、Ｐチャネル
型MOSFET100、104およびＮチャネル型MOSFET106は、出
力をフィードバックしてFET101、102のソースと電源電
圧端子間の接続を制御する部分を構成する。１と２は入
力端子、３は出力端子、６、７、８は同一の電源電圧端
子である。 端子４と端子５には、第２図に示すようなそれぞれ互
いに逆相のクロック信号φ１およびφ２が入力される。
なお、各ゲートごとに新たにインバータを設け、そのイ
ンバータにクロック信号φ２を入力してクロック信号φ
１に相当する信号を発生させてもよい。この場合は、１
相クロックφ２のみを各ゲートに与えればよい。 まず、プリチャージを行なうために、φ１を低レベル
０（≡GND）、φ２を高レベルVCCにすると、Ｐチャネル
型MOSFET103とＮチャネル型MOSFET105がオンとなり、Ｐ
チャネル型MOSFET103は出力端子３の電位をVCCまで引き
上げる。このとき、Ｐチャネル型MOSFET104がオフ、Ｎ
チャネル型MOSFET106がオンとなるので、Ｐチャネル型M
OSFET100はゲートの電位が０に下がってオンとなり、Ｐ
チャネル型MOSFET101と102のソースがVCCまで引き上げ
られるが、前段の出力もプリチャージされてVCCとなる
ので、入力端子１と２の電位もVCCになり、Ｐチャネル
型MOSFET101と102はオフになる。 また、バイポーラトランジスタ107のベース電荷は、
Ｎチャネル型MOSFET105を通して引き抜かれるので、バ
イポーラトランジスタ107はオフになる。 次に、プリチャージを終了するためにクロック信号φ
１をVCC、φ２を０にすると、Ｐチャネル型MOSFET103と
Ｎチャネル型MOSFET105はオフとなる。 ここで、入力端子１と２の少なくとも一方に、低レベ
ル０の信号が入力されると、Ｐチャネル型MOSFET101ま
たは102がオンとなり、バイポーラトランジスタ107を駆
動する。バイポーラトランジスタ107はオンとなって、
出力３に接続された容量性負荷の放電動作を行ない、出
力３の電位が低下する。出力３の電位が低下するにつれ
てＰチャネル型MOSFET104がオン、Ｎチャネル型MOSFET1
06がオフとなるので、Ｎチャネル型MOSFET100はゲート
電位がVCCに上昇してオフとなる。Ｎチャネル型MOSFET1
00がオフとなることによって、電源電圧端子とバイポー
ラトランジスタ107のベースとの間の電流経路が断たれ
るので、負荷の放電動作終了後にバイポーラトランジス
タ107のベースに定常的に電流が流れ込むことが防がれ
る。バイポーラトランジスタ107は、ベースに流れ込ん
だ電荷が蓄積されたままとなるので、オンの状態が保た
れ、出力電圧は０に達するまで低下する。 一方、入力端子１と２のいずれも入力電圧がVCCのま
まであった場合は、出力電圧もVCCのままとなる。した
がって、第１図の回路は、２入力のAND回路になってい
る。 ところで、Ｐチャネル型MOSFET101または102は、バイ
ポーラトランジスタ107を駆動するとき、ソースは電源
電圧VCCに接続され、ゲートには低レベル０が入力さ
れ、ドレインの電位はVBEになっているから、ゲート・
ソース間とドレイン・ソース間に印加される電圧の大き
さは、それぞれVCC、VCC−VBEである。これは第４図の
電流−電圧特性図では、動作点Ｃで表される。ドレイン
・ソース間電圧がVBEだけ低下するが、ゲート・ソース
間電圧のロスは全く起こらないので、動作点Ａとほぼ等
しいドレイン電流が流れ、バイポーラトランジスタ107
を強力に駆動することができる。したがって、第５図に
示すように、本発明による回路では、3V以下の低電圧で
も、従来BiCMOS回路のように極端な駆動力の低下は起こ
らず、高速に動作する。 端子９は、GNDに接続するか、もしくは、GNDより若干
高い電位に固定する。後者の場合は、バイポーラトラン
ジスタ107のベース端子に接続された寄生容量を充電す
るために要する時間が低減され、より高速化を図ること
ができる。 なお、本実施例で、Ｐチャネル型MOSFET、Ｎチャネル
型MOSFET、NPNバイポーラトランジスタを、それぞれ、
Ｎチャネル型MOSFET、Ｐチャネル型MOSFET、PNPバイポ
ーラトランジスタに置き換えると、２入力OR回路が得ら
れる。また、以下の実施例でも、同様な置き換えができ
る。 第６図は本発明の他の実施例を示すゲート回路の構成
図で、２入力AND回路を示している。 114〜118はＰチャネル型MOSFET、119、120はＮチャネ
ル型MOSFET、121はNPNバイポーラトランジスタである。
15、16は入力端子、17は出力端子、20、21、22は同一の
電源電圧端子である。端子18、19には、プリチャージ制
御用のクロック信号φ１、φ２がそれぞれ入力される。
また、端子23は第１図の実施例と同様にGNDまたはGNDよ
り若干高い電位に固定される。 第６図の実施例は、第１図の実施例とほとんど同じ構
成である。唯一の違いは、論理回路構成用のＰチャネル
型MOSFET（第１図では101と102、第６図では114と115）
とゲートが出力の反転信号を受けるＰチャネル型MOSFET
（第図１では100、第図６では116）の位置が互いに逆に
なっている点で、動作は第１図の実施例と全く同じなの
で、説明を省略する。 第７図は、本発明の他の実施例を示すゲート回路で
り、２入力OR回路を示している。 122〜126はＰチャネル型MOSFET、127〜129はＮチャネ
ル型MOSFET、130はNPNバイポーラトランジスタである。
24、25は入力端子、26は出力端子、30、31、32は同一の
電源電圧端子である。端子27にはクロック信号φ１、端
子28と29にはクロック信号φ２がそれぞれ入力される。
また、端子33は、GNDまたはGNDより若干高い電位に固定
される。 第１図の実施例では、論理回路構成用の複数のＰチャ
ネル型MOSFETを並列に接続することにより、AND演算が
行なわれた。これに対して、本実施例では、論理回路構
成用のＰチャネル型MOSFET123、124を直列に接続するこ
とにより、２入力のOR演算を行なうものである。 本実施例では、バイポーラトランジスタ130のベース
電荷放電用のＮチャネル型MOSFET128以外にも、クロッ
ク信号φ２に駆動されるＮチャネル型MOSFET127を備え
ていることが、第１図の実施例と異なっている。 以下に、第１図の実施例と異なる点を重点に、動作を
説明する。 プリチャージが終了すると、入力24と25、出力26の電
位は、VCCになっている。本実施例では、論理回路構成
用のＰチャネル型MOSFET123と124は、直列接続されてい
るので、２入力24と25の両方に低レベル０が入力され、
Ｐチャネル型MOSFET123と124の両方がオンになったとき
のみ、バイポーラトランジスタ130を駆動してプルダウ
ン動作を行ない、出力が０となる。 ところが、プリチャージが終了したときに、もし、Ｐ
チャネル型MOSFET124のソースが低レベル０よりも高い
電位に保持されていたとすると、Ｐチャネル型MOSFET12
3がオフのままでも、124がオンになるだけでＰチャネル
型MOSFET124のソース接合容量からバイポーラトランジ
スタ130のベースへ電荷の移動が生じ、バイポーラトラ
ンジスタ130がプルダウン動作を起こしてしまう可能性
がある。このような誤動作を防ぐために、Ｐチャネル型
MOSFET124のソース電位を低レベル０にプリチャージす
るＮチャネル型MOSFET127が接続されている。 さらに、論理回路構成用のＰチャネル型MOSFETが３つ
以上直列接続されている場合は、最も電源電圧端子に近
いＰチャネル型MOSFETを除くすべての論理回路構成用MO
SFETのソースに、それぞれプリチャージ用の同様なＮチ
ャネル型MOSFETを接続すればよい。 第８図は、本発明の他の実施例のゲート回路の構成図
であり、２入力OR回路を示している。 131〜135はＰチャネル型MOSFET、136〜139はＮチャネ
ル型MOSFET、140はNPNバイポーラトランジスタである。
34、35は入力端子、36は出力端子、39、40、41は同一の
電源電圧端子である。端子37、38にはクロック信号
φ１、φ２がそれぞれ入力される。また、端子42は、GN
DまたはGNDより若干高い電位に固定される。 本実施例では、第７図の実施例と同様に、論理回路構
成用のＰチャネル型MOSFET132と133が直列接続されてお
り、２入力OR演算を行なう回路である。ただし、第７図
の実施例とは異なり、Ｐチャネル型MOSFET133のソース
電位を低レベル０にプリチャージするＮチャネル型MOSF
ETは接続されていない。そのかわりに、バイポーラトラ
ンジスタ140のベースと端子42の間に、Ｎチャネル型MOS
FET137と138が並列接続されていて、ゲートがそれぞれ
入力34、35を受ける。入力34と35のいずれかが高レベル
VCCであれば、Ｎチャネル型MOSFET137と138のいずれか
はオンとなるので、バイポーラトランジスタ140のベー
ス電位は、端子42と同電位に保たれ、NPNバイポーラト
ランジスタ140はオンにならない。したがって、第７図
の実施例の説明中に述べたような誤動作はやはり起こら
ない。 第９図は、本発明の他の実施例を示すゲート回路の構
成図であって、２つのゲート回路の出力端子を結線する
ことにより、２入力AND演算を行なう例を示している。 141〜144、148〜151はＰチャネル型MOSFET、145、14
6、152、153はＮチャネル型MOSFET、147と154はNPNバイ
ポーラトランジスタである。43、50は入力端子、46〜4
8、53〜55は同一の電源電圧端子、57は２つのバッファ
ゲート回路の出力を結線した出力端子である。また、44
と51にはクロック信号φ１、45と52にはφ２が入力され
る。端子49と56は、GNDまたはGNDより若干高い電位に固
定される。 本発明によって提供されるゲート回路では、出力が高
レベルVCCのときはバイポーラトランジスタがオフ、低
レベル０のときはオンになっているから、本実施例のよ
うに各ゲート回路の出力端子を結線すると、少なくとも
１つの出力が０であると結線したときの出力は０とな
る。即ち、結線によってAND演算が行なわれる。 本実施例では、最も簡単な例として、２入力AND演算
を行なう例を示した。第１図の２入力ANDゲート回路で
は、１つのバイポーラトランジスタを駆動するＰチャネ
ル型MOSFETが２つ接続されているのに対し、本実施例で
は１つしか接続されておらず、ベースに接続された寄生
容量が小さく、より高速化が図られている。 また、ORゲートや複合ゲートなど、さらに複雑なゲー
ト回路間でも、結線によるAND演算が行なえることは、
言うまでもない。
図である。 100、101、102、103、104はＰチャネル型MOSFET、10
5、106はＮチャネル型MOSFET、107はNPNバイポーラトラ
ンジスタである。尚、Ｐチャネル型MOSFET101と102はバ
イポーラトランジスタ107のベースを駆動する論理回路
構成用のFET、Ｐチャネル型MOSFET103はプリチャージ素
子、バイポーラトランジスタ107は出力の容量性負荷を
放電するためのトランジスタ、Ｎチャネル型MOSFET105
はバイポーラトランジスタ107のベース電荷を放電する
ためのFETとしてそれぞれ動作する。また、Ｐチャネル
型MOSFET100、104およびＮチャネル型MOSFET106は、出
力をフィードバックしてFET101、102のソースと電源電
圧端子間の接続を制御する部分を構成する。１と２は入
力端子、３は出力端子、６、７、８は同一の電源電圧端
子である。 端子４と端子５には、第２図に示すようなそれぞれ互
いに逆相のクロック信号φ１およびφ２が入力される。
なお、各ゲートごとに新たにインバータを設け、そのイ
ンバータにクロック信号φ２を入力してクロック信号φ
１に相当する信号を発生させてもよい。この場合は、１
相クロックφ２のみを各ゲートに与えればよい。 まず、プリチャージを行なうために、φ１を低レベル
０（≡GND）、φ２を高レベルVCCにすると、Ｐチャネル
型MOSFET103とＮチャネル型MOSFET105がオンとなり、Ｐ
チャネル型MOSFET103は出力端子３の電位をVCCまで引き
上げる。このとき、Ｐチャネル型MOSFET104がオフ、Ｎ
チャネル型MOSFET106がオンとなるので、Ｐチャネル型M
OSFET100はゲートの電位が０に下がってオンとなり、Ｐ
チャネル型MOSFET101と102のソースがVCCまで引き上げ
られるが、前段の出力もプリチャージされてVCCとなる
ので、入力端子１と２の電位もVCCになり、Ｐチャネル
型MOSFET101と102はオフになる。 また、バイポーラトランジスタ107のベース電荷は、
Ｎチャネル型MOSFET105を通して引き抜かれるので、バ
イポーラトランジスタ107はオフになる。 次に、プリチャージを終了するためにクロック信号φ
１をVCC、φ２を０にすると、Ｐチャネル型MOSFET103と
Ｎチャネル型MOSFET105はオフとなる。 ここで、入力端子１と２の少なくとも一方に、低レベ
ル０の信号が入力されると、Ｐチャネル型MOSFET101ま
たは102がオンとなり、バイポーラトランジスタ107を駆
動する。バイポーラトランジスタ107はオンとなって、
出力３に接続された容量性負荷の放電動作を行ない、出
力３の電位が低下する。出力３の電位が低下するにつれ
てＰチャネル型MOSFET104がオン、Ｎチャネル型MOSFET1
06がオフとなるので、Ｎチャネル型MOSFET100はゲート
電位がVCCに上昇してオフとなる。Ｎチャネル型MOSFET1
00がオフとなることによって、電源電圧端子とバイポー
ラトランジスタ107のベースとの間の電流経路が断たれ
るので、負荷の放電動作終了後にバイポーラトランジス
タ107のベースに定常的に電流が流れ込むことが防がれ
る。バイポーラトランジスタ107は、ベースに流れ込ん
だ電荷が蓄積されたままとなるので、オンの状態が保た
れ、出力電圧は０に達するまで低下する。 一方、入力端子１と２のいずれも入力電圧がVCCのま
まであった場合は、出力電圧もVCCのままとなる。した
がって、第１図の回路は、２入力のAND回路になってい
る。 ところで、Ｐチャネル型MOSFET101または102は、バイ
ポーラトランジスタ107を駆動するとき、ソースは電源
電圧VCCに接続され、ゲートには低レベル０が入力さ
れ、ドレインの電位はVBEになっているから、ゲート・
ソース間とドレイン・ソース間に印加される電圧の大き
さは、それぞれVCC、VCC−VBEである。これは第４図の
電流−電圧特性図では、動作点Ｃで表される。ドレイン
・ソース間電圧がVBEだけ低下するが、ゲート・ソース
間電圧のロスは全く起こらないので、動作点Ａとほぼ等
しいドレイン電流が流れ、バイポーラトランジスタ107
を強力に駆動することができる。したがって、第５図に
示すように、本発明による回路では、3V以下の低電圧で
も、従来BiCMOS回路のように極端な駆動力の低下は起こ
らず、高速に動作する。 端子９は、GNDに接続するか、もしくは、GNDより若干
高い電位に固定する。後者の場合は、バイポーラトラン
ジスタ107のベース端子に接続された寄生容量を充電す
るために要する時間が低減され、より高速化を図ること
ができる。 なお、本実施例で、Ｐチャネル型MOSFET、Ｎチャネル
型MOSFET、NPNバイポーラトランジスタを、それぞれ、
Ｎチャネル型MOSFET、Ｐチャネル型MOSFET、PNPバイポ
ーラトランジスタに置き換えると、２入力OR回路が得ら
れる。また、以下の実施例でも、同様な置き換えができ
る。 第６図は本発明の他の実施例を示すゲート回路の構成
図で、２入力AND回路を示している。 114〜118はＰチャネル型MOSFET、119、120はＮチャネ
ル型MOSFET、121はNPNバイポーラトランジスタである。
15、16は入力端子、17は出力端子、20、21、22は同一の
電源電圧端子である。端子18、19には、プリチャージ制
御用のクロック信号φ１、φ２がそれぞれ入力される。
また、端子23は第１図の実施例と同様にGNDまたはGNDよ
り若干高い電位に固定される。 第６図の実施例は、第１図の実施例とほとんど同じ構
成である。唯一の違いは、論理回路構成用のＰチャネル
型MOSFET（第１図では101と102、第６図では114と115）
とゲートが出力の反転信号を受けるＰチャネル型MOSFET
（第図１では100、第図６では116）の位置が互いに逆に
なっている点で、動作は第１図の実施例と全く同じなの
で、説明を省略する。 第７図は、本発明の他の実施例を示すゲート回路で
り、２入力OR回路を示している。 122〜126はＰチャネル型MOSFET、127〜129はＮチャネ
ル型MOSFET、130はNPNバイポーラトランジスタである。
24、25は入力端子、26は出力端子、30、31、32は同一の
電源電圧端子である。端子27にはクロック信号φ１、端
子28と29にはクロック信号φ２がそれぞれ入力される。
また、端子33は、GNDまたはGNDより若干高い電位に固定
される。 第１図の実施例では、論理回路構成用の複数のＰチャ
ネル型MOSFETを並列に接続することにより、AND演算が
行なわれた。これに対して、本実施例では、論理回路構
成用のＰチャネル型MOSFET123、124を直列に接続するこ
とにより、２入力のOR演算を行なうものである。 本実施例では、バイポーラトランジスタ130のベース
電荷放電用のＮチャネル型MOSFET128以外にも、クロッ
ク信号φ２に駆動されるＮチャネル型MOSFET127を備え
ていることが、第１図の実施例と異なっている。 以下に、第１図の実施例と異なる点を重点に、動作を
説明する。 プリチャージが終了すると、入力24と25、出力26の電
位は、VCCになっている。本実施例では、論理回路構成
用のＰチャネル型MOSFET123と124は、直列接続されてい
るので、２入力24と25の両方に低レベル０が入力され、
Ｐチャネル型MOSFET123と124の両方がオンになったとき
のみ、バイポーラトランジスタ130を駆動してプルダウ
ン動作を行ない、出力が０となる。 ところが、プリチャージが終了したときに、もし、Ｐ
チャネル型MOSFET124のソースが低レベル０よりも高い
電位に保持されていたとすると、Ｐチャネル型MOSFET12
3がオフのままでも、124がオンになるだけでＰチャネル
型MOSFET124のソース接合容量からバイポーラトランジ
スタ130のベースへ電荷の移動が生じ、バイポーラトラ
ンジスタ130がプルダウン動作を起こしてしまう可能性
がある。このような誤動作を防ぐために、Ｐチャネル型
MOSFET124のソース電位を低レベル０にプリチャージす
るＮチャネル型MOSFET127が接続されている。 さらに、論理回路構成用のＰチャネル型MOSFETが３つ
以上直列接続されている場合は、最も電源電圧端子に近
いＰチャネル型MOSFETを除くすべての論理回路構成用MO
SFETのソースに、それぞれプリチャージ用の同様なＮチ
ャネル型MOSFETを接続すればよい。 第８図は、本発明の他の実施例のゲート回路の構成図
であり、２入力OR回路を示している。 131〜135はＰチャネル型MOSFET、136〜139はＮチャネ
ル型MOSFET、140はNPNバイポーラトランジスタである。
34、35は入力端子、36は出力端子、39、40、41は同一の
電源電圧端子である。端子37、38にはクロック信号
φ１、φ２がそれぞれ入力される。また、端子42は、GN
DまたはGNDより若干高い電位に固定される。 本実施例では、第７図の実施例と同様に、論理回路構
成用のＰチャネル型MOSFET132と133が直列接続されてお
り、２入力OR演算を行なう回路である。ただし、第７図
の実施例とは異なり、Ｐチャネル型MOSFET133のソース
電位を低レベル０にプリチャージするＮチャネル型MOSF
ETは接続されていない。そのかわりに、バイポーラトラ
ンジスタ140のベースと端子42の間に、Ｎチャネル型MOS
FET137と138が並列接続されていて、ゲートがそれぞれ
入力34、35を受ける。入力34と35のいずれかが高レベル
VCCであれば、Ｎチャネル型MOSFET137と138のいずれか
はオンとなるので、バイポーラトランジスタ140のベー
ス電位は、端子42と同電位に保たれ、NPNバイポーラト
ランジスタ140はオンにならない。したがって、第７図
の実施例の説明中に述べたような誤動作はやはり起こら
ない。 第９図は、本発明の他の実施例を示すゲート回路の構
成図であって、２つのゲート回路の出力端子を結線する
ことにより、２入力AND演算を行なう例を示している。 141〜144、148〜151はＰチャネル型MOSFET、145、14
6、152、153はＮチャネル型MOSFET、147と154はNPNバイ
ポーラトランジスタである。43、50は入力端子、46〜4
8、53〜55は同一の電源電圧端子、57は２つのバッファ
ゲート回路の出力を結線した出力端子である。また、44
と51にはクロック信号φ１、45と52にはφ２が入力され
る。端子49と56は、GNDまたはGNDより若干高い電位に固
定される。 本発明によって提供されるゲート回路では、出力が高
レベルVCCのときはバイポーラトランジスタがオフ、低
レベル０のときはオンになっているから、本実施例のよ
うに各ゲート回路の出力端子を結線すると、少なくとも
１つの出力が０であると結線したときの出力は０とな
る。即ち、結線によってAND演算が行なわれる。 本実施例では、最も簡単な例として、２入力AND演算
を行なう例を示した。第１図の２入力ANDゲート回路で
は、１つのバイポーラトランジスタを駆動するＰチャネ
ル型MOSFETが２つ接続されているのに対し、本実施例で
は１つしか接続されておらず、ベースに接続された寄生
容量が小さく、より高速化が図られている。 また、ORゲートや複合ゲートなど、さらに複雑なゲー
ト回路間でも、結線によるAND演算が行なえることは、
言うまでもない。
上述のたように本発明によれば、バイポーラトランジ
スタを駆動するＰチャネル型MOSFETは、ゲート・ソース
間に電源電圧と同じ大きさの電圧が印加されるので、電
源を低電圧化しても極端な駆動力低下が起こらず、高速
に動作する。 また、出力端子を結線することにより、高速なAND演
算を行なうことができる。
スタを駆動するＰチャネル型MOSFETは、ゲート・ソース
間に電源電圧と同じ大きさの電圧が印加されるので、電
源を低電圧化しても極端な駆動力低下が起こらず、高速
に動作する。 また、出力端子を結線することにより、高速なAND演
算を行なうことができる。
第１図は本発明の一実施例を示すゲート回路の構成図、
第２図は第１図の回路のクロック信号および入出力信号
のタイミングチャート、第３図は従来のBiCMOS回路の構
成図、第４図はMOSFETの電流−電圧特性図、第５図はゲ
ート遅延時間の電源電圧依存性、第６図〜第９図は本発
明の他の実施例を示すゲート回路の構成図である。 符号の説明 1,2,10,15,16,24,25,34,35,43,50……入力端子 3,11,17,26,36,57……出力端子 6,10,17,25,30……電源電圧端子 100〜104,108,114〜118,122〜126,131〜135,141〜144,1
48〜151……Ｐチャネル型MOSFET 105,106,109〜111,119,120,127〜129,136〜139,145,14
6,152,153……Ｎチャネル型MOSFET 107,112,113,121,130,140,147,154……NPNバイポーラト
ランジスタ
第２図は第１図の回路のクロック信号および入出力信号
のタイミングチャート、第３図は従来のBiCMOS回路の構
成図、第４図はMOSFETの電流−電圧特性図、第５図はゲ
ート遅延時間の電源電圧依存性、第６図〜第９図は本発
明の他の実施例を示すゲート回路の構成図である。 符号の説明 1,2,10,15,16,24,25,34,35,43,50……入力端子 3,11,17,26,36,57……出力端子 6,10,17,25,30……電源電圧端子 100〜104,108,114〜118,122〜126,131〜135,141〜144,1
48〜151……Ｐチャネル型MOSFET 105,106,109〜111,119,120,127〜129,136〜139,145,14
6,152,153……Ｎチャネル型MOSFET 107,112,113,121,130,140,147,154……NPNバイポーラト
ランジスタ
Claims (6)
- 【請求項１】（１）そのコレクタが出力に接続された負
荷を駆動し、そのエミッタが第１動作電位点に接続さ
れ、該出力をプルダウンするNPNバイポーラトランジス
タと、 （２）そのゲートが上記出力の反転信号に応答する第１
のＰチャネル型MOSFETと、 （３）そのソース・ドレイン経路が上記第１のＰチャネ
ル型MOSFETのソース・ドレイン経路と直列接続され、そ
のゲートが入力信号に応答する第２のＰチャネル型MOSF
ETとを具備し、 第２の動作電位点と上記NPNバイポーラトランジスタの
ベースを結ぶ電流経路の導通／非導通が、上記第１のＰ
チャネル型MOSFETと上記第２のＰチャネル型MOSFETとに
よって制御されることを特徴とするゲート回路。 - 【請求項２】そのソースが上記第２の動作電位点に接続
され、そのドレインが上記出力に接続され、そのゲート
がプリチャージ制御信号に応答するＰチャネル型MOSFET
を具備することを特徴とする請求項１記載のゲート回
路。 - 【請求項３】そのドレイン・ソース経路が上記NPNバイ
ポーラトランジスタの上記ベースに接続されベース電荷
の放電を行うＮチャネル型MOSFETを具備することを特徴
とする請求項１記載のゲート回路。 - 【請求項４】上記第２のＰチャネル型MOSFETが、ソース
・ドレイン経路が上記NPNバイポーラトランジスタの上
記ベースと上記第２の動作電位点との間に並列接続され
た複数のＰチャネル型MOSFETであることを特徴とする請
求項１記載のゲート回路。 - 【請求項５】上記第２のＰチャネル型MOSFETが、ソース
・ドレイン経路が上記NPNバイポーラトランジスタの上
記ベースと上記第２の動作電位点との間に直列接続され
た複数のＰチャネル型MOSFETであることを特徴とする請
求項１記載のゲート回路。 - 【請求項６】複数の上記出力を直接接続することによ
り、各出力論理値の論理積を生成することが可能である
ことを特徴とする請求項１記載のゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049359A JP2834258B2 (ja) | 1990-03-02 | 1990-03-02 | ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049359A JP2834258B2 (ja) | 1990-03-02 | 1990-03-02 | ゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03253115A JPH03253115A (ja) | 1991-11-12 |
| JP2834258B2 true JP2834258B2 (ja) | 1998-12-09 |
Family
ID=12828826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049359A Expired - Fee Related JP2834258B2 (ja) | 1990-03-02 | 1990-03-02 | ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2834258B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5118972A (en) * | 1991-06-13 | 1992-06-02 | International Business Machines Corporation | BiCMOS gate pull-down circuit |
-
1990
- 1990-03-02 JP JP2049359A patent/JP2834258B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03253115A (ja) | 1991-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |