JP2013507888A - 共振クロックネットワークを従来モードで作動させるためのアーキテクチャ - Google Patents

Abstract

共振クロック分配ネットワークのためのアーキテクチャが提示される。提示されたアーキテクチャにより、共振クロック分配ネットワークの従来モードでのエネルギ効率の良い作動が可能になり、クロック波形の目標仕様を満たすことができる。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、アットスピード試験及び達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。
【選択図】 図５

Description

関連出願

本特許出願は、２００９年１１月１２日出願の米国仮出願番号６１／２５０，８３０「共振クロック集積回路」の優先権を主張するものであり、その全ての開示内容は本明細書に組み込まれている。本特許出願は、以下の特許及び出願に記載された技術に関連し、その全ての開示内容は本明細書に組み込まれている。
２００７年５月２３日出願の米国仮出願番号６０／９３１，５８２「プログラム可能な論理デバイスのための共振クロック及び相互接続アーキテクチャ」の優先権を主張する、２００９年１１月１２日出願の米国特許出願番号１２／１２５，００９「複数のクロックネットワークを備えるデジタルデバイスのための共振クロック及び相互接続用のアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１５４「プログラム可能な駆動回路を備えた共振クロック分配ネットワークアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１５８「クロック特性を制御するためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１６３「インダクタオーバーヘッドなしで共振クロック分配ネットワークの固有周波数を選択する方法」、
本出願と同時出願の米国特許出願番号１２／９０３，１６６「共振クロック分配ネットワークの固有周波数を調整するためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１６８「共振クロック分配ネットワークの周波数スケール調整された作動のためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１７２「共振クロック分配ネットワークのシングルステッピングのためのアーキテクチャ」、
本出願と同時出願の米国特許出願番号１２／９０３，１８８「従来のクロック分配ネットワークのパラメータ変動を追跡するための共振クロック分配ネットワークアーキテクチャ」。

本開示は、全体的には、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、及びシステムオンチップ（ＳＯＣ）デバイス等の複数のクロックネットワーク及び様々なクロック周波数を有するデジタルデバイスのためのクロック分配ネットワークアーキテクチャに関する。

同期デジタルシステムにおけるクロック信号のエネルギ効率の良い分配のために共振クロック分配ネットワークが提案されている。このネットワークでは、クロック分配ネットワークの寄生容量と共振させるための１つ又はそれ以上のインダクタを使用してエネルギ効率の良い作動が達成される。極端にジッターの少ないクロック分配は、クロックバッファ数の低減により達成される。更に、極端に少ないスキューは、比較的対称的な全メタル分配ネットワーク設計による分配クロック信号の間で達成される。ネットワーク全体の性能は、動作速度及びネットワークの全インダクタンス、抵抗、サイズ、及びトポロジーで決まり、低抵抗の対称ネットワークでは、適切なインダクタンスで設計される場合、結果的にジッター、スキュー、及びエネルギ消費が低減する。

実際には、デジタルデバイスは、複数のクロック周波数で作動するように指定及び設計される場合が多い。例えば、高性能マイクロプロセッサは、１００ＭＨｚから３ＧＨｚの範囲の複数のクロック周波数で作動するように設計できる。経時的に異なるクロック周波数のクロック信号で作動する技術は一般に周波数スケーリングと呼ばれており、半導体デバイスの消費電力を低減する必要性が動機になっている。デジタル半導体デバイスの消費電力は、各デバイスが各デジタル値の間で切り替わる速度に比例して増大する。性能要件が低くなると、クロック信号の周波数を低下させてこの速度を低下させることができるので、消費電力が低減する。

また、単一の周波数以上でのクロック信号の作動は、デバイス・ビニングとの関連において起こり、換言すれば、製造のばらつきにより同一設計及び機能の他のデバイスよりも高いピーククロック周波数で作動できるプレミアム付きのデバイスの販売である。例えば、「高速の」半導体製造コーナーで作られたマイクロプロセッサ群は、最大３ＧＨｚのクロック周波数で作動可能なマイクロプロセッサを含むことができるが、「標準的な」半導体製造コーナーで作られた同一設計のマイクロプロセッサ群は、最大２ＧＨｚのクロック周波数で作動可能なマイクロプロセッサを含むことができる。同一の設計ではあるが、最初の「高速」群のマイクロプロセッサは高性能なのでかなり高額で販売できる。

複周波数作動に関連する共振クロック分配ネットワーク配置の課題は、これらのネットワークが、共振ネットワークの固有周波数近くを中心にした比較的狭い範囲のクロック周波数に対してその最大効率を達成することである。この狭い範囲外のクロック周波数ではエネルギ効率は著しく低下し、ある程度、共振クロッキングの固有エネルギメリットを上回る場合もある。例えば、目標周波数３ＧＨｚで設計されているマイクロプロセッサを検討すると、このデジタル論理は製造後にピーククロック速度２ＧＨｚを達成できるのみである。マイクロプロセッサの非共振クロックの実施において、クロックネットワークは２ＧＨｚで作動可能であり、消費電力は２ＧＨｚ作動周波数に比例する。しかしながら、共振クロック設計において、共振クロックネットワークが固有周波数３ＧＨｚの代わりに２ＧＨｚで作動する場合、電力消費は、２ＧＨｚの非共振設計の電力消費をはるかに超える場合がある。一般的原理として、共振クロックネットワークを伴う設計は、全ての作動周波数の下で従来のクロックネットワークを備える対照物よりも多くの電力を消費しないことが望ましい。

過度の電力消費に加えて、共振クロックネットワークがその固有周波数から離れて作動する場合、固有周波数と作動周波数との間の不整合が非常に大きくなるに従って、クロック波形の形状は大きく変形される。極端な場合、製造後のピーククロック周波数が共振クロックネットワークの固有周波数から大きく離れる場合があり、ピーククロック周波数のクロック波形は、クロック素子の作動が不正確になりデバイス全体が不完全になる程度に変形される。

アットスピード試験において、デジタルデバイスに共振クロック分配ネットワークを使用することに関連する別の課題を示す。この種の試験において、作動試験を行う目標クロック周波数よりも非常に低い（例えば、５倍又はそれ以上）クロック周波数を使用して、最初に特定のビットパターンが特定のスキャンレジスタにロードされる（スキャンインモード）。次に、デジタルシステムは、目標クロック周波数における１つ又はそれ以上のクロックサイクルで作動され（アットスピード試験モード）、機能が正しいことを確認するために、次に、もう一度、目標クロック周波数よりも非常に低い再度クロック周波数を用いてスキャンレジスタの内容を読み出す（スキャンアウトモード）。一般に、共振クロック分配ネットワークは、特定のクロック振幅を供給可能になる前に、複数の作動クロックサイクルを必要とする。従って、スキャンインモードからアットスピード試験モード（又は、アットスピード試験モードからスキャンアウトモード）に切り替えることには、アットスピード試験モードの開始から全振幅クロック信号を要求すること、及びスキャンモードとアットスピード試験モードとの間でクロック周波数が相違することに起因した課題がある。更に、スキャンモードとアットスピード試験モードとの間のクロック周波数の大きな差は、クロック波形の立ち上がり時間及び／又は立ち下がり時間の大きな差を暗示し、一般に、アットスピード試験の間の立ち上がり時間及び／又は立ち下がり時間が、ネットワークが共振モードで作動している場合と同じ周波数における共振クロック波形の時間と一致することは重大である。

前述の課題を解決できる手法は、共振クロックネットワークの誘導素子を本質的に無効にして、クロック駆動回路により通常共振クロック分配ネットワークを従来（つまり、非共振）モードに変動させることである。共振クロックネットワークのエネルギ効率及びクロック波形の特性は、誘導素子を無効にする方法で決まる。結果的に、自身の誘導素子を無効にできる共振クロック分配ネットワークにおいて、高いエネルギ効率のままでクロック波形が目標の仕様に適することを保証するためには、特定の共振クロックネットワークアーキテクチャが好ましい。

共振クロック分配ネットワークのためのアーキテクチャは、いくつかの論文に説明され、実験的に評価されてきた。この論文としては、Ｚｉｅｓｌｅｒ Ｃ．他の２００３年８月「２２５ＭＨｚ共振クロックＡＳＩＣチップ」低電力電子回路設計の国際シンポジウム、Ｃｏｏｋｅ Ｍ．他の２００３年８月「エネルギリカバリクロックスキーム及び超低エネルギ用途のフリップフロップ」低電力電子回路設計の国際シンポジウム、Ｄｒａｋｅ Ａ．他の２００４年９月「分配寄生容量を使用した共振クロック」半導体回路ジャーナル、Ｖｏｌ．３９、Ｎｏ．９、Ｃｈｕｅｈ Ｊ．−Ｙ．他の２００６年９月「プログラム可能な駆動回路及び負荷を備える９００ＭＨｚから１．２ＧＨｚの二相共振クロックネットワーク」ＩＥＥＥ２００６カスタム集積回路会議、Ｓａｔｈｅ Ｖ．他の２００７年９月「０．８−１．２ＧＨｚ周波数の調整可能な単相共振クロックＦＩＲフィルタ」ＩＥＥＥ２００７カスタム集積回路会議を挙げることができる。しかしながら、これらの論文に説明される共振クロックネットワークは、常に共振モードで作動する。更に、これらの論文に説明される共振クロック分配ネットワークは、これらの誘導素子を無効にする手法を何ら説明していない。

従来モードで作動可能な共振クロック分配ネットワーク設計は、Ｃｈａｎ Ｓ．他の２００９年１月「セルブロードバンドエンジンプロセッサ用の共振グローバルクロック分配」ＩＥＥＥ 半導体回路ジャーナル、Ｖｏｌ．４４、Ｎｏ．１の論文に言及されている。しかしながら、この論文にはこのようなクロックネットワーク設計に関する回路トポロジー及び何らかの設計及び最適化の問題等の詳細が何ら開示されておらず、従来モード作動の使用に対する純粋な概念を示すものである。

全体としては、本明細書のいくつかの従来又は関連システムの実施例、及びその関連の限定事項は例示的であり排他的でないことが意図されている。既存又は従来システムの他の限定事項は当業者には以下の詳細な説明を読むことで理解できる。

Ｚｉｅｓｌｅｒ Ｃ．他の２００３年８月「２２５ＭＨｚ共振クロックＡＳＩＣチップ」低電力電子回路設計の国際シンポジウム Ｃｏｏｋｅ Ｍ．他の２００３年８月「エネルギリカバリクロックスキーム及び超低エネルギ用途のフリップフロップ」低電力電子回路設計の国際シンポジウム Ｄｒａｋｅ Ａ．他の２００４年９月「分配寄生容量を使用した共振クロック」半導体回路ジャーナル、Ｖｏｌ．３９、Ｎｏ．９ Ｃｈｕｅｈ Ｊ．−Ｙ．他の２００６年９月「プログラム可能な駆動回路及び負荷を備える９００ＭＨｚから１．２ＧＨｚの二相共振クロックネットワーク」ＩＥＥＥ２００６カスタム集積回路会議 Ｓａｔｈｅ Ｖ．他の２００７年９月「０．８−１．２ＧＨｚ周波数の調整可能な単相共振クロックＦＩＲフィルタ」ＩＥＥＥ２００７カスタム集積回路会議 Ｃｈａｎ Ｓ．他の２００９年１月「セルブロードバンドエンジンプロセッサ用の共振グローバルクロック分配」ＩＥＥＥ 半導体回路ジャーナル、Ｖｏｌ．４４、Ｎｏ．１

共振クロック分配ネットワークのためのアーキテクチャが提示される。提示されたアーキテクチャにより、共振クロック分配ネットワークの従来モードでのエネルギ効率の良い作動が可能になり、クロック波形の目標仕様を満たすことができる。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、アットスピード試験及び達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。

クロック駆動回路であって、クロック駆動回路のクロックノードに電気的に接続され、クロック駆動回路が共振モードで作動することを可能にするように構成された共振素子と、クロックノードに電気的に接続され、論理入力信号に基づいてクロック分配ネットワークの基準クロックを受信及び伝搬するように構成された駆動素子と、共振素子に電源を供給するように構成された中点供給ノードと、第１の端部が中点供給ノードに電気的に接続され、第２の端部が共振素子の第１の端部に電気的に接続される第１のスイッチ素子と、共振素子に並列に接続され、第１の端部が共振素子の第１の端部に電気的に接続され、第２の端部が共振素子の第２の端部に電気的に接続される第２のスイッチ素子と、を備え、クロック駆動回路は、第１のスイッチ素子及び第２のスイッチ素子の作動状態に基づいて、共振モード又は非共振モードのいずれかで選択的に作動するように構成され、第１のスイッチ素子がスイッチオン及び第２のスイッチ素子がスイッチオフの場合、クロック駆動回路は共振モードで作動し、第２のスイッチ素子がスイッチオンの場合、共振素子はバイパスされてクロック駆動回路は非共振モードで作動するようになっている。

上記本発明の概要は、以下の詳細な説明に更に詳細に説明される概念の中から選択された内容を紹介するものである。この概要は、請求項に記載された主題の重要な特徴又は本質的な特徴を特定するようには意図されておらず、又は請求項に記載の主題の範囲を限定することは意図されていない。他の利点及び特徴点は、以下の記載及び請求項から明らかになるはずである。本明細書及び特定の実施例は例示目的に過ぎず本発明の範囲を限定することを意図していないことを理解されたい。

本発明の種々の目的、特徴、及び特性は、当業者であれば全て本明細書の一部である以下の詳細な説明を添付図面及び請求項と併せて検討することで理解できるはずである。

共振クロック分配ネットワークの一般的なアーキテクチャを示す。 一般的な集中キャパシタとしてモデル化されたクロック負荷を備える共振クロッキングの駆動回路を示す。 共振及び従来作動の両方をサポートする共振駆動回路設計の手法を示す。 共振及び従来作動の両方をサポートする共振クロック駆動回路設計の別の手法を示す。 共振及び従来作動の両方をサポートする共振クロック駆動回路設計の提示された手法の実施形態を示す。 共振及び従来作動の両方をサポートする共振クロック駆動回路設計の提示された手法の別の実施形態を示す。 共振及び従来作動の両方をサポートする共振クロック駆動回路設計の提示された手法の別の実施形態を示す。 共振及び従来作動の両方をサポートする共振クロック駆動回路設計の提示された手法の別の実施形態を示す。

本明細書の表題は便宜上であり、必然的に請求項に記載の発明に影響を与えるものではない。
図面において、同じ参照符号及び何らかの頭文字は、同一の又は類似の構造又は機能をもつ構成要素又は作動を特定して理解及び便宜を容易にするためのものである。

本発明の様々な実施例を以下に説明する。以下の説明は、本実施例を完全に理解するために具体的説明を行う。しかしながら、当業者であれば、本発明は、これらの詳細の大部分がなくても実施できることを理解できるはずである。同様に、当業者であれば、本発明は、本明細書では詳細に記載されていない他の多数の自明な特徴を含み得ることを理解できるはずである。更に、関連のある説明が不必要に曖昧になるのを避ける目的で、特定の公知の構造又は機能は以下には詳細に示されていないし、また説明されていない。

以下に使用される用語は、本発明の特定の実施例の詳細な説明に関連して使用されるとしても、妥当な方法で最大限広く解釈されるべきである。実際には、特定の用語はまさにそのように以下に強調されるが、何らかの制限方法で解釈されることが意図される特定の用語は、詳細な説明の部分ではそのように明白に及び明確に定義されるであろう。

図１は、一般的な半導体デバイスのための共振クロック分配ネットワークアーキテクチャを示す。このネットワークにおいて、バッファ付き分配ネットワークは、基準クロック信号を複数の共振クロック駆動回路へ分配するために使用され、基準クロック信号は、次に全メタルクロック分配ネットワークを横切ってクロック信号を駆動するために使用される。一般に、この全メタルネットワークは、ほぼ対称な接続形態であり、クロック信号を半導体デバイスのクロック素子（例えば、フリップフロップ及びクロックゲート）へ非常に歪みの少ない状態で供給する。各々の共振クロック駆動回路は、駆動回路に現れる負荷の寄生容量と共振させることで、低エネルギ消費で付加的な駆動強度を与えるために使用されるインダクタを含む。

図２は、一般的な共振クロック駆動回路設計を示し、共振クロック駆動回路がサービスする全クロック分配ネットワークの一部が、集中抵抗Ｒに直列に接続された集中キャパシタＣとしてモデル化されている。この駆動回路は、クロックを駆動するためのプルアップＰＭＯＳ及びプルダウンＮＭＯＳデバイスを備える。ＰＭＯＳデバイスは、クロックノードと電源供給端子との間に接続される。ＮＭＯＳデバイスは、クロックノードとアース端子との間に接続される。両デバイスは基準クロック信号で駆動される。インダクタＬは、クロックノードとクロック信号振幅のほぼ中点での電圧をもつ供給ノードとの間に接続される。例えば、クロック信号が０Ｖと１Ｖとの間を振動する場合、中点供給電圧は約０．５Ｖである。図２の駆動回路において、中点は２つのキャパシタＣｄｄ及びＣｓｓを用いて実現される。キャパシタＣｄｄは、中点と電源供給端子との間に接続される。キャパシタＣｓｓは、中点とアース端子との間に接続される。エネルギ節約を最大にするために、インダクタの値は、おおよそクロックのインダクタ及び寄生容量によって設定されるＬＣタンクが基準クロック信号の周波数にほぼ等しい固有周波数をもつように選択される。

共振クロック駆動回路のエネルギ効率は、様々な設計及び作動パラメータで決まる。共振システムの品質ファクタＱはエネルギ効率の指標である。この係数は、（Ｌ／Ｃ）^1/2／Ｒに比例する。一般に、エネルギ効率は、抵抗Ｒを通って寄生クロック負荷Ｃを充放電する電流Ｉに関連するＩ²Ｒ損失により、クロック分配ネットワークの抵抗Ｒが大きくなるほど低下する。また、固定の固有周波数に関して、エネルギ効率は容量Ｃが大きくなると抵抗Ｒを流れる電流が増えるので低下する。

共振ＬＣタンクシステムの固有周波数と基準クロック信号の周波数との間の不整合は、共振クロックネットワークのエネルギ効率に影響を与える他の重要な要因である。共振クロック駆動回路を駆動する基準クロックの周波数が共振クロック駆動回路のＬＣタンクの固有周波数から大きく離れると、エネルギ効率は低下する。２つの周波数間の不整合が非常に大きくなる場合、共振クロック駆動回路のエネルギ消費が、過度に非現実的に大きくなる。更に、クロック波形の形状は大きく変形されるのでが、フリップフロップ又は他のクロック素子をクロック制御するために信頼性をもって使用できない。結果的に、共振クロック駆動回路が効率的に作動するロック周波数範囲は、周波数スケーリングを使用する半導体デバイスが一般にサポートするクロック周波数範囲より狭くなる傾向がある。

周波数スケーリングされた半導体デバイスで使用される広範囲の作動周波数をサポートするために、及びアットスピード試験のサポートを提供するために、共振クロック駆動回路は、共振クロックネットワークが従来モードでも作動できるように設計されている。図３は、可能性のある共振クロック駆動回路設計を示し、これは共振モード及び従来モードでの作動をサポートする。本設計は図２の共振クロック駆動回路に適応し、クロックノードと該クロックノードに接続されるインダクタ端子との間にスイッチＳを含むように拡張されている。本設計では、スイッチＳは、ＰＭＯＳ及びＮＭＯＳデバイスを備える伝送ゲートとして実施されている。スイッチＳは、クロックノードから電気的に選択的に切り離すことでインダクタを無効にするために使用できるので、クロックネットワークを従来モード（つまり、非共振モード）で駆動する選択肢を与える。制御信号ＥＮＳがスイッチオンにすると、インダクタは共振クロックネットワークの一部となり、共振クロック駆動回路は共振クロックネットワークを共振モードで作動する。制御信号ＥＮＳがスイッチオフにすると、インダクタは共振クロックネットワークから引き離され、共振クロック駆動回路は共振クロックネットワークを従来モードで作動する。

図３に示す共振クロック駆動回路のアーキテクチャにはいくつかの利点及び欠点がある。主たる利点は、インダクタを共振クロックネットワークから完全に切り離すことである。従って、ネットワーク作動時にインダクタはクロック波形の特性に全く影響を及ぼさない。しかしながら、このアーキテクチャの主たる欠点は、共振クロックネットワークが共振モードで作動する場合、スイッチＳの寄生容量がクロック駆動回路で駆動されるクロック負荷の一部になる。したがって、これにより、従来のクロックネットワーク設計に比べて、クロックノード上の全クロック容量が大きくなるので、共振クロック分配の相対エネルギ節約の潜在力が制限される。

図４は、共振モード及び従来モードでの作動をサポートし、図３に示す共振クロック駆動回路設計のいくつかの欠点を解消する別の共振クロック駆動回路設計を示す。この駆動回路設計では、スイッチＳは、中点供給ノードと本来は該ノードに接続されたインダクタ端子との間に接続されている。この設計において、スイッチＳは、ＰＭＯＳ及びＮＭＯＳデバイスを備える伝送ゲートとして実施されている。スイッチＳは、中点供給ノードから選択的に切り離すことでインダクタを無効にするために使用できるので、クロックネットワークを従来モードで駆動する選択肢を与える。制御信号ＥＮＳがスイッチオンにすると、インダクタは共振クロックネットワークの一部となり、共振クロック駆動回路は共振クロックネットワークを共振モードで作動する。制御信号ＥＮＳがスイッチオフにすると、インダクタは中点供給ノードから引き離され、共振クロック駆動回路は共振クロックネットワークを従来モードで作動する。本設計において、共振クロックネットワークが共振モードで作動すると、スイッチＳの容量は中点供給電圧をもたらすキャパシタＣｄｄ及びＣｓｓと結合する。従って、この容量はクロックノードの一部にはならず、共振クロック分配ネットワークの相対エネルギ節約の潜在力は図３に示す駆動回路設計のようには制限されない。

図４の共振クロック駆動回路設計の主たる欠点は、共振クロックネットワークが従来モードで作動する場合、インダクタ端子の他方がスイッチＳの一方の端子に接続されるのに対して、一方のインダクタ端子が依然としてクロックノードに接続されることであり、これは一般に実体はあるが、クロックノード容量に比べて比較的小さい容量を示す。クロックノードを高速に切り替えると、スイッチＳの端子容量を起点及び終点としたインダクタを通って流れる電流は、メインクロックノード上のクロック波形を変形させる高周波成分を生じる。更に、同じくスイッチＳの端子容量を起点及び終点としたインダクタを通って流れる電流は、スイッチＳの端子容量の電圧を、スイッチＳの実施に使用したＮＭＯＳ及びＰＭＯＳデバイスを流れる電流の伝導を瞬間的に可能にする値にする。この電流の伝導をオフセットするために、クロックノードを駆動するＮＭＯＳ及びＰＭＯＳデバイスは、追加の電流をクロックノードに供給する必要があり、その結果エネルギ消費が増える。

図５は、エネルギ効率の良い従来モードでの共振クロックネットワークの作動をサポートする、提示されたアーキテクチャの実施形態を示す。本実施形態において、図４からの共振クロック駆動回路設計は、共振クロック駆動回路の誘導素子に並列に配置された追加のスイッチＢを含むように増強されている。共振クロックネットワークが共振モードで作動する場合、制御信号ＥＮＢによりスイッチＢはオフになり、この場合、スイッチは電流を全く伝導せず、インダクタは共振クロックネットワークに接続される。共振クロックネットワークが従来モードで作動する場合、スイッチＢはオンになり、インダクタはバイパスされる。インダクタに蓄積される電流は制限され、クロック波形の変形が低減し、スイッチを流れる瞬時電流が少なくなる。

図６は、提示されたアーキテクチャの別の実施形態を示す。本実施形態は、図５に示す実施形態の延長線上にあり、共振クロック駆動回路は、クロックノードを駆動するための複数の対のＮＭＯＳ／ＰＭＯＳデバイスを含み、制御信号ＥＮ１、・・・、ＥＮｎを用いて選択的にイネーブル状態にできる。

図７は、提示されたアーキテクチャの別の実施形態を示す。本実施形態は、図６の延長線上にあり、スイッチＳは再配置されている。詳細には、スイッチのＰＭＯＳデバイスは、中点ノードとキャパシタＣｄｄの非Ｖｄｄ端子との間に配置されており、ＮＭＯＳデバイスは、キ中点ノードとャパシタＣｓｓの非Ｖｓｓ端子との間に配置されている。

図８は、提示されたアーキテクチャの別の実施形態を示す。本実施形態は、図６の延長線上にあり、プルダウンデバイスは、プルアップデバイスからの別個の基準クロック信号により直接駆動できる。本実施形態により、プルアップデバイスは、プルダウンデバイスからの異なるデューティサイクルを有する基準クロックを用いて駆動することが可能になる。

文脈が明白に別の解釈を要求しない場合、明細書及び請求項全体もわたって、単語「備える（ｃｏｍｐｒｉｓｅ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」等は、排他的又は網羅的意味とは対照的に、包括的な意味と解釈すべきである（つまり、言うまでもなく、「含むが限定しない」）。本明細書で使用する場合、用語「接続する（ｃｏｎｎｅｃｔｅｄ）」、「結合する（ｃｏｕｐｌｅｄ）」、又はその何らかの変形は、２つ又はそれ以上の構成要素間の直接的又は間接的な何らかの接続又は結合を意味する。このような構成要素間の接続又は結合は、物理的、倫理的、又はこれらの組み合わせとすることができる。更に、用語「この中の（ｈｅｒｅｉｎ）」、（以上の（ａｂｏｖｅ）」、「以下の（ｂｅｌｏｗ）」、及び同趣旨の単語は、本出願で使用する場合、本出願の一部の特定の箇所ではなく本出願全体を参照する。文脈が許す場合、前述の詳細な説明の単数又は複数を使用する単語は、同様に複数又は単数をそれぞれ含む。２つ又はそれ以上の要素リストに関して、単語「又は（ｏｒ）」は、以下の単語の解釈をカバーする。つまり、リスト中の任意の要素、リスト中の全ての要素、及びリスト中の要素の任意の組み合わせである。

前述の本発明の実施例の詳細な説明は、網羅的であること又は発明を前述の明確な形式に限定することが意図されていない。本発明の特定の実施例が例示目的で説明されるが、当業者であれば理解できるように、本発明の範疇で様々の均等な変更形態が可能である。本出願ではプロセス又はブロックは所定の順番で示されているが、別の実施例では異なる順番のステップを有するルーチンを実行でき、又は異なる順番のブロックを有するシステムを用いることができる。一部のプロセス又はブロックを削除、移動、追加、細分、結合、及び／又は変更して、代替手段又は準結合手段を提供することができる。また、プロセス又はブロックは、時には順番に実行されるように示されるが、これらのプロセス又はブロックは、並列に実行又は実施されること又は別の時間に実行されることが意図されている。更に、本明細書で言及する何らかの特定の数は例示である。別の実施例では別の値又は範囲が可能であることを理解されたい。

また、本明細書の様々な説明及び教示は、前述のシステム以外のシステムにも適用可能である。前述の様々な実施例の構成要素及び作動は、組み合わせて本発明の別の実施例を提供できる。

添付の出願書類に記載したものを含む前述の任意の特許及び出願、及び他の参考文献は、参照により本明細書に組み込まれている。

前述の及び他の変更は、本発明に対して前述の詳細な説明を考慮して行うことができる。前述の詳細な説明は、本発明の特定の実施例及び意図された最良の形態を説明するが、いかに詳細にテキストに記載されようが、本発明は多くの方法で実施できる。システムの詳細は、特定の実施ではかなり変わり得るが、依然として本明細書に開示される発明に包含される。前述のように、本発明の特定の特徴又は態様を説明する際に用いる特定の技術用語は、技術用語が本明細書において、技術用語が関連する本発明の何らかの特性、特徴、態様に対して限定的であると再定義されることを暗示すると考えてはいけない。一般に、添付の請求項に使用する用語は、前述の詳細な説明でこの用語が明確に定義されない限り、本発明を本明細書の特定の実施例に限定すると解釈すべきではない。従って、本発明の実際の範囲は、開示された実施例だけでなく、各請求項の下で本発明を実施又は実行する均等な全てのやり方を包含する。

本発明の特定の態様は特定の請求様式に示されるが、本出願は、本発明のあらゆる請求様式の様々な態様を意図している。例えば、本発明の１つの態様だけが米国特許法（３５．Ｕ．Ｓ．Ｃ．）第１１２条の第６パラグラフの「機能的クレーム（ｍｅａｎｓ−ｐｌｕｓ−ｆｕｎｃｔｉｏｎ ｃｌａｉｍ）」で記載されるが、他の態様が「機能的クレーム」又は、コンピュータ読み取り可能媒体等で具体化される他の様式で記載される。（米国特許法（３５．Ｕ．Ｓ．Ｃ．）第１１２条の第６パラグラフの下で論じられることが意図される任意の請求項は、用語「する手段（ｍｅａｎｓ ｆｏｒ）」で始まる）。従って、本出願は、本発明の他の態様のこのような追加の請求様式を追求するために、出願後に追加の請求項を追加する権利を有するものである。

Claims (1)

1. クロック駆動回路のクロックノードに電気的に接続され、前記クロック駆動回路が共振モードで作動することを可能にするように構成された共振素子と、
   前記クロックノードに電気的に接続され、論理入力信号に基づいてクロック分配ネットワークの基準クロックを受信及び伝搬するように構成された駆動素子と、
   前記共振素子に電源を供給するように構成された中点供給ノードと、
   第１の端部が前記中点供給ノードに電気的に接続され、第２の端部が前記共振素子の第１の端部に電気的に接続される第１のスイッチ素子と、
   前記共振素子に並列に接続され、第１の端部が前記共振素子の第１の端部に電気的に接続され、第２の端部が前記共振素子の第２の端部に電気的に接続される第２のスイッチ素子と、
   を備えるクロック駆動回路であって、
   前記クロック駆動回路は、前記第１のスイッチ素子及び前記第２のスイッチ素子の作動状態に基づいて、共振モード又は非共振モードのいずれかで選択的に作動するように構成され、
   前記第１のスイッチ素子がスイッチオン及び前記第２のスイッチ素子がスイッチオフの場合、前記クロック駆動回路は共振モードで作動し、
   前記第２のスイッチ素子がスイッチオンの場合、前記共振素子はバイパスされて前記クロック駆動回路は非共振モードで作動する、ことを特徴とする
   クロック駆動回路。

Images