KR20120095908A - 프로그램가능한 드라이버들을 가지는 공진 클럭 분배 네트워크 아키텍처 - Google Patents

프로그램가능한 드라이버들을 가지는 공진 클럭 분배 네트워크 아키텍처 Download PDF

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KR20120095908A
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resonant
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pull
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마리오스 씨. 파파에프시미오우
알렉산더 이시이
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사이클로스 세미컨덕터, 인크.
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Abstract

공진 또는 비공진 모드로 다수의 클럭 주파수들 중 임의의 클럭 주파수에서 동작하는 경우에 저에너지를 소모하면서 타겟 클럭 상승 시간(rise time) 및 클럭 진폭을 달성하기 위해서 프로그램가능한 듀티 사이클의 레퍼런스 클럭들 및 프로그램가능한 크기의 클럭 드라이버들을 이용하는 공진 클럭 분배 네트워크 아키텍처가 제안된다. 일반적으로, 이러한 네트워크는, 마이크로프로세서들, ASIC들 및 SOC들과 같이, 다양한 클럭 주파수들, 및 고성능과 저전력 클럭킹 요건들을 갖는 반도체 디바이스들에 적용가능하다.

Description

프로그램가능한 드라이버들을 가지는 공진 클럭 분배 네트워크 아키텍처{RESONANT CLOCK DISTRIBUTION NETWORK ARCHITECTURE WITH PROGRAMMABLE DRIVERS}
<관련 출원들에의 상호 참조>
본 특허 출원은 "집적 회로들을 공진 클럭킹하는 시스템들 및 방법들(SYSTEMS AND METHODS FOR RESONANT CLOCKING INTEGRATED CIRCUITS)"이라는 명칭으로 2009년 10월 12일 출원된 미국 특허 가출원 번호 61/250,830호의 변환으로서 이에 대한 우선권을 주장하며, 이러한 가출원의 내용은 전체로서 본 출원에 통합된다. 본 특허 출원은 아래의 특허들 및 출원들에 설명된 기술들과 관련되는데, 이들은 모두 그들의 전체로서 본 출원에 통합된다:
"프로그램가능한 로직 디바이스들을 위한 공진 클럭 및 상호접속 아키텍처(Resonant Clock and Interconnect Architecture for Programmable Logic Devices)"라는 명칭으로 2007년 5월 23일 출원된 미국 특허 가출원 번호 60/931,582호에 대한 우선권을 주장하며, "복수의 클럭 네트워크들을 가지는 디지털 디바이스들을 위한 공진 클럭 및 상호접속 아키텍처(RESONANT CLOCK AND INTERCONNECT ARCHITECTURE FOR DIGITAL DEVICES WITH MULTIPLE CLOCK NETWORKS)"라는 명칭으로 2009년 10월 12일 출원된 미국 특허 출원 번호 12/125,009호;
"클럭 특성들을 제어하기 위한 아키텍처(Architecture FOR CONTROLLING CLOCK CHARACTERISTICS)"라는 명칭으로 본 출원과 동일자로 출원된 미국 특허 출원 번호 _________호;
"인덕터 오버헤드를 가지지 않는 공진 클럭 분배 네트워크들에서 고유 주파수를 선택하는 방법(METHOD FOR SELECTING NATURAL FREQUENCY IN RESONANT CLOCK DISTRIBUTION NETWORKS WITH NO INDUCTOR OVERHEAD)"라는 명칭으로 본 출원과 동일자로 출원된 미국 특허 출원 번호 _________호;
"공진 클럭 분배 네트워크들에서 고유 주파수를 조정하기 위한 아키텍처(ARCHITECTURE FOR ADJUSTING NATURAL FREQUENCY IN RESONANT CLOCK DISTRIBUTION NETWORKS)"라는 명칭으로 본 출원과 동일자로 출원된 미국 특허 출원 번호 _________호;
"공진 클럭 분배 네트워크들에서 주파수로 스케일링된 동작을 위한 아키텍처(ARCHITECTURE FOR FREQUENCY-SCALED OPERATION IN RESONANT CLOCK DISTRIBUTION NETWORKS)"라는 명칭으로 본 출원과 동일자로 출원된 미국 특허 출원 번호 _________호;
"공진 클럭 분배 네트워크들에서 싱글 스테핑하기 위한 아키텍처(ARCHITECTURE FOR SlNGLE-STEPPING IN RESONANT CLOCK DISTRIBUTION NETWORKS)"라는 명칭으로 본 출원과 동일자로 출원된 미국 특허 출원 번호 _________호;
"종래의 모드에서 공진 클럭 네트워크를 동작시키기 위한 아키텍처(ARCHITECTURE FOR OPERATING RESONANT CLOCK NETWORK IN CONVENTIONAL MODE)"라는 명칭으로 본 출원과 동일자로 출원된 미국 특허 출원 번호 _________호; 및
"종래의 클럭 분배 네트워크들에서 파라미터 변동들을 트래킹하기 위한 공진 클럭 분배 네트워크 아키텍처(RESONANT CLOCK DISTRIBUTION NETWORK ARCHITECTURE FOR TRACKING PARAMETER VARIATIONS IN CONVENTIONAL CLOCK DISTRIBUTION NETWORKS)"라는 명칭으로 본 출원과 동일자로 출원된 미국 특허 출원 번호 _________호.
<발명의 분야>
본 개시는 일반적으로 마이크로프로세서들, 애플리케이션 특정 집적 회로(ASIC)들, 및 시스템 온 칩(SOC) 디바이스들과 같이, 복수의 클럭 네트워크들과 다양한 클럭 주파수들을 가지는 디지털 디바이스들을 위한 클럭 분배 네트워크 아키텍처들에 관련된다.
공진 클럭 분배 네트워크들은 동기식 디지털 시스템들에서의 클럭 신호들의 에너지 효율적인 분배를 위하여 최근 제안되었다. 이들 네트워크들에서, 클럭 분배 네트워크의 기생 커패시턴스에 공진하는 하나 이상의 인덕터들을 사용하여 에너지 효율적인 동작이 달성된다. 클럭 버퍼들의 수의 감소를 통하여 극도로 낮은 지터(jitter)를 가지는 클럭 분배가 달성된다. 또한, 상대적으로 대칭적인 전체가 금속인 분배 네트워크들의 설계를 통하여 분배된 클럭 신호들 간의 극도로 낮은 스큐(skew)가 달성된다. 전체 네트워크 성능은 동작 속도 및 전체 네트워크 인덕턴스, 저항, 크기, 및 토폴로지에 의존하여, 더 낮은 저항의 대칭적 네트워크들은 적당한 인덕턴스로 설계될 때 더 낮은 지터, 스큐, 및 에너지 소비를 가져온다.
공진 클럭 분배 네트워크들에서, 클럭 네트워크 내부로 주입되는 에너지의 양은 최종 클럭 드라이버들의 크기, 및 최종 클럭 드라이버들을 구동하는 레퍼런스 클럭 신호들의 듀티 사이클을 포함하는, 어떤(certain) 설계 파라미터들에 의존한다. 또한, 종래의 (즉, 비공진의) 클럭 분배 네트워크들과는 반대로, 공진 네트워크 내부로 주입되는 에너지의 양은 또한 네트워크가 동작하는 주파수에 의존한다. 일반적으로, 더 큰 드라이버 크기들 또는 더 긴 듀티 사이클들은 유도성(inductive) 소자들에 더 많은 전류가 누적되도록 하여, 따라서 궁극적으로 클럭 네트워크 내부로 더 많은 에너지를 주입하고, 더 빠른 클럭 상승 시간들 또는 더 큰 클럭 진폭들을 가져온다. 또한, 고정된 드라이버 크기 및 듀티 사이클에 대하여, 낮은 주파수에서의 동작은 상대적으로 더 높은 주파수에서의 동작에서보다 더 빠른 클럭 상승 시간들 및 더 큰 클럭 진폭들을 가져오는데, 이는 최종 클럭 드라이버들이 더 긴 시간 동안 도통(conduct)하고, 따라서 다시 유도성 소자들에 더 많은 전류가 누적되고 클럭 네트워크 내부로 더 많은 에너지가 주입되도록 허용하기 때문이다.
통상적인 클럭 분배 네트워크에서는, 클럭이 동작하는 가장 높은 주파수를 위한 클럭 진폭 및 타켓 상승 시간을 산출하도록 드라이버들이 일반적으로 크기 조정된다. 그러한 설계들에서, 클럭 드라이버들의 피크 주파수에서 타겟 클럭 상승 시간 및 클럭 진폭을 산출하기에 충분히 크다고 가정하면, 클럭 네트워크에 투입되는 에너지의 양은 드라이버 크기, 레퍼런스 클럭의 듀티 사이클, 또는 동작 주파수에 상관없이 항상 동일하다. 그러므로, 상승 시간 및 클럭 진폭은 피크 클럭 주파수보다 낮은 임의의 다른 클럭 주파수에서 크게 변화하지 않은 채로 유지된다. 게다가, 클럭 네트워크에 투입되는 에너지의 양은 동작 주파수에 상관없이 항상 동일하다.
공진 클럭 분배 네트워크를 사용하는 클럭 신호들의 분배는 다수의 클럭 주파수들에서 동작하도록 특정화된 디지털 디바이스들에 있어서 특정 도전과제들을 제공한다. 예를 들면, 고성능 마이크로프로세서는 100MHz 내지 3GHz의 범위에서 다수의 클럭 주파수들로 동작하도록 설계될 수 있다. 공진 클럭 분배 네트워크들은 일반적으로 공진 클럭 네트워크의 고유 주파수에 대하여 센터링된 클럭 주파수들의 상대적으로 좁은 범위 내에서, 공진 모드로 동작할 때 그들의 최고 에너지 효율을 달성하도록 설계된다. 공진 클럭 네트워크가 이 좁은 범위 밖에서 동작하는 것은 가능하지만, 에너지 효율을 최대화하기 위해, 클럭 드라이버들의 크기 또는 네트워크로의 레퍼런스 클럭 입력의 듀티 사이클은 클럭 주파수에 따라 조정될 필요가 있다.
상승 및/또는 하강 시간 및 클럭 파형의 진폭이 동작 주파수에 독립적인 비공진 클럭 네트워크와는 달리, 공진 분배 네트워크의 클럭 상승 및/또는 하강 시간 및 진폭은 공진 클럭 분배 네트워크의 설계에서 다른 도전과제를 제시하는 동작 주파수와 함수 관계에 있다. 구체적으로, 고정 드라이버 크기 및 레퍼런스-클럭 듀티 사이클에 대하여, 낮은 클럭 주파수에서 클럭 네트워크에 공급되는 에너지의 양은, 더 짧은 클럭 상승 시간 및/또는 증가된 클럭 진폭을 산출하는, 상대적으로 더 높은 클럭 주파수에서보다 더 크다. 그러므로, 클럭 상승 및/또는 하강 시간 및 진폭이 매 주파수마다 그들의 규격을 만족하는 것을 보장하기 위해, 공진 클럭 네트워크에서의 클럭 드라이버들의 크기 또는 레퍼런스 클럭의 듀티 사이클은 클럭 주파수에 따라 조정될 필요가 있다.
공진 클럭 분배 네트워크들의 사용은, 일부 환경들에서 "통상 모드"에서 정상적으로 공진 클럭 분배 네트워크를 스윙하는데 클럭 드라이버들을 필수적으로 사용하여, 유도성 소자를 완전히 디스에이블하는 것이 바람직하다는 사실로 더 복잡해 진다. 그러나, 유도성 소자들을 디스에이블하고, 그로 인해 어떠한 구동 전류도 임의의 주어진 클럭 주파수에서 그리고 고정 드라이버 크기 및 레퍼런스-클럭 듀티 사이클을 갖는 클럭 분배 네트워크에 제공하지 못하면, 공진 모드에서 클럭 네트워크에 공급되는 에너지의 양은 통상적인 모드에서 공급되는 에너지의 양과 매우 상이하다. 결론적으로, 클럭 상승 및/또는 하강 시간 및 진폭이 그들의 규격을 만족시키는 것을 보장하기 위해서, 공진 클럭 네트워크에서의 레퍼런스 클럭의 클럭 드라이버들의 크기 또는 듀티 사이클은 동작 모드에 따라 조정될 필요가 있다.
또한, 제조 변동사항은 클럭 드라이버들에 전달됨에 따라 공진 클럭 분배 네트워크의 실제 커패시턴스, 클럭 드라이버들을 구현하는데 사용되는 트랜지스터들의 강도, 및 실제 레퍼런스 클럭 신호의 듀티 사이클에 영향을 미칠 것이기 때문에, 클럭 신호가 실제 동작 시에 그 규격을 만족하도록 클럭 드라이버들의 크기 또는 레퍼런스 클럭의 타겟 듀티 사이클에의 추가 조정이 필요할 것이다.
앳-스피드(at-speed) 테스트는 디지털 디바이스들에서의 공진 클럭 분배 네트워크의 사용과 관련된 다른 도전과제들을 제시한다. 이러한 종류의 테스트에서, 특정 비트 패턴은 동작이 테스트될 타켓 클럭 주파수보다 훨씬 느린(예를 들면, 5배 이상) 클럭 주파수를 사용하여 특정 스캔 레지스터들(스캔-인 모드)로 먼저 로딩된다. 디지털 시스템은 타겟 클럭 주파수(앳-스피드-테스트 모드)에서 하나 이상의 클럭 사이클들에 대해 동작하고, 정확한 기능을 검증하기 위해, 스캔 레지스터들의 컨텐츠가 타겟 클럭 주파수보다 다시 한번 훨씬 느린 클럭 주파수를 사용하여 판독(스캔-아웃 모드)된다. 공진 클럭 분배 네트워크들은 그들의 특정 클럭 진폭을 제공할 수 있기 전에 다수의 동작 클럭 사이클들을 일반적으로 요구한다. 그러므로, 앳-스피드-테스트 모드의 시작 직후로부터 풀-진폭 클럭 신호에 대한 요구사항 때문에, 그리고 스캔 모드와 앳-스피드-테스트 모드 사이의 클럭 주파수들에서의 상이함 때문에, 스캔-인 모드로부터 앳-스피드-테스트 모드로의 (또는 앳-스피드-테스트 모드로부터 스캔-아웃 모드로의) 전환은 도전과제이다. 게다가, 스캔 모드와 앳-스피드 테스트 모드 사이의 클럭 주파수에서의 큰 차이는 클럭 파형의 상승 및/또는 하강 시간에서의 큰 차이를 내포하며, 일반적으로 앳-스피드 테스트 동안 상승 및/또는 하강 시간들이 네트워크가 공진 모드에서 동작할 때 동일한 주파수에서 공진 클럭 파형의 그것과 일치하는 것은 중요하다.
많은 설계들에 대해 아마도 실용적이지 않게 될 방식들로 상기 도전들을 다루는 것이 가능하다. 예를 들면, 디바이스가 동작하게 될 가장 빠른 클럭 주파수에 대한 클럭 상승 시간 및 클럭 진폭 규격들에 맞도록 드라이버 크기들 및 레퍼런스 클럭 듀티 사이클을 선택하고, 요구될 수 있는 모든 다른 클럭 주파수들에서 이들 동일한 드라이버 크기들 및 듀티 사이클들을 이용하는 것이 가능하다. 그러나, 이러한 경우에, 상대적으로 낮은 클럭 주파수들에서, 에너지 소비가 과도하게 될 것이고, 클럭 진폭이 프로세스에 의해 규정된 정상 전압을 초과할 것이어서, 장기적인 신뢰성 문제들을 유발한다. 앳-스피드 테스트의 문맥에서, 마지막 비트가 스캐닝된 후에 바로 동일한 클럭 사이클 상에서 클럭된 레지스터들을 디스에이블하며, 공진 클럭 네트워크가 풀-레일(full-rail) 클럭 신호들을 산출하고, 공진 클럭 신호들이 풀 레일에 도달한 후에 동일한 사이클 상에서 모든 클럭된 레지스터들을 인에이블하는 데에 걸리는 것만큼 가능한 한 오래 그들을 디스에이블된 상태로 유지하는 고속 글로벌 인에이블 신호(high-speed global enable signal)를 이용하는 것이 가능하다. 그러나, 수용가능한 스큐(skew) 및 클럭에 대한 정확한 상대적인 타이밍으로 그러한 고속 인에이블 신호를 분배하는 네트워크의 설계는 현저한 추가적인 공학적 노력과 물리적 자원들(예들 들면, 신호 드라이버들 및 라우팅 트랙들(routing tracks))을 필요로 한다.
프로그램가능한 드라이버 크기들 또는 레퍼런스 클럭 듀티 사이클들이 없는 공진 클럭 분배 네트워크들에 대한 아키텍처는 하기 문헌들에 개시되어 있으며 실증적으로 평가되어 있다: "A 225MHz Resonant Clocked ASIC Chip," 저자 Ziesler C 외, International Symposium on Low - Power Electronic Design, 2003년 8월; "Energy Recovery Clocking Scheme and Flip-Flops for_Ultra Low-Energy Applications," 저자 Cooke, M. 외, International Symposium on Low - Power Electronic Design, 2003년 8월; 및 "Resonant Clocking Using Distributed Parasitic Capacitance," 저자 Drake, A. 외, Journal of Solid - State Circuits, Vol. 39, No. 9, 2004년 9월. 이들 논문들 모두는 전적으로 공진 클럭 분배 네트워크들에 한정된 것으로, 프로그램가능한 드라이버 크기들 또는 레퍼런스 클럭 듀티 사이클들에 관해 언급하고 있지 않다.
프로그램가능한 드라이버 크기 및 레퍼런스 클럭 듀티 사이클들을 갖는 공진 클럭 분배 네트워크들에 대한 설계는 하기 문헌들에 개시되어 있으며 실증적으로 평가되어 있다: "A 1.1GHz Charge Recovery Logic," 저자 Sathe V. 외, International Solid-State Circuits Conference, 2006년 2월; "900MHz to 1.2GHz two-phase resonant clock network with programmable driver and loading," 저자 Chueh J.-Y. 외, IEEE 2006 Custom Integrated Circuits Conference, 2006년 9월; "A 0.8-1.2GHz frequency tunable single-phase resonant-clocked FIR filter," 저자 Sathe V. 외, IEEE 2007 Custom Integrated Circuits Conference, 2007년 9월. 이들 논문들 모두는 프로그램가능한 드라이버 크기 및 레퍼런스 클럭 듀티 사이클이 단지 에너지 소비를 줄이려는 것을 목적으로 하는 공진 클럭 네트워크들에 한정된 것으로, 클럭 파형의 상승 시간 또는 진폭을 제어하기 위해 의도되는 것이 아니다.
종래의 모드에서도 동작할 수 있는 공진 클럭 드라이버는, "A Resonant Global Clock Distribution for the Cell Broadband Engine Processor," 저자 Chan S. 외, IEEE Journal of Solid State Circuits, Vol. 44, No. 1 , 2009년 1월 문헌에 개시되어 있다. 그러나, 이 문헌에서는 클럭 드라이버들의 크기 및 레퍼런스 클럭의 듀티 사이클이 고정되어 있고, 따라서, 클럭 주파수 또는 동작 모드에 따라 프로그램될 수 없다. 더욱이, 이 문헌은 프로그램가능한 클럭 드라이버 크기들 또는 레퍼런스 클럭 듀티 사이클들에 관해 언급하고 있지 않다.
일부 선행 또는 관련 시스템들의 본원의 예들 및 그들의 연관된 제약들은 예시적인 것으로서 의도되며 배타적인 것으로 의도되지 않는다. 기존 또는 선행 시스템들의 그외의 제약들은 이하의 상세한 설명을 읽으면 본 기술 분야에 통상의 지식을 가진 자에게 명확하게 될 것이다.
공진 모드 또는 비공진 모드에서 다수의 클럭 주파수 중 임의의 하나에서 동작하는 경우, 저전력을 소모하여 타겟 클럭 상승 시간 및 클럭 진폭을 달성하기 위해, 프로그램가능한 크기의 클럭 드라이버들, 및 프로그램가능한 듀티 사이클의 레퍼런스 클럭들을 이용하는 공진 클럭 분배 네트워크 아키텍처가 본 명세서에서 설명된다. 그러한 네트워크는 일반적으로, 마이크로프로세서들, ASIC들, 및 SOC들과 같이 다양한 주파수들, 및 고성능 및 저전력 클럭킹 요건들을 갖는 반도체 디바이스들에 적용가능하다.
따라서, 클럭 분배 네트워크를 위한 공진 클럭 드라이버가 개시되며, 공진 클럭 드라이버는 공진 클럭 드라이버의 클럭 노드에 전기적으로 연결된 복수의 구동 소자 - 복수의 구동 소자 각각은 클럭 분배 네트워크의 레퍼런스 클럭을 수신하고 전달하도록 구성되고, 복수의 구동 소자 각각은 대응하는 인에이블 신호에 의해 선택적으로 인에이블되도록 더 구성됨 -; 클럭 노드에 전기적으로 연결된 공진 스위치 - 공진 스위치는 공진 클럭 드라이버의 공진 모드 동작을 선택적으로 인에이블하도록 구성됨 - 를 포함하고, 공진 클럭 드라이버는 공진 클럭 드라이버의 현재 동작 모드의 함수로서 복수의 구동 소자의 전체 구동 강도를 선택적으로 제어하고, 현재 동작 모드가 공진 스위치에 의해 표시된 공진 모드 또는 비공진 모드 중 하나이고, 주어진 순간에서의 구동 강도는, 주어진 순간에서 공진 클럭 드라이버에 의해 인에이블된 구동 소자들의 총 수의 함수이다.
공진 클럭 드라이버는, 현재 동작 모드의 함수로서 전체 구동 강도를 제어함으로써, 현재 동작 모드의 함수로서 결과적인 클럭 신호의 진폭 및 상승 및/또는 하강 시간을 효과적으로 제어하고, 현재 동작 모드가 공진 모드로부터 비공진 모드로 전환되는 경우, 공진 클럭 드라이버는 비공진 모드 동작 동안의 결과적인 진폭 및 결과적인 상승 및/또는 하강 시간 값이 공진 모드 동작 동안에 존재했던 초기 진폭 및 초기 상승 및/또는 하강 시간 값과 대략 동일하게 되도록 전체 구동 강도를 증가시키고, 현재 동작 모드가 공진 모드로부터 비공진 모드로 전환되는 경우, 공진 클럭 드라이버는 전체 구동 강도를 증가시켜 결과적인 클럭 신호의 원하는 진폭 및 상승 및/또는 하강 시간 값을 달성하고, 공진 클럭 드라이버는 인에이블된 구동 소자들의 총 수를 선택적으로 증가시킴으로써 결과적인 구동 강도가 원하는 진폭 및 상승 및/또는 하강 시간 값에 대응하도록 전체 구동 강도를 증가시키고, 현재 동작 모드가 비공진 모드로부터 공진 모드로 전환되는 경우, 공진 클럭 드라이버는 결과적인 클럭 신호의 원하는 진폭 및 상승 및/또는 하강 시간 값을 달성하도록 전체 구동 강도를 감소시키고, 공진 클럭 드라이버는 인에이블된 구동 소자들의 총 수를 선택적으로 감소시킴으로써 결과적인 구동 강도가 원하는 진폭 및 상승 및/또는 하강 시간 값에 대응하도록 전체 구동 강도를 감소시키고, 복수의 구동 소자 각각은 결과적인 클럭 신호를 구동하기 위한 풀-업 소자 및 풀-다운 소자를 포함하고, 복수의 구동 소자 각각에 대한 인에이블 신호는 프리-드라이버 회로 셋업을 통해 공급되고, 공진 클럭 드라이버는, 공진 스위치가 인에이블되는 경우, 공진 모드 동작을 유발하도록 구성된 유도성 소자를 포함하고, 공진 스위치는, 유도성 소자와, 그 유도성 소자와 연관된 중간 포인트 공급점(mid-point supply) 사이에 전기적으로 연결된 NMOS 디바이스 및 PMOS 디바이스를 갖는 전송 게이트(transmission gate)이고, 공진 스위치는, 유도성 소자와 클럭 노드 사이에 전기적으로 연결된 NMOS 디바이스 및 PMOS 디바이스를 갖는 전송 게이트이고, 공진 스위치는 유도성 소자와 연관된 전력 공급기의 중간 포인트 노드와 전력 레일(power rail) 사이에 전기적으로 연결된 PMOS 디바이스; 및 전력 공급기의 접지 레일(ground rail)과 중간 포인트 노드 사이에 전기적으로 연결된 NMOS 디바이스를 포함하고, 레퍼런스 클럭은 풀-업 레퍼런스 클럭 및 풀-다운 레퍼런스 클럭을 포함하고, 풀-업 레퍼런스 클럭은 복수의 구동 소자 각각의 풀-업 소자에 공급되고, 풀-다운 레퍼런스 클럭은 복수의 구동 소자 각각의 풀-다운 소자에 공급되고, 풀-업 레퍼런스 클럭의 제1 듀티 사이클 및 풀-다운 레퍼런스 클럭의 제2 듀티 사이클은, 복수의 드라이버 소자에 공급되기 전에, 클럭 분배 네트워크에 의해 특정 값들로 설정되고, 특정 값들은 풀-업 및 풀-다운 레퍼런스 클럭들 각각의 원하는 진폭 및 원하는 상승 및/또는 하강 시간 값에 기초하여 결정된다.
더욱이, 본 출원은 클럭 분배 네트워크를 위한 공진 클럭 드라이버의 동작 방법을 개시하며, 방법은 복수의 구동 소자들을 공진 클럭 드라이버의 클럭 노드에 전기적으로 연결시키는 단계 - 복수의 구동 소자들 각각은 클럭 분배 네트워크의 레퍼런스 클럭을 수신하고 전달하도록 구성되고, 복수의 구동 소자들 각각은 대응하는 인에이블 신호에 의해 선택적으로 인에이블되도록 더 구성됨 -; 클럭 노드에 공진 스위치를 전기적으로 연결시키는 단계 - 공진 스위치는 공진 클럭 드라이버의 공진 모드 동작을 선택적으로 인에이블하도록 구성됨 -; 복수의 구동 소자들의 전체 구동 강도를 공진 클럭 드라이버의 현재 동작 모드의 함수로서 선택적으로 제어하는 단계 - 현재 동작 모드는 공진 스위치에 의해 표시되는 공진 모드 또는 비공진 모드 중 하나이며, 주어진 순간에서의 구동 강도는 주어진 순간에 공진 클럭 드라이버에 의해 인에이블된 구동 소자들의 총 수의 함수임 - 를 포함한다.
더욱이, 본 방법은, 전체 구동 강도를 현재 동작 모드의 함수로서 제어함으로써, 결과로서의 클럭 신호의 진폭 및 상승 및/또는 하강 시간을 현재 동작 모드의 함수로서 효과적으로 제어하는 단계를 포함한다. 추가적으로, 현재 동작 모드가 공진 모드에서 비공진 모드로 전환될 때, 비공진 모드 동작 동안의 결과로서의 진폭 및 결과로서의 상승 및/또는 하강 시간 값이 공진 모드 동작 동안 존재했던 초기 진폭 및 초기 상승 및/또는 하강 시간 값과 대략 같도록 전체 구동 강도를 증가시키는 단계를 포함한다. 더욱이, 현재 동작 모드가 공진 모드에서 비공진 모드로 전환될 때, 결과로서의 클럭 신호의 원하는 진폭 및 상승 및/또는 하강 시간 값을 달성하기 위해 전체 구동 강도를 증가시키는 단계를 포함한다. 더욱이, 인에이블된 구동 소자들의 총 수를 선택적으로 증가시킴으로써 전체 구동 강도를 증가시켜서, 결과로서의 구동 강도가 원하는 진폭 및 상승 및/또는 하강 시간 값에 대응하도록 하는 단계를 포함한다. 더욱이, 현재 동작 모드가 비공진 모드에서 공진 모드로 전환될 때, 결과로서의 클럭 신호의 원하는 진폭 및 상승 및/또는 하강 시간 값을 달성하기 위해 전체 구동 강도를 감소시키는 단계를 포함한다. 더욱이, 인에이블된 구동 소자들의 총 수를 선택적으로 감소시킴으로써 전체 구동 강도를 감소시켜서, 결과로서의 구동 강도가 원하는 진폭 및 상승 및/또는 하강 시간 값에 대응하도록 하는 단계를 포함한다.
클럭 분배 네트워크를 위한 공진 클럭 드라이버가 더 개시되는데, 이는, 공진 클럭 드라이버의 클럭 노드에 전기적으로 연결되는 복수의 구동 소자들 - 복수의 구동 소자들 각각은 클럭 분배 네트워크의 레퍼런스 클럭을 수신하고 전달하도록 구성되며, 복수의 구동 소자들 각각은 대응하는 인에이블 신호에 의해 선택적으로 인에이블되도록 더 구성됨 -; 클럭 노드에 전기적으로 연결되는 공진 스위치 - 공진 스위치는 공진 클럭 드라이버의 공진 모드 동작을 선택적으로 인에이블하도록 구성됨 -;를 포함하고, 공진 클럭 드라이버는 복수의 구동 소자들의 전체 구동 강도를 공진 클럭 드라이버의 현재 동작 모드의 함수로서 선택적으로 제어하며, 현재 동작 모드는 공진 스위치에 의해 표시되는 공진 모드 또는 비공진 모드 중 하나이며, 주어진 순간에서의 구동 강도는 주어진 순간에 공진 클럭 드라이버에 의해 인에이블된 구동 소자들의 총 수의 함수이고; 공진 스위치는 유도성 소자와 연관되는 전력 공급기의 전력 레일(power rail)과 중간 포인트(mid-point) 노드 사이에 전기적으로 연결되는 PMOS 디바이스, 및 전력 공급기의 중간 포인트 노드와 접지 레일 사이에 전기적으로 연결되는 NMOS 디바이스를 더 포함하며, 레퍼런스 클럭은 풀-업 레퍼런스 클럭 및 풀-다운 레퍼런스 클럭을 포함하며, 풀-업 레퍼런스 클럭은 복수의 구동 소자들 각각의 풀-업 소자에 공급되고 풀-다운 레퍼런스 클럭은 복수의 구동 소자들 각각의 풀-다운 소자에 연결되며, 풀-업 레퍼런스 클럭의 제1 듀티 사이클 및 풀-다운 레퍼런스 클럭의 제2 듀티 사이클은 복수의 드라이버 소자들에 공급되기 전에 클럭 분배 네트워크에 의해 특정 값들로 설정되며, 특정 값들은 풀-업 및 풀-다운 레퍼런스 클럭들 각각의 원하는 진폭 및 원하는 상승 및/또는 하강 값에 기초하여 결정된다.
본 요약은 상세한 설명에서 더 후술되는 개념들의 선택을 간략화된 형태로 소개하도록 제공된다. 본 요약은 청구되는 발명의 중요한 특징들 또는 필수적인 특징들을 식별하도록 의도되지 않으며, 청구되는 발명의 범주를 한정하는데 사용되도록 의도되지도 않는다. 그외의 장점들 및 특징들은 이하의 설명 및 청구항들로부터 명확해질 것이다. 설명 및 특정한 예시들은 단지 예시를 위해 의도되고, 본 개시의 범주를 한정하도록 의도되지 않는다는 것을 이해해야 한다.
본 발명의 이러한 및 그외의 목적들, 특징들 및 특성들은, 그 전부가 본 명세서의 일부분을 형성하는 첨부의 청구항들 및 도면들과 함께 이하의 상세한 설명의 학습으로부터 당업자에게 명확해질 것이다.
도 1은 복수의 클럭 도메인들을 갖는 예시적인 칩-와이드 클럭 분배 네트워크 아키텍처를 도시한다.
도 2는 클럭 도메인 내의 예시적인 클럭 분배 네트워크 아키텍처를 도시한다.
도 3은 고정된 크기의 드라이버들을 갖는 예시적인 공진 클럭 드라이버 설계를 도시한다.
도 4는 프로그램가능한 드라이버 크기들을 갖는 예시적인 공진 클럭 드라이버 설계를 도시한다.
도 5는 비공진 모드에서 또한 동작할 수 있는 고정된 크기의 드라이버들을 갖는 예시적인 공진 클럭 드라이버 설계를 도시한다.
도 6은 주어진 주파수에서의 공진 클럭 파형의 상승 시간에 대하여 드라이버 크기 또는 레퍼런스 클럭 듀티 사이클을 증가시키는 것의 영향을 도시한다.
도 7은 2개의 상이한 주파수들에서의 공진 클럭 파형의 상승 시간 및 클럭 진폭에 대하여 드라이버 크기 또는 레퍼런스 클럭 듀티 사이클을 조정하는 것의 영향을 도시한다.
도 8은 비공진 모드에서 또한 동작할 수 있는 프로그램가능한 드라이버의 예시적인 실시예를 도시한다.
도 9는 비공진 모드에서 또한 동작할 수 있는 프로그램가능한 드라이버의 예시적인 실시예를 도시한다.
도 10은 비공진 모드에서 또한 동작할 수 있는 프로그램가능한 드라이버의 예시적인 실시예를 도시한다.
도 11은 비공진 모드에서 또한 동작할 수 있는 프로그램가능한 드라이버의 예시적인 실시예를 도시한다.
도 12는 비공진 모드에서 또한 동작할 수 있는 프로그램가능한 드라이버의 예시적인 실시예를 도시한다.
도 13은 수정된 듀티 사이클들을 갖는 레퍼런스 클럭 신호들을 생성하기 위한 접근법의 예시적인 실시예를 도시한다.
도 14는 비공진 모드에서 프로그램가능한 레퍼런스 클럭 듀티 사이클들로 또한 동작할 수 있는 예시적인 프로그램가능한 드라이버의 실시예를 도시한다.
본 명세서에 제공되는 표제들은 단지 편의를 위한 것이며, 청구되는 발명의 범주 또는 의미에 반드시 영향을 미치는 것은 아니다.
도면들에서, 동일한 참조 번호들 및 임의의 약자(acronym)들은, 용이한 이해 및 편의를 위해 동일하거나 또는 유사한 구조 또는 기능을 갖는 소자들 또는 동작들을 식별한다. 임의의 특정한 소자 또는 동작의 논의를 쉽게 식별하기 위해, 참조 번호에서 가장 중요한 숫자 또는 숫자들은 소자가 먼저 소개되는 도면 번호를 참조한다(예를 들어, 소자(204)는 도 2와 관련하여 먼저 소개되고 논의된다).
이제 본 발명의 다양한 예들이 설명될 것이다. 후속하는 설명은 이들 예들의 전체적인 이해와 그것들의 설명을 실행 가능하게 하기 위한 특정한 세부 사항들을 제공한다. 그러나, 관련 분야의 숙련자는 본 발명이 이들 세부 사항들 없이도 실시될 수 있다는 것을 이해할 것이다. 마찬가지로, 관련 분야의 숙련자들은 본 발명이 여기에서 상세히 설명되지 않은 또 다른 명백한 특징들을 포함할 수 있다는 것도 이해할 것이다. 더욱이, 관련된 설명을 불필요하게 모호하게 만드는 것을 피하기 위해, 일부 잘 공지된 구조들 또는 기능들이 아래에서 상세히 도시거나 설명되지 않을 수 있다.
이하에서 사용된 용어는, 그것이 본 발명의 특정 예들의 상세화된 설명과 함께 사용되더라도, 그 용어의 가장 광범위한 합리적인 방식으로 해석되어야 한다. 사실, 특정 용어들은 특히 이하에서 강조될 수 있지만, 임의의 제한된 방식으로 해석되도록 의도되는 임의의 용어는 이 상세한 설명 부분에서와 같이 명백하고 특별하게 정의될 것이다.
도 1은 반도체 디바이스를 위한 클럭 분배 네트워크 아키텍쳐(clock distribution network architecture)를 도시한다. 이 네트워크는 다수의 클럭 도메인들을 포함한다. 각각의 클럭 도메인 i는 레퍼런스 클럭 신호(reference clock signal)를 수신한다. 표준 실시예들에서, 그런 레퍼런스 클럭 신호는 50%의 듀티 사이클을 가지는데, 즉, 클럭 주기의 50%에 대해서는 고전압 레벨이 되고, 클럭 주기의 나머지 50%에 대해서는 저전압 레벨이 된다. 각각의 클럭 도메인 i에 대해서, 게이팅 신호(gating signal) gdi는 클럭 도메인 i 내에서 레퍼런스 클럭 신호의 전달을 선택적으로 가능하게 하는 데 사용될 수 있다. 도 1은 각각의 클럭 도메인들에 버퍼링된 카피들이 분배되어 있는 단일 레퍼런스 클럭을 도시하지만, 일반적으로, 다수의 별개의 레퍼런스 클럭 신호들이 클럭 도메인들에 전달될 수 있으며, 각각의 클럭은 전용의 버퍼링된 클럭 분배 네트워크를 사용한다. 각각의 클럭 도메인은 이들 다수의 레퍼런스 클럭 신호들 중 하나를 수신한다. 이들 다수의 레퍼런스 클럭 신호들은 서로 동기화되거나 동기화되지 않을 수 있으며, 상이한 주파수들에서 동작할 수 있고, 그들 주파수들은 시간에 걸쳐 변할 수 있다.
시간에 걸쳐 상이한 클럭 주파수들에서 클럭 신호를 동작시키는 기술은 보통 주파수 스케일링으로 지칭되고, 반도체 디바이스들에서 전력 소비를 감소시키고자 하는 필요에 의해 동기부여된다. 디지털 반도체 디바이스들에서의 전력 소비는 이들 디바이스들이 그들의 디지털 값들 사이에서 전환되는 레이트에 비례하여 증가한다. 성능 요구들이 감소할 때, 이 레이트는 클럭 신호의 주파수를 감소시킴으로써 감소될 수 있으며, 그것에 의해 전력 소비를 감소시킬 수 있다. 일반적으로, 반도체 디바이스들은 광범위한 동작 주파수들을 가진다. 예를 들어, 마이크로프로세서들은 3㎓의 피크 클럭 주파수를 얻도록 설계될 수 있지만, 1㎓ 또는 500㎒에서의 동작 또한 지원할 수 있다.
도 2는 클럭 도메인 내에서, 공진 클럭 드라이버들과 통합하는 예시적인 클럭 분배 네트워크 아키텍쳐를 도시한다. 버퍼링된 분배 네트워크를 사용하여, 레퍼런스 클럭은 플립-플롭들 및 클럭 게이터들과 같은 다수의 클럭형 디바이스들에 분배된다. 플립-플롭들은 그들의 데이터 입력들에 따라서 및 그들의 클럭 입력들에 동기화하여 그들의 컨텐츠를 업데이트하는 저장 소자들이다. 각각의 클럭 게이터 g는 다른 클럭형 소자들에 클럭 신호의 추가적인 전달을 선택적으로 가능하게 하기 위해 게이팅 신호 gi를 사용한다. 공진 클럭 분배 네트워크 아키텍쳐에서, 드라이버에 의해 보여진 부하의 기생 커패시턴스(parasitic capacitance)를 공진시킴으로써, 하나 이상의 버퍼들은 낮은 에너지 소비를 갖는 부가적인 구동 강도를 제공하는 데 사용되는 인덕터에 의해 각각 증대된다. 그 결과로 초래된 버퍼, 인덕터, 및 다른 보조 회로의 조합은 일반적으로 공진 클럭 드라이버로 지칭된다.
또한, 도 2에는 정규의 공진 클럭 드라이버의 설계가 도시되어 있다. 이 드라이버는 풀-다운 NMOS 디바이스를 포함하는데, 이것의 드레인은 클럭 노드에 접속되어 있으며, 이것의 소스는 접지 단자에 접속되어 있다. 이 NMOS 디바이스의 게이트는 레퍼런스 클럭 신호에 의해 구동된다. 이 레퍼런스 클럭 신호의 NMOS 디바이스 게이트에의 도달 시간은 프로그램 가능한 지연 소자에 의해 조정될 수 있기 때문에, 클럭 신호의 최종 도달 지점들에서 특정 스큐(skew) 요건이 충족된다. 공급 노드와 클럭 노드 사이에는, 그 전압이 클럭 신호의 진동의 대략 중간 포인트에서 중심을 갖는 인덕터가 접속된다. 예를 들어, 클럭 신호가 0V와 1V 사이에서 진동하는 경우, 중간 포인트의 공급 레벨은 약 0.5V이다. 에너지 절약을 최대화하기 위해, 인덕터의 값은, 인덕터에 의해 셋업되는 LC 탱크와 클럭의 기생 커패시턴스가 레퍼런스 클럭 신호의 주파수와 거의 동일한 고유 주파수를 갖도록 대략적으로 선택된다.
공진 클럭 네트워크의 에너지 효율은, 클럭 분배 네트워크의 전체 저항 및 클럭 네트워크의 고유 주파수와 레퍼런스 클럭 신호의 주파수 간의 불일치를 포함하는 각종 설계 파라미터 및 동작 파라미터에 의존한다. 일반적으로, 클럭 분배 네트워크의 저항 R이 증가함에 따라, 저항 R을 통해 기생 클럭 부하를 충전 및 방전시키는 전류 I의 흐름과 관련하여 I2R만큼의 손실이 발생하므로 에너지 효율이 감소한다. 또한, 공진 드라이버를 구동하는 레퍼런스 클럭의 주파수가 공진 클럭 드라이버의 고유 주파수로부터 더 멀리 이동함에 따라, 에너지 효율이 감소한다. 이들 두 주파수 간의 불일치가 매우 크게 되는 경우, 공진 클럭 드라이버의 에너지 소모는 과도하고 비실용적으로 높게 된다. 또한, 클럭 파형의 형상이 지나치게 왜곡되어 플립-플롭 또는 그 외 클럭형 저장 소자들을 클럭킹하는 데 신뢰성 있게 이용될 수 없다. 결과적으로, 공진 클럭 드라이버들은, 주파수 스케일링을 이용하는 반도체 디바이스에 의해 일반적으로 지원되는 클럭 주파수 범위에 비해, 공진 모드에서 효율적으로 동작하는 보다 좁은 클럭 주파수 범위를 갖는 경향이 있다. 실제에서는, 주파수 스케일링된 반도체 디바이스에 가끔씩 이용되는 광범위한 동작 주파수를 지원하기 위해, 공진 드라이버는, 레퍼런스 클럭 주파수가 공진 드라이버가 지원하는 고유 주파수와는 상당히 상이한 경우에 종래의 모드에서 동작될 수 있도록 인덕터의 디스에이블링을 허용하기 위해 변경될 필요가 있을 수 있다.
도 3은 예시적인 공진 클럭 드라이버의 설계를 나타낸다. 이 드라이버는 클럭을 구동하기 위한 풀-업 PMOS 및 풀-다운 NMOS 디바이스를 모두 포함한다. PMOS 디바이스는 클럭 노드와 전력 공급기 단자 사이에 접속된다. NMOS 디바이스는 클럭 노드와 접지 단자 사이에 접속된다. 인덕터 L은 클럭 노드와 중간 포인트 공급 노드 사이에 접속된다. 실제적으로 중간 포인트 공급 레벨의, 바람직하지 않고 주로 금지적인 요건을 이 드라이버 내에 제공하는 분리형 전력 공급기에 의존하는 대신, 2개의 커패시터 Cdd 및 Css를 이용한 중간 포인트 공급이 구현된다. 커패시터 Cdd는 중간 포인트 노드와 전력 공급기 단자 사이에 접속된다. 커패시터 Css는 중간 포인트 노드와 접지 단자 사이에 접속된다. 본 설계에서, 중간 포인트 공급점은 커패시터 Cdd 및 Css의 값들, NMOS 및 PMOS 디바이스의 크기, 및 그 외 다양한 컴포넌트와 전기적 파라미터에 의해 결정되는 드라이버 동작 사이클 수 내에서 점진적으로 충전된다. 이들 사이클 동안에, 클럭 신호의 진폭은 풀-레일(full-rail) 값을 향하여 점진적으로 증가한다. 일반적으로, 중간 포인트 공급점을 충전하고 또한 풀-레일 클럭 진폭에 도달하는 데 소요되는 사이클 수는 공진 클럭 드라이버의 크기에 반비례한다.
도 3에 도시된 공진 클럭 드라이버는 공진 클럭 드라이버에 의해 생성된 클럭 신호가 일반적으로 풀-레일 진폭(full-rail amplitude)에 도달하기 위한 사이클 수가 얼마나 필요한지를 보여줌으로써, 그러한 드라이버에 의한 앳-스피드 테스트(at-speed testing)의 수행을 도전 과제로 하고 있다. 특히, 때때로 실제로 발생하는 경우인, 공진 클럭 드라이버가 스캔 클럭 및 앳-스피드 클럭을 제공하는데 사용된다면, 스캔 인/아웃의 비교적 낮은 주파수(예를 들어, 500MHz)와 비교적 높은 앳-스피드 동작 주파수(예를 들어, 3GHz) 간의 전환이 그 사이에 어떠한 아이들 사이클(idle cycle)도 없을 경우, 비현실적으로 큰 공진 드라이버를 요구할 것이고, 스캔과 앳-스피드 동작 동안 과도 전류를 요구할 것이고, 통상의 동작 동안에는 클럭 파형답지 않은 클럭 파형을 산출할 것이다. 클럭 진폭과 클럭 주파수가 안정된 경우에만 플립-플롭을 선택적으로 인에이블하도록 인에이블 신호를 전달하는 고속 네트워크의 설계가 다른 대안이 될 수 있다. 그러나, 그러한 해결책은, 그러한 네트워크의 오버헤드를 라우팅하는 디바이스, 모든 플립-플롭을 갖는 인에이블 포트를 포함하는 요건 및 인에이블 신호가 공진 클럭 파형에 대해 엄격한 시간 제한을 만족하도록 하는 요건을 포함하는, 몇가지 단점들을 나타낸다.
도 4는 프로그램가능한 드라이버들을 갖는 예시적인 공진 클럭 드라이버 설계를 도시한다. 이 드라이버는 풀-업 PMOS 디바이스 및 풀-다운 NMOS 디바이스를 선택적으로 인에이블하는 제어 신호 EN1, ... ENn을 포함하므로, 드라이버 크기의 프로그래밍을 허용한다. 그러한 프로그램가능 드라이버 설계는 2006년 2월의 International Solid-State Circuits Conference에서의 Sathe V. 등에 의한 "A 1.1GHz Charge Recovery Logic"; 2006년 9월의 IEEE 2006 Custom Intergrated Circuits Conference에서의 Chueh J.-Y. 등에 의한 "900MHz to 1.2GHz two-phase resonant clock network with programmable driver and loading"; 2007년 9월의 IEEE 2007 Custom Intergrated Circuits Conference에서의 Sathe V. 등에 의한 "A 0.8-1.2GHz frequency tunable single-phase resonant-clocked FIR filter"에 기술되어 있다. 이러한 프로그램가능 드라이버 설계는 드라이버의 크기 및 레퍼런스 클럭의 듀티 사이클을 조정함으로써 공진 클럭 드라이버에서의 전체 전력 소모를 최소화한다는 맥락에서 도입되었다. 그러나, 드라이버 크기 및 레퍼런스 클럭 듀티 사이클 프로그램 가능성은 다양한 클럭 주파수에서 타겟 클럭 상승 시간 또는 클럭 진폭을 달성한다는 맥락에서 도입 또는 조사되지 않았다. 또한, 이 드라이버는 종래의 모드에서는 동작할 수 없다.
도 5는 종래의 모드로도 동작할 수 있는 고정된 크기의 예시적인 공진 클럭 드라이버를 도시한다. 그러한 드라이버는 2009년 1월의 IEEE Journal of Solid State Circuits, Vol.44, No.1에서의 Chan S. 등에 의한 논문 "A Resonant Global Clock Distribution for the Cell Broadband Engine Processor"에 기술되어 있다. 이러한 드라이버에서, 신호 EN0는 중간 포인트 공급점(mid-point supply)과 인덕터 간의 스위치(S)를 제어하는데 사용된다. 이 스위치는 여러가지 방식으로(예컨대, 전송 게이트로서) 구현될 수 있으며, (예컨대, 테스트 중에) 공진과는 거리가 먼 종래 모드의 동작을 허용하도록 도입된다. 스위치가 도통하고 있을 경우, 드라이버는 공진 모드로 동작하고; 스위치가 턴오프될 경우, 중간 포인트 공급점은 인덕터로부터 분리되고 드라이버는 종래의 모드로 동작한다. 이 논문은 프로그램가능한 드라이버들 또는 프로그램가능한 레퍼런스 클럭 듀티 사이클의 사용을 제시하거나 기술하지 않는다.
도 6은 공진 클럭 파형의 상승 시간(rise time)에 레퍼런스 클럭 듀티 사이클 또는 드라이버 크기를 조정하는 것의 영향을 도시한다. 도 6a는 주어진 드라이버 크기로 획득되는 2㎓의 주파수를 갖는 공진 클럭 파형을 도시한다. 도 6b는 레퍼런스 클럭의 듀티 사이클 또는 클럭 드라이버의 크기를 증가시킴으로써 2㎓의 동일한 클럭 주파수에서 획득된 공진 클럭 파형을 도시한다. 이러한 증가는 클럭 상승 시간 및 클럭 하강 시간을 보다 짧게 만든다.
도 7은 클럭이 상이한 주파수에서 동작할 때에 클럭 파형 상에서 레퍼런스 클럭 듀티 사이클 또는 드라이버 크기를 조정하는 것의 영향을 도시한다. 도 7a는 주어진 드라이버 크기로 획득된 1㎓의 주파수에서의 공진 클럭 파형을 도시한다. 도 7b는 1.5㎓의 동일한 클럭 부하로 동일한 드라이버 크기가 사용될 때에 획득되는 공진 클럭 파형을 도시한다. 1.5㎓ 클럭 파형은 1㎓인 것 보다 긴 상승 시간을 갖는데, 왜냐하면 증가한 클럭 주파수로 인해 보충 시간(replenishing time)이 감소했기 때문이다. 또한, 클럭 파형의 피크 진폭이 줄곧 전력 공급기 전압 레벨 VDD에 도달하는 것은 아님에 유념해야 한다. 도 7c는 클럭 네트워크에 추가의 에너지를 주입하기 위해 공진 클럭 듀티 사이클 또는 드라이버의 크기가 증가한 후에 획득된 공진 클럭 파형을 도시한다. 이 파형은 VDD의 피크 전압에 도달하고 보다 작은 드라이버 또는 보다 짧은 레퍼런스 클럭 듀티 사이클을 갖는 파형보다 짧은 상승 시간 및 짧은 하강 시간을 달성한다.
공진 클럭 분배 네트워크들을 위한 프로그램가능한 드라이버의 실시예는 도 8에 도시된다. 이 드라이버는 NMOS 풀-다운 및 PMOS 풀-업 디바이스들을 선택적으로 인에이블하기 위해 제어 신호들 EN1 , ..., ENn을 포함하여서, 드라이버 크기의 프로그래밍을 허용한다. 본원에서 사용된 용어들 "드라이버 크기(driver size)" 및 "구동 강도(drive strength)"는 주어진 순간에 인에이블되는 드라이버들(또는 구동 소자들)의 세트로 인해 기여된 전체적인 구동 강도를 지칭한다. 이는 또한 스위치 S를 선택적으로 인에이블하기 위해 제어 신호 EN0을 포함하여서, 공진 또는 비공진 모드에서 클럭 분배의 동작을 설정한다. 공진 모드에서 동작할 때에, 디바이스들의 서브세트만이 인에이블될 필요가 있는데, 왜냐하면 풀-레일 클럭 진폭 및 타겟 클럭 상승 시간들을 달성하기 위해 요구되는 추가의 구동 강도를 인덕터가 제공하기 때문이다. 일반적으로, 드라이버 크기는, 보다 높은 클럭 주파수들에 일반적으로 보다 큰 드라이버들이 필요한 클럭 주파수의 함수이다. 이러한 프로그램가능한 구성은 모든 디바이스들이 항상 인에이블되는 고정-크기 구성보다 낮은 에너지 소비를 하게 하는데, 왜냐하면 디바이스들의 개수가 적어질수록 전력 공급기에서 접지로의 전류가 적어지게 하고, 프리-드라이버 회로망 내 커패시티브 부하가 작아지게 하기 때문이다. 그러나, 실시예에서, 각 클럭 주파수에서의 상승 및/또는 하강 시간 및 클럭 진폭과, 동작 모드를 제어하기 위해 프로그램가능한 드라이버가 사용된다.
도 8에 도시된 드라이버가 종래 모드에서 동작할 때에, 타겟 클럭 상승 시간들에 의해 요구되는 바와 같이, 공진 클럭 네트워크의 고유 주파수에서의 공진 모드에서보다 더 광범위한 디바이스들의 서브세트가 인에이블되는데, 왜냐하면 이 모드에서는 인덕터가 디커플링되고 어떤 추가적인 구동 강도도 제공하지 않기 때문이다.
앳-스피드(at-speed) 테스트 동안, 기술된 프로그램가능한 드라이버는 종래의 모드에서 동작한다. 인에이블되는(enabled) 디바이스들의 수는 결과적인 클럭 파형이 앳-스피드 공진 클럭 파형과 비교될 만한 플립-플롭 지연(즉, 클럭의 상승 에지 후에 데이터가 플립-플롭의 입력에서 출력으로 전달되는데 필요한 시간)을 가져오도록 선택된다.
도 9는 기술된 프로그램가능한 드라이버의 대안적인 실시예를 도시하는데, 이 실시예에서는, 제어 신호들 EN1,...,ENn이 프리-드라이버 회로에 도입되어, 이들이 마지막 클럭 드라이버 직전에 도입되는 것에 비해 추가적인 전력 절감을 가져온다.
도 10은 프로그램가능한 드라이버의 또 다른 실시예를 도시하는데, 여기서 스위치 S는 인덕터와 중간 포인트 공급 노드 사이에 접속된 NMOS 디바이스와 PMOS 디바이스 둘 다에 의한 전송 게이트이다.
프로그램가능한 드라이버의 또 다른 실시예가 도 11에 도시된다. 이 실시예에서는, 스위치 S가 인덕터와 클럭 노드 사이에 접속된 NMOS 디바이스와 PMOS 디바이스 둘 다에 의한 전송 게이트이다.
도 12는 프로그램가능한 드라이버의 또 다른 실시예를 나타낸다. 이 실시예에서는, 스위치 S가 전력 레일과 중간 포인트 공급 노드 사이에 접속된 PMOS 디바이스, 및 중간 포인트 공급 노드와 접지 레일 사이에 접속된 NMOS 디바이스로 구현된다.
도 13은 여기에서 설명하는 접근법의 또 다른 양태에 대한 실시예를 나타낸다. 이 실시예에서는, 레퍼런스 클럭 신호를 수정하여 조정된 듀티 사이클을 갖는 2개의 레퍼런스 클럭 신호를 도출하는데, 그 하나는 공진 클럭 드라이버의 풀-업 디바이스를 위한 것이고 다른 하나는 풀-다운 디바이스를 위한 것이다. 통상, 레퍼런스 클럭은 50%의 듀티 사이클을 갖는다. 일반적으로, 레퍼런스 클럭은 임의의 듀티 사이클을 가질 수 있다. 각 클럭 사이클이 타겟 클럭 상승 시간 또는 클럭 진폭을 만족시키기에 충분한 양의 에너지가 공진 클럭 네트워크에 주입되도록 2개의 파생 레퍼런스 클럭의 듀티 사이클 Dn 및 Dp가 결정된다. 이 도면에서는, Dn(클럭 주기에 의해 분할되는 하이 레벨에서의 시간) 및 Dp(클럭 주기에 의해 분할되는 로우 레벨에서의 시간) 둘 다 50% 미만이다. 프로그램가능한 듀티 사이클 조정 박스는 제어 비트 DC1,...,DCm의 값들을 따라 조정된 듀티 사이클 Dn 및 Dp를 갖는 2개의 레퍼런스 클럭들을 생성한다.
도 14는 공진 클럭 파형의 상승 시간과 진폭을 제어하는데 사용될 수 있는 공진 클럭 드라이버의 일 실시예를 나타낸다. 본 실시예에서는, 마지막 드라이버의 크기가 제어 신호들 EN1,..., ENn을 이용하여 프로그램될 수 있다. 또한, 본 실시예에서는, 풀-업 및 풀-다운 디바이스들이 프로그램가능한 듀티 사이클 Dp 및 Dn을 각각 갖는 각자의 레퍼런스 클럭들에 의해 구동될 수 있다. 스위치 S는 제어 신호 EN0의 값에 기초하여 중간 포인트 공급 노드로부터 인덕터를 선택적으로 디커플링함으로써 드라이버의 동작 모드를, 공진 또는 비공진으로 판단한다. 스위치 S는 도 11 및 도 12에 도시된 바와 유사한 대안적인 실시예들을 도출하기 위해 대안적인 위치에 배치될 수 있다.
앳-스피드 테스팅(at-speed testing) 동안, 제안된 도 14의 프로그램가능한 드라이버는 비공진 모드(non-resonant mode)에서 동작한다. 인에이블링된 디바이스의 개수가 선택되어, 산출되는 비공진 클럭 파형은, 앳-스피드 공진 클럭 파형과 비교가능한 플립-플롭 지연들(즉, 클럭의 상승 에지 이후에 데이터가 플립-플롭의 입력으로부터 출력으로 전달되는 데에 필요한 시간)을 산출한다.
명세서 및 특허청구범위 전반에 있어서, 단어 "포함한다", "포함하는" 및 기타 등등은, 문맥상 명백하게 그것이 아님을 요하지 않는 이상, 배타적이거나 소모적인 관점과 반대되는 포괄적인 관점으로(즉, 이를테면 "포함하지만, 이에 한정되는 것은 아닌") 해석되어야 한다. 본원에서 사용되는 용어 "접속되는", "연결되는" 또는 이들의 변형어들은 2개 이상의 소자들 간의 직접적이거나 간접적인 임의의 접속 또는 연결을 의미한다. 이러한 소자들 간의 연결 또는 접속은 물리적일 수도 있고, 논리적일 수도 있으며, 또는 이들의 조합일 수도 있다. 또한, 단어 "본원에서", "상기의", "이하" 및 그 유사한 취지의 단어들은 본 명세서에서 사용될 때, 본 명세서의 전체를 지칭하는 것이며 임의의 특정 부분을 지칭하는 것은 아니다. 문맥상 허용되는 경우, 상기의 발명의 상세한 설명에서의 단수 또는 복수를 이용한 단어들은 각각 복수 또는 단수를 포함할 수도 있다. 2개 이상의 항목의 열거에 관련하여 단어 "또는"은 다음의 단어의 해석 모두를 수용한다: 리스트 내의 임의의 항목, 리스트 내의 모든 항목, 및 리스트 내의 항목들의 임의의 조합.
본 발명의 예들에 대한 상기의 상세한 설명은 상기에 개시된 정확한 형태로 발명을 제한한다거나 그 이외의 것을 배척시키고자 하는 것은 아니다. 본 발명의 특정 예는 예시를 위하여 앞서 설명된 것이지만, 본 발명의 범주 내에서의 다양한 동등한 변형들이 가능하며, 이는 당업자들이 인식할 것이다. 본 명세서에서는 프로세스 또는 블록이 주어진 순서로 제시되었지만, 대안적인 구현들은 다른 순서로 수행되는 단계들을 가지는 루틴을 수행시키거나, 다른 순서로 된 블록들을 가지는 시스템들을 채용할 수 있다. 일부 프로세스 또는 블록들은 대안적이거나 부분적인 조합을 제공하기 위하여 삭제, 이동, 추가, 일부가 분리, 결합, 및/또는 수정될 수 있다. 또한, 프로세스 또는 블록은 때때로 순차적으로 수행되는 것으로 도시되지만, 이러한 프로세스 또는 블록은 순차 수행 대신에 병렬식으로 수행 또는 구현되거나 서로 다른 시점에서 수행될 수 있다. 또한 본원에 제시된 임의의 특정 개수들은 단지 예시일 뿐이다. 대안적인 구현은 값들 또는 범위들을 다르게 하여 채용될 수 있다고 이해된다.
본원에서 제공되는 각종 예시 및 교시는 상술한 시스템과는 다른 시스템들에도 적용될 수 있다. 상기 기술된 다양한 예에서의 소자 및 동작(acts)은 본 발명의 다른 구현들을 제공하도록 결합될 수 있다.
첨부하는 출원 서류들에 열거될 수 있는 임의의 것을 비롯하여, 전술한 임의의 특허들, 출원들 및 다른 참고문헌들은 참고로 본 명세서에 포함되어 있다. 본 발명의 양태들은, 필요한 경우에, 이러한 참고문헌들에 포함된 시스템들, 기능들 및 개념들을 이용하여 본 발명의 추가 구현들을 제공하기 위해서 변경될 수 있다.
이들 변경 및 다른 변경은 전술한 상세한 설명에 비추어 본 발명에 대해 이루어질 수 있다. 전술한 설명은 본 발명의 특정 예들을 기술하며, 고려되는 최상의 모드를 기술하지만, 전술한 상세한 설명이 텍스트에서 어떻게 보이는지 간에, 본 발명은 다수의 방식으로 실시될 수 있다. 시스템의 상세는, 여전히 본 명세서에 개시된 본 발명에 의해 포함되면서, 그 특정 구현에서 상당히 변경될 수 있다. 전술한 바와 같이, 본 발명의 특정 특징들이나 양태들을 기술하는 경우에 이용된 특정 용어는, 그 용어와 연관되는 본 발명의 임의의 특정 특성들, 특징들 또는 양태들로 제한되도록 이 용어가 본 명세서에서 재정의되는 것을 내포하는 것으로 간주되어서는 안 된다. 일반적으로, 다음의 특허청구범위에 이용된 용어들은, 전술한 상세한 설명 섹션이 이러한 용어들을 명시적으로 정의하지 않는 한, 본 발명을 본 명세서에 개시된 특정 예들로 제한하는 것으로 해석되어서는 안 된다. 따라서, 본 발명의 실제 범위는 개시된 예들뿐만 아니라, 특허청구범위 하에서 본 발명을 실시하거나 구현하는 모든 등가의 방식들을 포함한다.
본 발명의 특정 양태들이 특정 청구항 형태로 아래에 제시되지만, 본 출원인은 본 발명의 다양한 양태들을 임의의 수의 청구항 형태로 계획한다. 예를 들어, 본 발명의 단 하나의 양태는 35 U.S.C. §112 제6 단락 하에서 수단 플러스 기능 청구항으로서 기술되는 한편, 다른 양태들은 마찬가지로 수단 플러스 기능 청구항으로서, 또는 컴퓨터 판독가능 매체로 구현되는 바와 같이 다른 형태들로 구현될 수 있다. (35 U.S.C. §112 ¶6 하에서 다루도록 의도된 임의의 청구항들은 "~하기 위한 수단(means for)"이라는 단어들로 시작할 것이다.) 따라서, 본 출원인은, 본 발명의 다른 양태들에 대해 이러한 부가적인 청구항 형태들을 따르도록 본원의 출원 후에 부가적인 청구항들을 추가하는 권리를 보유한다.

Claims (23)

  1. 클럭 분배 네트워크를 위한 공진 클럭 드라이버로서,
    상기 공진 클럭 드라이버의 클럭 노드에 전기적으로 연결된 복수의 구동 소자 - 상기 복수의 구동 소자 각각은 상기 클럭 분배 네트워크의 레퍼런스 클럭을 수신하고 전달하도록 구성되며, 상기 복수의 구동 소자 각각은 대응하는 인에이블 신호에 의해 선택적으로 인에이블되도록 더 구성됨 -; 및
    상기 클럭 노드에 전기적으로 연결된 공진 스위치(resonance switch) - 상기 공진 스위치는 상기 공진 클럭 드라이버의 공진 모드 동작을 선택적으로 인에이블하도록 구성됨 -
    를 포함하며,
    상기 공진 클럭 드라이버는 상기 복수의 구동 소자의 전체 구동 강도를 상기 공진 클럭 드라이버의 현재의 동작 모드의 함수로서 선택적으로 제어하며, 상기 현재의 동작 모드는 상기 공진 스위치에 의해 표시된 공진 모드 또는 비공진 모드 중 하나이며, 특정한 순간의 상기 구동 강도는 상기 특정한 순간에 상기 공진 클럭 드라이버에 의해 인에이블되는 구동 소자들의 총 수의 함수인, 공진 클럭 드라이버.
  2. 제1항에 있어서,
    상기 공진 클럭 드라이버는, 상기 전체 구동 강도를 현재의 동작 모드의 함수로서 제어함으로써, 결과의 클럭 신호의 진폭, 및 상승 및/또는 하강 시간을 상기 현재의 동작 모드의 함수로서 효과적으로 제어하는 공진 클럭 드라이버.
  3. 제1항에 있어서,
    상기 현재의 동작 모드가 상기 공진 모드에서 상기 비공진 모드로 전환되는 경우에, 상기 공진 클럭 드라이버는, 비공진 모드 동작 중의 결과의 진폭 및 결과의 상승 및/또는 하강 시간 값이 공진 모드 동작 중에 존재했던 초기 진폭 및 초기 상승 및/또는 하강 시간 값과 거의 동일해지도록 상기 전체 구동 강도를 증가시키는 공진 클럭 드라이버.
  4. 제1항에 있어서,
    상기 현재의 동작 모드가 상기 공진 모드에서 상기 비공진 모드로 전환되는 경우에, 상기 공진 클럭 드라이버는, 결과의 클럭 신호의 소망하는 진폭 및 상승 및/또는 하강 시간 값을 달성하기 위해 상기 전체 구동 강도를 증가시키는 공진 클럭 드라이버.
  5. 제3항에 있어서,
    상기 공진 클럭 드라이버는, 결과의 구동 강도가 소망하는 진폭 및 상승 및/또는 하강 시간 값에 대응하도록, 인에이블된 구동 소자들의 총 수를 선택적으로 증가시킴으로써 상기 전체 구동 강도를 증가시키는 공진 클럭 드라이버.
  6. 제1항에 있어서,
    상기 현재의 동작 모드가 상기 비공진 모드에서 상기 공진 모드로 전환되는 경우에, 상기 공진 클럭 드라이버는, 결과의 클럭 신호의 소망하는 진폭 및 상승 및/또는 하강 시간 값을 달성하기 위해 상기 전체 구동 강도를 감소시키는 공진 클럭 드라이버.
  7. 제5항에 있어서,
    상기 공진 클럭 드라이버는, 결과의 구동 강도가 소망하는 진폭 및 상승 및/또는 하강 시간 값에 대응하도록, 인에이블된 구동 소자들의 총 수를 선택적으로 감소시킴으로써 상기 전체 구동 강도를 감소시키는 공진 클럭 드라이버.
  8. 제1항에 있어서,
    상기 복수의 구동 소자 각각은 상기 결과의 클럭 신호를 구동하기 위한 풀-업(pull-up) 소자 및 풀-다운(pull-down) 소자를 포함하는 공진 클럭 드라이버.
  9. 제1항에 있어서,
    상기 복수의 구동 소자 각각을 위한 인에이블 신호는 프리-드라이버 회로 셋업(pre-driver circuit setup)을 통해 공급되는 공진 클럭 드라이버.
  10. 제2항에 있어서,
    상기 공진 클럭 드라이버는 상기 공진 스위치가 인에이블되는 경우에 공진 모드 동작을 유발하도록 구성된 유도성 소자를 포함하는 공진 클럭 드라이버.
  11. 제10항에 있어서,
    상기 공진 스위치는 상기 유도성 소자와 상기 유도성 소자와 연관된 중간 포인트 공급점(mid-point supply) 사이에 전기적으로 연결된 NMOS 디바이스 및 PMOS 디바이스를 갖는 전송 게이트인 공진 클럭 드라이버.
  12. 제10항에 있어서,
    상기 공진 스위치는 상기 유도성 소자와 상기 클럭 노드 사이에 전기적으로 연결된 NMOS 디바이스와 PMOS 디바이스를 갖는 전송 게이트인 공진 클럭 드라이버.
  13. 제10항에 있어서,
    상기 공진 스위치는,
    상기 유도성 소자와 연관된 전력 공급기(power supply)의 중간 포인트 노드와 전력 레일(power rail) 사이에 전기적으로 연결된 PMOS 디바이스, 및
    상기 전력 공급기의 상기 중간 포인트 노드와 접지 레일(ground rail) 사이에 전기적으로 연결된 NMOS 디바이스
    를 포함하는 공진 클럭 드라이버.
  14. 제2항에 있어서,
    상기 레퍼런스 클럭은 풀-업 레퍼런스 클럭 및 풀-다운 레퍼런스 클럭을 포함하고, 상기 풀-업 레퍼런스 클럭은 상기 복수의 구동 소자 각각의 풀-업 소자에 공급되고, 상기 풀-다운 레퍼런스 클럭은 상기 복수의 구동 소자 각각의 풀-다운 소자에 공급되는 공진 클럭 드라이버.
  15. 제14항에 있어서,
    상기 풀-업 레퍼런스 클럭의 제1 듀티 사이클과 상기 풀-다운 레퍼런스 클럭의 제2 듀티 사이클은 상기 복수의 구동 소자에 공급되기 전에 상기 클럭 분배 네트워크에 의해 특정 값들로 설정되며, 상기 특정 값들은 상기 풀-업 레퍼런스 클럭 및 상기 풀-다운 레퍼런스 클럭 각각의 소망하는 진폭과 소망하는 상승 및/또는 하강 값에 기초하여 결정되는 공진 클럭 드라이버.
  16. 클럭 분배 네트워크를 위한 공진 클럭 드라이버의 동작 방법으로서,
    상기 공진 클럭 드라이버의 클럭 노드에 복수의 구동 소자를 전기적으로 연결하는 단계 - 상기 복수의 구동 소자 각각은 상기 클럭 분배 네트워크의 레퍼런스 클럭을 수신하고 전달하도록 구성되며, 상기 복수의 구동 소자 각각은 대응하는 인에이블 신호에 의해 선택적으로 인에이블되도록 더 구성됨 -;
    상기 공진 클럭 드라이버의 공진 모드 동작을 선택적으로 인에이블하도록 구성된 공진 스위치를 상기 클럭 노드에 전기적으로 연결하는 단계; 및
    상기 복수의 구동 소자의 전체 구동 강도를 상기 공진 클럭 드라이버의 현재의 동작 모드의 함수로서 선택적으로 제어하는 단계 - 상기 현재의 동작 모드는 상기 공진 스위치에 의해 표시된 공진 모드 또는 비공진 모드 중 하나이며, 특정한 순간의 상기 구동 강도는 상기 특정한 순간에 상기 공진 클럭 드라이버에 의해 인에이블되는 구동 소자들의 총 수의 함수임 -
    를 포함하는 동작 방법.
  17. 제16항에 있어서,
    상기 전체 구동 강도를 상기 현재의 동작 모드의 함수로서 제어함으로써, 결과의 클럭 신호의 진폭 및 상승 및/또는 하강 시간을 상기 현재의 동작 모드의 함수로서 효과적으로 제어하는 단계를 더 포함하는 동작 방법.
  18. 제16항에 있어서,
    상기 현재의 동작 모드가 상기 공진 모드에서 상기 비공진 모드로 전환되는 경우에, 비공진 모드 동작 중의 결과의 진폭 및 결과의 상승 및/또는 하강 시간 값이 공진 모드 동작 중에 존재했던 초기 진폭 및 초기 상승 및/또는 하강 시간 값과 거의 동일해지도록 상기 전체 구동 강도를 증가시키는 단계를 더 포함하는 동작 방법.
  19. 제16항에 있어서,
    상기 현재의 동작 모드가 상기 공진 모드에서 상기 비공진 모드로 전환되는 경우에, 결과의 클럭 신호의 소망하는 진폭 및 상승 및/또는 하강 시간 값을 달성하기 위해 상기 전체 구동 강도를 증가시키는 단계를 더 포함하는 동작 방법.
  20. 제19항에 있어서,
    결과의 구동 강도가 상기 소망하는 진폭 및 상승 및/또는 하강 시간 값에 대응하도록, 인에이블된 구동 소자들의 총 수를 선택적으로 증가시킴으로써 상기 전체 구동 강도를 증가시키는 단계를 더 포함하는 동작 방법.
  21. 제16항에 있어서,
    상기 현재의 동작 모드가 상기 비공진 모드에서 상기 공진 모드로 전환되는 경우에, 결과의 클럭 신호의 소망하는 진폭 및 상승 및/또는 하강 시간 값을 달성하기 위해 상기 전체 구동 강도를 감소시키는 단계를 더 포함하는 동작 방법.
  22. 제21항에 있어서,
    결과의 구동 강도가 상기 소망하는 진폭 및 상승 및/또는 하강 시간 값에 대응하도록, 인에이블된 구동 소자들의 총 수를 선택적으로 감소시킴으로써 상기 전체 구동 강도를 감소시키는 단계를 더 포함하는 동작 방법.
  23. 클럭 분배 네트워크를 위한 공진 클럭 드라이버로서,
    상기 공진 클럭 드라이버의 클럭 노드에 전기적으로 연결된 복수의 구동 소자 - 상기 복수의 구동 소자 각각은 상기 클럭 분배 네트워크의 레퍼런스 클럭을 수신하고 전달하도록 구성되며, 상기 복수의 구동 소자 각각은 대응하는 인에이블 신호에 의해 선택적으로 인에이블되도록 더 구성됨 -; 및
    상기 클럭 노드에 전기적으로 연결된 공진 스위치 - 상기 공진 스위치는 상기 공진 클럭 드라이버의 공진 모드 동작을 선택적으로 인에이블하도록 구성됨 -
    를 포함하며,
    상기 공진 클럭 드라이버는 상기 복수의 구동 소자의 전체 구동 강도를 상기 공진 클럭 드라이버의 현재의 동작 모드의 함수로서 선택적으로 제어하며, 상기 현재의 동작 모드는 상기 공진 스위치에 의해 표시된 공진 모드 또는 비공진 모드 중 하나이며, 특정한 순간의 상기 구동 강도는 상기 특정한 순간에 상기 공진 클럭 드라이버에 의해 인에이블되는 구동 소자들의 총 수의 함수이며,
    또한 상기 공진 스위치는,
    유도성 소자와 연관된 전력 공급기의 중간 포인트 노드와 전력 레일 사이에 전기적으로 연결된 PMOS 디바이스, 및
    상기 전력 공급기의 상기 중간 포인트 노드와 접지 레일 사이에 전기적으로 연결된 NMOS 디바이스를 포함하며,
    또한 상기 레퍼런스 클럭은 풀-업 레퍼런스 클럭 및 풀-다운 레퍼런스 클럭을 포함하고, 상기 풀-업 레퍼런스 클럭은 상기 복수의 구동 소자 각각의 풀-업 소자에 공급되고, 상기 풀-다운 레퍼런스 클럭은 상기 복수의 구동 소자 각각의 풀-다운 소자에 공급되며, 상기 풀-업 레퍼런스 클럭의 제1 듀티 사이클과 상기 풀-다운 레퍼런스 클럭의 제2 듀티 사이클은 상기 복수의 구동 소자에 공급되기 전에 상기 클럭 분배 네트워크에 의해 특정 값들로 설정되며, 상기 특정 값들은 상기 풀-업 레퍼런스 클럭 및 상기 풀-다운 레퍼런스 클럭 각각의 소망하는 진폭과 소망하는 상승 및/또는 하강 값에 기초하여 결정되는, 공진 클럭 드라이버.
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