KR20120095393A

KR20120095393A - 공진 클록 분배 네트워크에서의 주파수 스케일링된 동작을 위한 아키텍처

Info

Publication number: KR20120095393A
Application number: KR1020127012378A
Authority: KR
Inventors: 마리오스 씨. 파파에프시미오우; 알렉산더 이시이
Original assignee: 사이클로스 세미컨덕터, 인크.
Priority date: 2009-10-12
Filing date: 2010-10-12
Publication date: 2012-08-28
Also published as: WO2011046981A2; US20110090018A1; US20110084774A1; US20110090019A1; US8502569B2; JP2013507885A; US9041451B2; US20110084736A1; WO2011046977A3; WO2011046980A2; US20140002175A1; US8362811B2; WO2011046987A3; WO2011046974A3; KR20120082450A; US20130328608A1; US20130194018A1; WO2011046985A2; WO2011046987A2; US20140015585A1

Abstract

공진 클록 분배 네트워크들에 대한 아키텍처가 제안된다. 이 아키텍처는 선택적으로 인에이블될 수 있는 플립플롭들의 배치를 통해 다수의 클록 주파수에서의 공진 클록 분배 네트워크의 에너지 효율적인 동작을 가능하게 한다. 제안되는 아키텍처는 주로 인덕터들이 통합된 공진 클록 네트워크들의 설계를 목표로 하며, 어떠한 인덕터 오버헤드도 나타내지 않는다. 그러한 아키텍처는 마이크로프로세서, ASIC 및 SOC와 같이 다수의 클록 주파수, 및 고성능 및 저전력 클록킹 요구들을 갖는 반도체 장치들에 일반적으로 적용 가능하다. 더욱이, 그러한 아키텍처는 달성 가능한 성능 레벨들에 따른 반도체 장치들의 비닝에 적용 가능하다.

Description

공진 클록 분배 네트워크에서의 주파수 스케일링된 동작을 위한 아키텍처{ARCHITECTURE FOR FREQUENCY-SCALED OPERATION IN RESONANT CLOCK DISTRIBUTION NETWORKS}

관련 출원의 상호 참조

본 특허 출원은 본 명세서에 그 전체가 통합되는, 2009년 10월 12일자로 출원된 "SYSTEMS AND METHODS FOR RESONANT CLOCKING INTEGRATED CIRCUITS"라는 제목의 미국 특허 가출원 제61/250,830호의 전환이며, 그에 대해 우선권을 주장한다. 본 특허 출원은 아래의 특허들 및 출원들에 설명된 기술들과 관련되며, 이들 모두는 그 전체가 본 명세서에 통합된다:

2007년 5월 23일자로 출원된 "Resonant Clock and Interconnect Architecture for Programmable Logic Devices"라는 제목의 미국 특허 가출원 제60/931,582호에 대해 우선권을 주장하는, 2009년 10월 12일자로 출원된 "RESONANT CLOCK AND INTERCONNECT ARCHITECTURE FOR DIGITAL DEVICES WITH MULTIPLE CLOCK NETWORKS"라는 제목의 미국 특허 출원 제12/125,009호;

이와 동시에 출원된 "RESONANT CLOCK DISTRIBUTION NETWORK ARCHITECTURE WITH PROGRAMMABLE DRIVERS"라는 제목의 미국 특허 출원 제_호;

이와 동시에 출원된 "Architecture FOR CONTROLLING CLOCK CHARACTERISTICS"라는 제목의 미국 특허 출원 제_호;

이와 동시에 출원된 "METHOD FOR SELECTING NATURAL FREQUENCY IN RESONANT CLOCK DISTRIBUTION NETWORKS WITH NO INDUCTOR OVERHEAD"라는 제목의 미국 특허 출원 제_호;

이와 동시에 출원된 "ARCHITECTURE FOR ADJUSTING NATURAL FREQUENCY IN RESONANT CLOCK DISTRIBUTION NETWORKS"라는 제목의 미국 특허 출원 제_호;

이와 동시에 출원된 "ARCHITECTURE FOR SINGLE- STEPPING IN RESONANT CLOCK DISTRIBUTION NETWORKS"라는 제목의 미국 특허 출원 제_호;

이와 동시에 출원된 "ARCHITECTURE FOR OPERATING RESONANT CLOCK NETWORK IN CONVENTIONAL MODE"라는 제목의 미국 특허 출원 제_호; 및

이와 동시에 출원된 "Resonant Clock Distribution Network Architecture for Tracking Parameter Variations in Conventional Clock Distribution Networks "라는 제목의 미국 특허 출원 제_호.

발명의 분야

본 발명은 일반적으로 마이크로프로세서, 주문형 집적 회로(ASIC) 및 시스템-온-칩(SOC) 장치와 같은 다수의 클록 네트워크 및 다양한 클록 주파수를 갖는 디지털 장치들을 위한 클록 분배 네트워크 아키텍처들에 관한 것이다.

공진 클록 분배 네트워크들은 동기식 디지털 시스템들에서의 클록 신호들의 에너지 효율적인 분배를 위해 제안되었다. 이러한 네트워크들에서는, 클록 분배 네트워크의 기생 용량과 공진하는 하나 이상의 인덕터를 이용하여 에너지 효율적인 동작이 달성된다. 클록 버퍼들의 수의 감소를 통해 극히 낮은 지터(jitter)를 갖는 클록 분배가 달성된다. 더욱이, 비교적 대칭인 전체-메탈(all-metal) 분배 네트워크들의 설계를 통해 분배된 클록 신호들 사이에 극히 낮은 스큐(skew)가 달성된다. 전체 네트워크 성능은 동작 속도 및 총 네트워크 인덕턴스, 저항, 크기 및 토폴로지에 의존하며, 더 낮은 저항의 대칭 네트워크들은 적절한 인덕턴스를 갖도록 설계될 때 더 낮은 지터, 스큐 및 에너지 소비를 유발한다.

실제로, 디지털 장치들은 종종 다수의 클록 주파수로 동작하도록 지정되고 설계된다. 예를 들어, 고성능 마이크로프로세서는 100MHz 내지 3GHz 범위의 다수의 클록 주파수로 동작하도록 설계될 수 있다. 클록 신호를 시간에 따라 상이한 클록 주파수로 동작시키는 기술은 일반적으로 주파수 스케일링이라고 하며, 반도체 장치들에서 전력 소비를 줄이기 위한 필요성에 의해 동기 부여된다. 디지털 반도체 장치들에서의 전력 소비는 이러한 장치들이 이들의 디지털 값들 사이에서 스위칭하는 레이트에 비례하여 증가한다. 성능 요구가 감소할 때, 이 레이트는 클록 신호의 주파수를 줄임으로써 감소될 수 있으며, 따라서 전력 소비가 감소할 수 있다.

하나보다 많은 주파수에서의 클록 신호들의 동작은 장치 비닝(binning)과 관련하여, 즉 제조 편차들로 인해, 동일한 설계 및 기능의 다른 장치보다 높은 피크 클록 주파수로 동작할 수 있는 장치를 더 비싸게 판매하는 관행과 관련하여 발생하기도 한다. 예를 들어, "고속" 반도체 제조 코너에서 제조된 한 묶음의 마이크로프로세서들은 최대 3GHz의 클록 주파수들로 동작할 수 있는 마이크로프로세서들을 포함할 수 있는 반면, "통상적인" 반도체 제조 코너에서 제조된 동일 설계의 한 묶음의 마이크로프로세서들은 기껏해야 2GHz의 클록 주파수들로 동작할 수 있는 마이크로프로세서들을 포함할 수 있다. 동일한 설계를 갖지만, 첫 번째 "고속" 묶음 내의 마이크로프로세서들은 그들의 더 양호한 달성된 성능으로 인해 훨씬 더 높은 가격으로 판매될 수 있다.

다중 주파수 동작 상황들에서의 공진 클록 분배 네트워크들의 전개의 문제점은 이러한 네트워크들이 통상적으로 공진 네트워크의 고유 주파수 주위에 중심을 갖는 클록 주파수들의 비교적 좁은 범위에 대해 그들의 최고 에너지 효율을 달성한다는 점이다. 이러한 좁은 범위 밖의 클록 주파수들에 대해서는 공진 클록킹의 고유한 에너지 이점들보다 중요할 수 있는 정도로 에너지 효율이 크게 저하된다. 예를 들어, 3GHz의 타겟 주파수를 갖도록 설계된 마이크로프로세서를 고려하지만, 그의 디지털 논리는 제조 후에 2GHz의 피크 클록 레이트만을 달성할 수 있다. 마이크로프로세서의 비공진 클록 구현에서, 클록 네트워크는 2GHz로 동작하여, 그의 2GHz 동작 주파수에 비례하는 전력을 소비할 수 있다. 그러나, 공진 클록 설계에서, 공진 클록 네트워크가 3GHz의 그의 고유 주파수가 아니라 2GHz로 동작하는 경우, 그의 전력 소비는 2GHz의 비공진 설계의 전력 소비를 훨씬 초과할 수 있다.

과다한 전력 소비에 더하여, 공진 클록 네트워크가 그의 고유 주파수로부터 벗어나서 동작할 때, 고유 주파수와 동작 주파수 사이의 불일치가 증가함에 따라 클록 파형의 형상이 점점 더 변형된다. 극단적인 상황들에서, 제조 후의 피크 클록 주파수는 공진 클록 네트워크의 고유 주파수로부터 멀 수 있으며, 따라서 피크 클록 주파수에서의 클록 파형은 클록킹되는 요소들의 부정확한 동작이 발생할 정도로 변형되고, 전체 장치의 기능은 부정확해질 수 있다.

다수의 간단하지만 비실용적인 방식으로 상기 문제점들을 해결할 수 있다. 하나의 그러한 접근법은 공진 클록 네트워크로의 용량의 선택적 도입을 제공함으로써 고유 주파수의 조정을 가능하게 하는 것이다. 공진 클록 네트워크의 에너지 효율은 그의 용량 증가에 따라 감소하므로, 용량 도입에 의한 고유 주파수의 조정은 더 낮은 동작 주파수들에서의 절전을 저하시킨다. 더욱이, 여분의 용량의 면적 오버헤드가 엄청나게 클 수 있다.

고유 주파수 조정의 또 하나의 접근법은 선택적으로 사용될 수 있는 다수의 상이한 인덕터의 직렬 또는 병렬 조합들의 배치이다. 그러나, 일반적으로 다수의 상이한 인덕터의 사용은 잠재적으로 엄청난 면적 오버헤드를 유발한다.

상기 문제들을 해결하는 대안 접근법은 통상의 (즉, 비공진) 모드로도 동작할 수 있는 공진 클록 드라이버들을 설계하는 것이다. 이러한 접근법에서, 공진 클록 네트워크는 임의의 클록 주파수에서 통상의 모드로 동작할 수 있다. 그러나, 이러한 드라이버들은 통상적으로 인덕터 및 클록 부하에 직렬인 스위치의 도입에 의존하며, 따라서 공진 클록 네트워크의 전체 저항을 증가시키고, 공진 모드로 동작할 때 그의 에너지 효율을 저하시킨다.

"A 225MHz Resonant Clocked ASIC Chip," by Ziesler C, et al., International Symposium on Low-Power Electronic Design, August 2003; "Energy Recovery Clocking Scheme and Flip-Flops for_Ultra Low-Energy Applications," by Cooke, M., et al., International Symposium on Low-Power Electronic Design, August 2003; "Resonant Clocking Using Distributed Parasitic Capacitance," by Drake, A., et al., Journal of Solid-State Circuits, Vol. 39, No. 9, September 2004; "900MHz to 1.2GHz two-phase resonant clock network with programmable driver and loading," by Chueh J.-Y., et al., IEEE 2006 Custom Integrated Circuits Conference, September 2006; "A 0.8-1.2GHz frequency tunable single-phase resonant-clocked FIR filter," by Sathe V., et al., IEEE 2007 Custom Integrated Circuits Conference, September 2007; "A Resonant Global Clock Distribution for the Cell Broadband Engine Processor," by Chan S., et al., IEEE Journal of Solid State Circuits, Vol. 44, No. 1, January 2009를 비롯한 여러 논문에 공진 클록 분배 네트워크들의 아키텍처들이 설명되고 경험적으로 평가되어 있다. 이러한 모든 논문들에서, 공진 클록 분배 네트워크들은 단일 고유 주파수로 제한된다. 전술한 문제들을 해결하는 방식으로 공진 클록 네트워크들을 동작시키기 위한 어떠한 시도도 없고, 어떠한 방법도 제안되지 않았다.

일반적으로, 소정의 종래 또는 관련 시스템들 및 이들과 관련된 제한들에 대한 본 명세서에서의 예들은 배타적이 아니라 예시적인 것을 의도한다. 현존하는 또는 종래의 시스템들의 다른 제한들은 아래의 상세한 설명을 읽을 때 이 분야의 기술자들에게 명백해질 것이다.

공진 모드로 또는 비공진 모드로 선택적으로 동작할 수 있는 클록 드라이버가 본 명세서에 개시되며, 상기 클록 드라이버는 상기 클록 드라이버의 클록 노드에 전기적으로 결합된 공진 요소 - 상기 공진 요소는 상기 클록 드라이버가 공진 모드로 동작할 수 있게 하도록 구성됨 -; 상기 클록 노드에 전기적으로 결합된 드라이브 요소 - 상기 드라이브 요소는 논리 입력 신호에 기초하여 클록 분배 네트워크의 기준 클록을 수신 및 전파하도록 구성되며, 상기 논리 입력 신호는 상기 기준 클록과 제어 신호의 논리적 조합이고, 상기 드라이브 요소는 상기 제어 신호가 활성 상태에 있을 때 동작을 위해 인에이블됨 -; 상기 클록 노드에 전기적으로 결합되고, 게이팅 신호에 의해 게이팅되는 클록킹 요소를 포함하고, 상기 클록 드라이버는 상기 제어 신호 및 상기 게이팅 신호의 값들에 기초하여 공진 모드로 또는 비공진 모드로 선택적으로 동작하고, 상기 클록 드라이버는 상기 제어 신호가 활성 상태에 있고 상기 게이팅 신호가 비활성 상태에 있을 때 공진 모드로 동작하고, 상기 클록 드라이버는 상기 공진 요소의 고유 공진 주파수와 관련된 주파수로 동작하며, 상기 클록 드라이버는 상기 제어 신호가 비활성 상태에 있고 상기 게이팅 신호가 활성 상태에 있을 때 비공진 모드로 동작하고, 상기 클록 드라이버는 상기 게이팅 신호의 게이팅 주파수와 관련된 주파수로 동작한다.

본 요약은 아래에 상세한 설명에서 더 설명되는 개념들의 발췌를 간단하게 소개하기 위해 제공된다. 본 요약은 청구 발명의 중요한 특징들 또는 본질적인 특징들을 식별하는 것을 의도하지 않으며, 청구 발명의 범위를 한정하는 데 사용하고자 하는 의도도 없다. 다른 이점들 및 특징들은 아래의 설명 및 청구항들로부터 명백해질 것이다. 설명 및 특정 예들은 본 발명의 범위를 한정하는 것을 의도하는 것이 아니라 단지 예시를 위한 것이라는 것을 이해해야 한다.

본 발명의 이들 및 다른 목적들, 특징들 및 특성들은 그 모두가 본 명세서의 일부를 형성하는 첨부된 청구항들 및 도면들과 관련된 아래의 상세한 설명의 검토로부터 이 분야의 기술자들에게 더 명백해질 것이다. 도면들에서:
도 1은 공진 클록 분배 네트워크의 통상적인 아키텍처를 나타낸다.
도 2는 집중 커패시터(lumped capacitor)로서 모델링된 클록 부하를 갖는 공진 클록킹을 위한 통상적인 드라이버 설계를 나타낸다.
도 3은 클록 부하에 병렬인 용량의 선택적 도입에 의해 고유 주파수를 조정하는 접근법을 나타낸다.
도 4는 오리지널 인덕터에 병렬인 인덕턴스의 선택적 도입에 의해 고유 주파수를 조정하는 접근법을 나타낸다.
도 5는 공진 클록 네트워크의 유도성 요소에 직렬인 스위치를 도입함으로써 다수의 클록 주파수에서의 동작을 지원하기 위한 접근법을 나타낸다.
도 6은 다수의 클록 주파수로 동작하기 위한 제안되는 공진 클록 드라이버의 일 실시예를 나타낸다.
도 7은 다수의 클록 주파수로 동작하기 위한 제안되는 공진 클록 드라이버의 대안 실시예를 나타낸다.
도 8은 다수의 클록 주파수로 동작하기 위한 제안되는 클록 게이터의 일 실시예를 나타낸다.
도 9는 다수의 클록 주파수로 동작하기 위한 제안되는 플립플롭의 일 실시예를 나타낸다.
본 명세서에서 제공되는 표제들은 편의를 위해 제공될 뿐, 청구 발명의 범위 또는 의미에 반드시 영향을 미치지는 않는다.
도면들에서, 동일한 참조 번호들 및 임의의 약어들은 이해의 용이 및 편의를 위해 동일 또는 유사한 구조 또는 기능을 갖는 요소들 및 동작들을 식별한다.

이하, 본 발명의 다양한 예들이 설명된다. 아래의 설명은 충분한 이해를 위한 그리고 이러한 예들의 설명을 가능하게 하는 구체적인 상세들을 제공한다. 그러나, 관련 분야의 기술자는 본 발명이 이러한 상세들 중 다수의 상세 없이도 실시될 수 있다는 것을 이해할 것이다. 또한, 관련 분야의 기술자는 본 발명이 본 명세서에서 상세히 설명되지 않은 많은 자명한 특징을 포함할 수 있다는 것도 이해할 것이다. 게다가, 일부 공지된 구조들 또는 기능들은 관련 설명을 불필요하게 불명확하게 하지 않기 위해 도시되지 않거나 아래에 상세히 설명되지 않을 수도 있다.

아래에서 사용되는 용어는 본 발명의 소정의 구체적인 예들의 상세한 설명과 관련하여 사용되고 있지만, 그의 가장 넓은 합리적인 방식으로 해석되어야 한다. 사실상, 소정 용어들은 아래에서 강조될 수도 있지만, 임의의 제한된 방식으로 해석되기를 의도하는 임의의 용어는 본 상세한 설명 부분에서 자체적으로 명백히 그리고 구체적으로 정의될 것이다.

도 1은 반도체 장치를 위한 통상적인 공진 클록 분배 네트워크 아키텍처를 나타낸다. 이 네트워크에서는, 전체-메탈 클록 분배 네트워크를 통해 클록 신호를 구동하는 데 사용되는 다수의 공진 클록 드라이버에 기준 클록 신호를 분배하기 위해 버퍼링된 분배 네트워크가 사용된다. 통상적으로, 이러한 전체-메탈 네트워크는 대략 대칭인 토폴로지를 구비하여, 클록 신호를 매우 낮은 스큐로 반도체 장치의 클록킹되는 요소들(예를 들어, 플립플롭들 및 클록 게이터들)로 전달한다. 각각의 공진 클록 드라이버는 드라이버가 겪는 부하의 기생 용량과 공진함으로써 낮은 에너지 소비로 추가적인 드라이브 강도를 제공하는 데 사용되는 인덕터를 포함한다.

도 2는 공진 클록 드라이버에 의해 서비스되는 전체 클록 분배 네트워크의 일부가 집중 저항(R)과 직렬인 집중 커패시터(C)로서 모델링되는 통상적인 공진 클록 드라이버 설계를 나타낸다. 이 드라이버는 클록 분배 네트워크를 구동하기 위한 풀업 PMOS 및 풀다운 NMOS 장치를 포함한다. PMOS 장치는 클록 노드와 공급 단자 사이에 접속된다. NMOS 장치는 클록 노드와 접지 단자 사이에 접속된다. 양 장치는 기준 클록 신호에 의해 구동된다. 클록 노드와, 클록 신호 발진의 대략 중간 지점에서의 전압을 갖는 공급 노드 사이에 인덕터(L)가 접속된다. 예를 들어, 클록 신호가 0V와 1V 사이에서 발진하는 경우, 중간 지점 공급 전압은 대략 0.5V이다. 이 도면의 드라이버에서, 중간 지점은 2개의 커패시터(Cdd, Css)를 사용하여 구현된다. 커패시터(Cdd)는 중간 지점과 공급 단자 사이에 접속된다. 커패시터(Css)는 중간 지점과 접지 단자 사이에 접속된다. 에너지 절약을 최대화하기 위하여, 인덕터의 값은 인덕터와 클록 분배 네트워크의 기생 용량에 의해 셋업되는 LC 탱크가 기준 클록 신호의 주파수와 대략 동일한 고유 주파수를 갖도록 대략 선택된다.

공진 클록 드라이버의 에너지 효율은 다양한 설계 및 동작 파라미터들에 의존한다. 공진 시스템의 품질 팩터(Q)는 그의 에너지 효율의 지시자이다. 이 팩터는 (L/C)^1/2/R에 비례한다. 일반적으로, 에너지 효율은 저항(R)을 통해 기생 클록 부하(C)를 충전 및 방전하는 전류(I)의 흐름과 관련된 I²R로 인해 R이 증가함에 따라 감소한다. 또한, 고정된 고유 주파수에 대해서는, 용량(C)이 증가함에 따라 에너지 효율이 감소하는데, 그 이유는 저항(R)을 통해 흐르는 전류가 증가하기 때문이다.

공진 LC 탱크 시스템의 고유 주파수와 기준 클록 신호의 주파수 사이의 불일치는 공진 클록 네트워크의 에너지 효율에 영향을 미치는 또 하나의 중요한 팩터이다. 공진 클록 드라이버를 구동하는 기준 클록의 주파수가 공진 클록 드라이버의 LC 탱크의 고유 주파수로부터 더 멀어짐에 따라 에너지 효율이 감소한다. 2개의 주파수 사이의 불일치가 너무 커지면, 공진 클록 드라이버의 에너지 소비가 과다해지고, 비현실적으로 커진다. 더욱이, 클록 파형의 형상이 왜곡될 수 있으며, 따라서 플립플롭들 또는 다른 클록킹되는 요소들을 클록킹하기 위해 신뢰성 있게 사용될 수 없다. 결과적으로, 공진 클록 드라이버들은 주파수 스케일링을 사용하는 반도체 장치에 의해 통상적으로 지원되는 클록 주파수들의 범위보다 이들이 효율적으로 동작하는 더 좁은 클록 주파수 범위를 갖게 된다. 실제로, 주파수 스케일링된 반도체 장치에서 사용되는 넓은 범위의 동작 주파수들을 지원하기 위하여, 공진 클록 네트워크는 둘 이상의 주파수로 동작할 수 있는 것이 바람직하다.

도 3은 클록 부하에 병렬인 용량의 선택적 도입을 통해 제2 고유 주파수를 지원함으로써 공진 클록 네트워크의 동작 주파수들의 범위를 확장하기 위한 가능한 접근법을 나타낸다. 클록 네트워크의 기생 용량(C)에 병렬로 커패시터(Cp)를 선택적으로 접속하기 위해 스위치(P)가 사용된다. 스위치(P)가 제어 신호(ENP)에 의해 턴오프될 때, 클록 노드에 나타나는 총 용량은 C이고, 공진 클록 네트워크의 고유 주파수(f1)는 1/(L/C)^1/2에 비례한다. 스위치(P)가 턴온될 때, 클록 노드에 나타나는 총 용량은 C + Cp로 증가하여, 1/(L(C+Cp))^1/2에 비례하는 더 낮은 고유 주파수(f2)가 발생한다. 이러한 접근법의 주요 단점은 스위치(P)에 의해 유발되는 추가적인 용량(Cp) 및 저항으로 인해 f2에서의 동작이 f1에서보다 낮은 Q 팩터를 가져서 상대적인 에너지 절약이 감소한다는 점이다. 이러한 접근법의 또 하나의 단점은 통합 커패시터를 이용하는 용량(Cp)의 구현이 상당한 면적 오버헤드를 유발한다는 점이다. 예를 들어, f2 = f1¹ ^/2을 달성하기 위하여, 용량(Cp)은 클록 분배 네트워크의 용량(C)과 대략 동일해야 한다.

도 4는 공진 클록 드라이버에서 제2 고유 주파수를 지원함으로써 공진 클록 네트워크의 동작 주파수들의 범위를 확장하기 위한 다른 가능한 접근법을 나타낸다. 이러한 접근법에서는, 한 쌍의 스위치들(P1, P2)을 사용하여 공진 클록 드라이버의 오리지널 L에 병렬로 인덕터(Lp)가 선택적으로 도입된다. 2개의 스위치가 턴오프될 때, 공진 클록 네트워크 내의 총 인덕턴스는 L이고, 공진 클록 네트워크의 고유 주파수(f1)는 1/(LC)^1/2에 비례한다. 2개의 스위치가 턴온될 때, 총 인덕턴스는 LLp/(L+Lp)로 감소하여, 1/((L+Lp)C)^1/2에 비례하는 더 높은 고유 주파수(f2)가 발생한다. 이러한 접근법의 주요 단점은 총 인덕턴스의 감소 및 스위치들(P1, P2)에 의해 유발되는 추가적인 저항으로 인해 f2에서의 동작이 f1에서보다 낮은 Q 팩터를 가져서 상대적인 에너지 절약이 감소한다는 점이다. 클록 네트워크들이 GHz의 주파수들로 동작하는 경우, 이러한 에너지 절약의 감소는 더 높은 동작 주파수(f2)에서의 총 저항이 스킨 효과로 인해 f1에서보다 높을 것이라는 사실에 의해 악화된다. 이러한 접근법의 또 하나의 단점은 인덕턴스(Lp)가 L에 병렬인 인덕터를 이용하여 구현되어야 하므로 일반적으로 상당한 면적 오버헤드를 유발한다는 점이다. 예를 들어, f2 = f1¹ ^/2을 달성하기 위하여, 인덕턴스(Lp)는 공진 클록 드라이버 내의 오리지널 인덕턴스(L)와 대략 동일해야 한다.

도 5는 다수의 클록 주파수에서의 동작을 지원하기 위한 다른 가능한 접근법을 나타낸다. 이 예에서는, 공진 클록 네트워크의 유도성 요소에 직렬로 스위치(T)가 도입된다. 스위치(T)는 인덕터를 중간 지점 공급으로부터 선택적으로 분리하는 데 사용될 수 있으며, 따라서 통상의 (즉, 비공진) 모드로 클록 네트워크를 구동하는 옵션을 제공할 수 있다. 제어 신호(EN)가 스위치를 턴온시킬 때, 드라이버는 공진 모드로 동작한다. 스위치가 턴오프될 때, 드라이버는 기준 클록의 주파수에서 통상의 모드로 동작한다. 이 모드에서, 클록 네트워크의 용량은 공진하지 않으며, 따라서 클록 네트워크는 이 주파수와 LC 탱크의 고유 주파수의 불일치에 대한 어떠한 염려도 없이 기준 클록의 주파수로 동작할 수 있다. 이 도면에서, 스위치는 개념적으로 단일 NMOS 트랜지스터로서 도시된다. 일반적으로, 이러한 스위치는 NMOS 및 PMOS 트랜지스터들 양자를 포함하는 전송 게이트로서 통상적으로 구현될 것이다.

도 5에 도시된 접근법의 주요 장점은 기준 클록 신호의 주파수에 의해 지시되는 바와 같은 임의의 주파수에서의 클록 네트워크의 동작을 허가한다는 점이다. 그러나, 이 접근법의 단점은 스위치(T)가 공진 클록 네트워크의 유도성 요소에 직렬이어서 그의 총 저항을 증가시키므로 공진 모드에서 동작할 때 클록 네트워크의 에너지 효율을 크게 저하시킨다는 점이다.

도 6은 다수의 클록 주파수에서의 공진 클록 네트워크의 동작을 가능하게 하기 위한 제안되는 접근법의 일 실시예를 나타낸다. 이 실시예에서는, 기준 클록 신호와 무관하게 클록 노드를 선택적으로 하이로 풀링하기 위해 도 2의 기본적인 공진 클록 드라이버 설계 내에 제어 신호(S)가 도입된다. 이 도면에서, 이러한 기능은 공진 클록 드라이버의 NMOS 및 PMOS 장치들을 구동하는 출력을 갖는 AND 게이트를 통해 제어 신호(S)와 기준 클록 신호를 결합함으로써 달성된다. 동일한 기능을 제공하는 대안 실시예도 가능하다.

신호(S)에 더하여, 제안되는 실시예는 게이팅 신호(g)를 이용하여 선택적으로 디스에이블될 수 있는 플립플롭 설계를 포함한다. 도 6은 신호(gj)에 의해 게이팅되는 전형적인 그러한 플립플롭을 나타낸다. 게이팅 신호가 비활성인 동안, 제안되는 플립플롭은 인에이블되고, 그의 상태는 그의 클록 입력의 상승 에지마다 갱신된다. 게이팅 신호가 활성인 동안, 제안되는 플립플롭의 상태는 변경되지 않는다. 제안되는 플립플롭의 상태는 클록이 로우인 때에도 변경되지 않는다. 그러나, 클록이 하이일 때, 제안되는 플립플롭의 상태는 게이팅 신호가 활성에서 비활성으로 바뀔 때마다 갱신된다. 이러한 특성은 다수의 클록 주파수로 공진 클록 네트워크를 동작시키기 위한 제안되는 접근법과 관련하여 제안되는 플립플롭의 동작에 중요하다.

도 6의 실시예는 공진 클록 네트워크의 그의 고유 주파수에서의 공진 모드로의 동작을 가능하게 한다. 이것은 또한 임의의 다른 주파수에서의 통상 모드로의 그의 동작을 가능하게 한다. 이러한 특정 실시예에서, 신호(S)가 하이로 설정되고 게이팅 신호가 비활성일 때, 공진 클록 네트워크는 공진 모드로 동작할 수 있다. 이 경우, 높은 에너지 효율 및 그의 사양을 따르는 클록 파형을 보증하기 위하여, 기준 클록의 주파수는 LC 탱크 시스템의 고유 주파수에 비교적 가까워야 한다.

다른 클록 주파수들에서의 동작이 통상의 모드로 수행된다. 구체적으로, 클록이 공진 모드로부터 통상의 모드로 전이하고 있는 동안에 플립플롭들에 저장되는 데이터의 무결성을 보증하기 위해 먼저 게이팅 신호들이 활성화된다. 이어서, 신호(S)가 하이에서 로우로 전이하여, 클록 노드를 전원 전압(Vdd)으로 풀링한다. 클록 노드가 Vdd에 있을 때, 게이팅 신호들은 타겟 동작 주파수에서 활성에서 비활성으로 그리고 다시 활성으로 주기적으로 동작한다. 각각의 활성에서 비활성으로의 전이에 대해, 플립플롭들은 그들의 상태를 갱신한다. 게이팅 신호들의 네트워크는 본질적으로 클록 네트워크로서 동작하므로, 게이팅 신호들의 전이들은 비교적 낮은 스큐로 수행되어야 한다. 일반적으로, 게이팅 신호들의 스큐는 타겟 클록 주파수에서의 올바른 동작을 보증하도록 충분히 낮아야 한다. 일반적으로, 게이트 신호들에 대한 스큐 요구들은 공진 클록 네트워크에 대한 것들만큼 엄격하지는 않은데, 그 이유는 통상적으로 게이팅 신호들이 공진 클록 네트워크의 고유 주파수보다 낮은 클록 주파수로 동작하기 때문이다.

도 7은 제안되는 접근법의 대안 실시예를 나타낸다. 이 실시예에서, NMOS 장치들은 PMOS 장치들로부터의 개별 기준 클록에 의해 구동될 수 있다. 더욱이, 제어 신호(EN1,...,ENn)를 이용하여 NMOS 및 PMOS 장치들의 서브세트가 선택적으로 활성화될 수 있다. 모든 NMOS 및 PMOS 장치들은 기준 클록 신호의 레벨과 무관하게 클록 노드를 전원 전압(Vdd)으로 풀링하는 데 사용될 수 있는 신호(S)에 의해 제어된다.

도 6 및 7에 도시된 공진 클록 드라이버들의 대안 실시예들에서, 제어 신호(S)는 OR 게이트를 이용하여 기준 클록과 결합될 수 있다. 이 경우, 신호(S)가 하이로 설정될 때, 클록 노드는 로우로 구동된다. 이러한 실시예는, 클록이 하이일 때는 상태가 영향을 받지 않지만, 클록이 로우일 때는 게이팅 신호가 활성에서 비활성으로 전이할 때마다 제안되는 플립플롭의 상태가 갱신되는 플립플롭 실시예와 결합되는 것이 필요하다.

도 8은 제안되는 접근법에서 사용되는 클록 게이터 장치의 일 실시예를 나타낸다. 이 실시예에서, 게이팅 신호(gj)가 활성(즉, 낮은 전압 레벨)일 경우, 공진 클록 신호는 클록 게이터 장치의 출력으로 전파되지 못하며, 이 경우에 출력 포트 클록도 공진 클록 신호의 레벨에 관계없이 낮은 전압을 나타낸다. 게이팅 신호(gi)가 비활성(즉, 높은 전압 레벨)인 경우, 공진 클록은 클록 게이터의 출력으로 전파되어, 게이팅 신호가 하강/상승 전이를 행할 때마다 포트 클록을 로우/하이로 구동한다. 공진 클록이 낮은 전압 레벨에 있는 동안, 클록 게이터의 출력은 클록 게이터 신호(gj)의 레벨에 관계없이 로우로 유지된다. 공진 클록이 높은 전력 레벨에 있는 동안, 출력 포트 클록은 게이팅 신호(gj)가 하강/상승 전이를 행할 때마다 로우/하이로 구동된다. 따라서, 공진 클록 신호가 하이일 때, 클록 게이팅 신호(gj)는 대안 클록 신호로서 사용될 수 있다.

도 9는 제안되는 접근법에서 사용되는 플립플롭 장치의 일 실시예를 나타낸다. 이 플립플롭은 게이팅 신호(gj)를 포함하도록 확장된 설정-재설정 토폴로지의 개량이다. 이 플립플롭은 게이팅되지 않을 때(즉, 신호(gj)가 로우이고 신호(EN)가 하이일 때) 클록 신호(RC)의 상승 에지에서 그의 상태를 갱신한다. 플립플롭의 상태는 NAND 게이트들의 교차 결합 쌍에 저장된다. 구체적으로, 클록 신호(RC)가 로우인 동안, 내부 노드들(XT, XF)은 PMOS 장치들(P3, P4)을 통해 전원 전압(Vdd)의 레벨로 충전된다. XT 및 XF 양자가 높은 전압 레벨에 있을 때, 교차 결합된 NAND 게이트들의 쌍에 저장된 값은 영향을 받지 않는데, 그 이유는 NAND 게이트들의 경우에 높은 입력 값들이 제어되지 않기 때문이다. 클록 신호(RC)의 상승 에지에서는, 데이터 입력 값(DT)에 따라 내부 노드들(XT, XF) 중 하나가 낮은 전압으로 구동된다. (DT가 하이/로우일 때, XT는 로우/하이로 설정되고 XF는 하이/로우로 설정된다.) 이러한 노드들(XT, XF) 상의 반대 값들의 쌍은 출력들(QT, QF)에서 반대 값들의 쌍을 생성한다. (DT가 하이/로우일 때, QT는 하이/로우로 설정되고 XF는 로우/하이로 설정된다.) 이러한 출력 값들의 쌍은 NAND 게이트들의 쌍의 교차 결합 토폴로지로 인해 이들에 의해 안정적으로 저장된다. 이 플립플롭이 게이팅될 때(즉, 신호(gj)가 하이이고 신호(EN)가 로우일 때), PMOS 장치들(P1, P2)은 클록 신호(RC)의 레벨과 관계없이 내부 노드들(XT, XF)을 전원(Vdd)의 전압 레벨로 유지한다.

일반적으로, 도 9의 플립플롭은 공진 클록 네트워크가 공진 모드로 동작할 때 인에이블되며(즉, 게이팅 신호(gj)가 로우이며), 클록 신호(RC)는 클록 사이클마다 하이에서 로우 레벨로 스윙한다. 그러나, 이 플립플롭은 공진 클록 네트워크의 고유 주파수가 아닌 다른 주파수들에서의 동작을 가능하게 하는 대안적인 방식으로 동작할 수도 있다. 이러한 대안 접근법에서, 클록 신호(RC)는 안정되게 유지되며, 게이팅 신호(gj)는 플립플롭의 상태를 갱신하는 데 사용된다. 따라서, 신호(gj)는 임의의 타겟 클록 주파수로 동작할 수 있는 클록 신호로서 본질적으로 사용된다. 구체적으로, 클록 신호(RC)를 높은 전압 레벨로 유지함으로써, 내부 노드들(XT, XF)은 게이팅 신호(gj)를 하이로 구동함으로써 충전될 수 있다. 클록 신호(RC)는 도 6 및 7에 실시예들이 도시되어 있는 공진 클록 드라이버들에서 제어 신호(S)를 로우로 구동함으로써 하이로 구동될 수 있다. 신호(gj)가 로우로 구동될 때, 데이터 입력(DT)의 값에 따라 2개의 노드(XT, XF) 중 하나는 로우로 구동된다. (DT가 하이/로우일 때, XT는 로우/하이로 설정되고, XF는 하이/로우로 설정된다.) 이러한 노드들(XT, XF) 상의 반대 값들의 쌍은 출력들(QT, QF)에서 반대 값들의 쌍을 생성한다. (DT가 하이/로우일 때, QT는 하이/로우로 설정되고 XF는 로우/하이로 설정된다.) 이러한 출력 값들의 쌍은 NAND 게이트들의 쌍의 교차 결합 토폴로지로 인해 이들에 의해 안정적으로 저장된다.

도 9의 대안 실시예들도 가능하다. 예를 들어, 이 플립플롭은 스캔 및 설정/재설정 기능을 포함하도록 간단히 확장될 수 있다.

도 9의 플립플롭은 그의 가장 일반적인 대안 실시예에서 게이팅 신호(gj) 및 클록 입력(RC)을 포함할 것이다. 클록 입력(RC)이 소정의 사전 결정된 고정 값(하이 또는 로우)으로 유지될 때, 게이팅 신호(gj)의 사전 결정된 전이(하이에서 로우로 또는 로우에서 하이로)를 수행함으로써 플립플롭의 상태를 갱신하는 것이 가능하다.

상황이 명백히 달리 요구하지 않는 한, 본 설명 및 청구항들 전반에서 단어 "포함한다", "포함하는" 등은 배타적이거나 총망라한 것이 아니라 총괄적인 의미로(즉, "포함하지만 한정되지는 않는"의 의미로) 해석되어야 한다. 본 명세서에서 사용될 때, 용어 "접속된", "결합된" 또는 이들의 임의의 변형은 2개 이상의 요소 사이의 직접 또는 간접적인 임의의 접속 또는 결합을 의미한다. 요소들 간의 그러한 결합 또는 접속은 물리적이거나, 논리적이거나 이들의 조합일 수 있다. 게다가, 본 명세서에서 사용될 때, 단어 "본 명세서에서", "위에서", "아래에서" 및 유사한 의미의 단어들은 본원의 임의의 특정 부분들을 지칭하는 것이 아니라 본원 전체를 지칭한다. 상황이 허락하는 경우, 단수 또는 복수를 사용하는 위의 상세한 설명 내의 단어들은 각각 복수 또는 단수도 포함할 수 있다. 둘 이상의 아이템의 리스트와 관련된 단어 "또는"은 다음의 단어 해석들 모두, 즉 리스트 내의 임의의 아이템, 리스트 내의 모든 아이템 및 리스트 내의 아이템들의 임의 조합을 포함한다.

본 발명의 예들에 대한 위의 상세한 설명은 총망라하는 것을 의도하지 않으며, 본 발명을 위에 개시된 바로 그 형태로 한정하는 것도 의도하지 않는다. 본 발명의 특정 예들이 예시적인 목적으로 위에 설명되었지만, 관련 분야의 기술자들이 인식하듯이, 본 발명의 범위 내에서 다양한 균등한 변경들이 가능하다. 본원에서는 프로세스들 또는 블록들이 주어진 순서로 제공되지만, 대안적인 구현들은 상이한 순서로 수행되는 단계들을 갖는 루틴들을 수행할 수 있거나, 상이한 순서의 블록들을 갖는 시스템들을 이용할 수 있다. 대안 또는 하위 조합들을 제공하기 위해 일부 프로세스들 또는 블록들이 삭제, 이동, 추가, 세분, 결합 및/또는 변경될 수 있다. 또한, 프로세스들 또는 블록들이 때때로 직렬로 수행되는 것으로 도시되지만, 이러한 프로세스들 또는 블록들은 병렬로 대신 수행 또는 구현될 수 있거나, 상이한 시각들에 수행될 수 있다. 게다가, 본 명세서에서 설명되는 임의의 특정 수들은 예들일 뿐이다. 대안적인 구현들은 상이한 값들 또는 범위들을 사용할 수 있다는 것을 이해한다.

본 명세서에서 제공되는 다양한 예시들 및 가르침들은 전술한 시스템과 다른 시스템들에도 적용될 수 있다. 전술한 다양한 예들의 요소들 및 동작들은 본 발명의 추가적인 구현들을 제공하도록 결합될 수 있다.

첨부된 출원서에 열거될 수 있는 임의의 것들을 포함하는, 전술한 임의의 특허들 및 출원들 및 기타 참고 문헌들은 본 명세서에 참고로 통합된다. 본 발명의 양태들은 필요한 경우에 본 발명의 추가 구현들을 제공하기 위해 그러한 참고 문헌들에 포함된 시스템들, 기능들 및 개념들을 이용하도록 변경될 수 있다.

위의 상세한 설명에 비추어 이들 및 다른 변경들이 본 발명에 대해 행해질 수 있다. 위의 설명은 본 발명의 소정 예들을 설명하고, 고려되는 최상의 모드를 설명하지만, 이것이 명세서에 얼마나 상세하게 나타나는지에 관계없이, 본 발명은 많은 방식으로 실시될 수 있다. 시스템의 상세들은 그의 구체적인 구현에서 상당히 달라질 수 있지만, 본 명세서에 개시되는 본 발명에 여전히 포함된다. 전술한 바와 같이, 본 발명의 소정의 특징들 또는 양태들을 설명할 때 사용되는 특정 용어는 용어가 그 용어와 관련된 본 발명의 임의의 구체적인 특성들, 특징들 또는 양태들로 한정되도록 재정의되는 것을 의미하는 것으로 간주되지 않아야 한다. 일반적으로, 아래의 청구항들에서 사용되는 용어들은 위의 상세한 설명 부분이 그러한 용어들을 명확히 정의하지 않는 한은 본 발명을 명세서에 개시된 특정 예들로 한정하는 것으로 해석되지 않아야 한다. 따라서, 본 발명의 실제 범위는 개시된 예들뿐만 아니라, 청구항들에 따라 본 발명을 실시 또는 구현하는 모든 균등한 방법들도 포함한다.

본 발명의 소정 양태들이 소정의 청구항 형태들로 아래에 제공되지만, 본 출원인은 임의 수의 청구항 형태들로 본 발명의 다양한 양태들을 고려한다. 예를 들어, 본 발명의 하나의 양태만이 35 U.S.C.§112의 여섯 번째 단락에 따라 수단 + 기능 청구항으로서 기재되지만, 다른 양태들도 수단 + 기능 청구항으로서 또는 컴퓨터 판독 가능 매체 내에 구현되는 것과 같은 다른 형태들로 구현될 수 있다. (35 U.S.C.§112,¶6에 따라 처리되는 것을 의도하는 청구항들은 "~하기 위한 수단"이라는 단어로 시작할 것이다.) 따라서, 본 출원인은 본 발명의 다른 양태들에 대한 그러한 추가적인 청구항 형태들을 추구하기 위해 본원의 출원 후에 추가적인 청구항들을 추가할 권리를 보유한다.

Claims

공진 모드 또는 비공진 모드로 선택적으로 동작할 수 있는 클록 드라이버로서,
상기 클록 드라이버의 클록 노드에 전기적으로 결합된 공진 요소 - 상기 공진 요소는 상기 클록 드라이버가 공진 모드로 동작할 수 있게 하도록 구성됨 -;
상기 클록 노드에 전기적으로 결합된 드라이브 요소 - 상기 드라이브 요소는 논리 입력 신호에 기초하여 클록 분배 네트워크의 기준 클록을 수신 및 전파하도록 구성되며, 상기 논리 입력 신호는 상기 기준 클록과 제어 신호의 논리적 조합이고, 상기 드라이브 요소는 상기 제어 신호가 활성 상태에 있을 때 동작을 위해 인에이블됨 -;
상기 클록 노드에 전기적으로 결합되고, 게이팅 신호에 의해 게이팅되는 클록킹 요소
를 포함하고,
상기 클록 드라이버는 상기 제어 신호 및 상기 게이팅 신호의 값들에 기초하여 공진 모드로 또는 비공진 모드로 선택적으로 동작하고,
상기 클록 드라이버는 상기 제어 신호가 활성 상태에 있고 상기 게이팅 신호가 비활성 상태에 있을 때 공진 모드로 동작하고, 상기 클록 드라이버는 상기 공진 요소의 고유 공진 주파수와 관련된 주파수로 동작하며,
상기 클록 드라이버는 상기 제어 신호가 비활성 상태에 있고 상기 게이팅 신호가 활성 상태에 있을 때 비공진 모드로 동작하고, 상기 클록 드라이버는 상기 게이팅 신호의 게이팅 주파수와 관련된 주파수로 동작하는 클록 드라이버.