ITMI20061272A1 - Metodo di tuning dinamico della frequenza di temporizzazione (clock) in un oscillatore e relativo sistema oscillatore. - Google Patents

Description

Domanda di brevetto per invenzione industriale dal titolo:

"Metodo di tuning dinamico della frequenza di temporizzazione (clock) in un oscillatore e relativo sistema oscillatore"

DESCRIZIONE

Campo di applicazione

La presente invenzione fa riferimento ad un metodo di tuning dinamico della frequenza di clock emessa da un oscillatore.

L’invenzione riguarda altresì un sistema oscillatore incorporante un blocco oscillatore avente una pluralità di ingressi ed una uscita di segnale in frequenza.

Arte nota

Com’è ben noto in questo specifico settore tecnico, ogni dispositivo elettronico comprendente un microprocessore, o una macchina a stati, oppure componenti digitali, necessita di un segnale di scansione o temporizzazione per evolvere da uno stato ad un altro.

In questo contesto è di fondamentale importanza regolare con precisione la frequenza di tale segnale di temporizzazione o di clock per massimizzare le prestazioni del sistema.

E’ risaputo inoltre che le dimensioni ed i costi sono da sempre aspetti importanti nello sviluppo di un dispositivo elettronico; ai fini di una precisa regolazione della frequenza di clock sarebbe opportuno poter impiegare un oscillatore di tipo integrato, rinunciando a soluzioni contenenti componenti discreti, come ad esempio gli oscillatori al quarzo che sono caratterizzati da una buona precisione a fronte però di un aumento dei costi finali del dispositivo e/o di dimensioni inaccettabili per molte applicazioni.

Purtroppo le caratteristiche e le prestazioni di un oscillatore integrato sono molto dipendenti dalle variazioni nel processo tecnologico di fabbricazione, da variazioni della tensione d’alimentazione ed anche da variazioni della temperatura.

Si rende dunque indispensabile in fase di progetto verificare il comportamento del dispositivo contenente l’oscillatore in tutte le possibili condizioni di funzionamento, dimensionando e configurando ogni sua parte in modo che funzioni sempre correttamente.

Più particolare, è la frequenza dell’oscillatore integrato a subire grosse deviazioni rispetto al valore desiderato a causa del variare del processo tecnologico, della tensione d’alimentazione e della temperatura.

E’ inutile ribadire l’importanza che la frequenza dell’oscillatore alla fine del processo di fabbricazione che conduce alla realizzazione del circuito integrato sia proprio quella stabilita in fase di progetto. Il superamento del valore limite al quale possono commutare correttamente i circuiti digitali causerebbe infatti un malfunzionamento del sistema.

Rispetto ad una frequenza ottimale stabilita in fase progetto, che nel seguito chiameremo frequenza target /TARGET, sarà opportuno generare un valore di frequenza più basso di una quantità pari a E-fx, dove E sarà considerato l’errore percentuale massimo dovuto alla variazione di processo, alla variazione della tensione di alimentazione e alla variazione della temperatura., ed fxla frequenza a cui verrà fatto effettivamente lavorare l’oscillatore per porsi al riparo dalle suddette variazioni.

Più precisamente il valore dell’errore percentuale è dovuto a tre contributi:

p t dovuti rispettivamente alle derive del processo di fabbricazione, della tensione di alimentazione e della temperature.

Per compensare questi possibili errori dovuti alle varie derive di processo, alimentazione e temperatura occorre dunque che:

Il massimo valore di fxè dato da:

Quindi:

f

Dalla relazione (3) si può apprezzare che più piccolo sarà il valore dell’errore percentuale E, e più il valore della frequenza fxeffettiva di lavoro si avvicinerà al valore di /TARGETovvero al valore atteso.

Al momento non si conosce alcuna soluzione tecnica nota che consenta di realizzare in modo automatico un tuning dinamico della frequenza di temporizzazione (clock) in un oscillatore al fine di regolarne il valore alla fine del processo di produzione su semiconduttore.

Sommario deirinvenzione

L’idea di soluzione che sta alla base della presente invenzione è quella di realizzare un’architettura di oscillatore che permetta di minimizzare l’errore E dovuto dalla variazione del processo tecnologico, temperatura e tensione di alimentazione ottenendo il tuning del sistema oscillatore tramite una grandezza elettrica diversa della frequenza del segnale in uscita da modulare.

Sulla base di questa idea di soluzione il problema tecnico dell’invenzione è risolto da un sistema oscillatore definito nella rivendicazione 1 e seguenti.

L’invenzione riguarda anche un metodo di tuning dinamico della frequenza di clock come definito nella rivendicazione 8 e seguenti.

Le caratteristiche ed i vantaggi del metodo di tuning e del relativo sistema oscillatore risulteranno dalla descrizione, fatta qui di seguito, di un loro esempio di realizzazione dato a titolo indicativo e non limitativo con riferimento ai disegni allegati.

Breve descrizione dei disegni

la figura 1 mostra una vista schematica che riporta su un asse delle frequenze un punto corrispondente ad una frequenza ottimale stabilita in fase progetto, detta frequenza target f TARGET, ed una frequenza inferiore fx, distante dalla frequenza ottimale di un valore E;

la figura 2 mostra una vista schematica di un sistema oscillatore realizzato secondo la presente invenzione;

la figura 3 mostra una vista schematica di un blocco oscillatore incorporato nel sistema di figura 2 ed avente una pluralità d’ingressi ed un’uscita per produrre un segnale di temporizzazione o di clock;

la figura 4 mostra una vista schematica di un particolare del sistema oscillatore di figura 3;

la figura 5 mostra una vista schematica di un ulteriore particolare del sistema oscillatore di figura 3;

la figura 6 mostra una vista schematica di una variante di realizzazione del sistema oscillatore di figura 3;

la figura 7 mostra un diagramma di flusso a blocchi schematici che illustra il metodo di tuning secondo l’invenzione.

Descrizione dettagliata

Con riferimento a tali figure, ed in particolare all’esempio di figura 2, con 1 è globalmente e schematicamente illustrato un sistema oscillatore configurabile realizzato secondo la presente invenzione per ottenere un tuning dinamico della frequenza di temporizzazione o di clock prodotta in uscita.

Tale sistema oscillatore 1 comprende un blocco oscillatore 2, ad esempio è del tipo illustrato in figura 3, comprendente una pluralità di n ingressi riceventi rispettivi segnali d’ingresso (ini, in2, ... inn) per produrre su un unica uscita OUT un segnale clock in frequenza.

Tale segnale clock è riportato all’ingresso di un blocco divisore di frequenza 3, mediante un collegamento di feedback 7.

Il blocco 3 riceve su un ingresso un segnale di abilitazione 9 ad effettuare una divisione di frequenza e produce in uscita un valore di frequenza diviso per un predeterminato fattore.

Il blocco 3 può essere implementato ad esempio con un contatore con valore massimo configurabile, anche se altre soluzioni alternative possono essere adottate a seconda delle esigenze.

L’uscita del blocco 3 divisore di frequenza è applicata all’ingresso di un blocco di tuning 4 comprendente un integratore che verrà illustrato più in dettaglio con riferimento alla figura 4.

Il compito principale di questo blocco di tuning 4 è quello di trasformare una frequenza in un grandezza elettrica misurabile e confrontabile, ad esempio in un valore di tensione che viene confrontato con una tensione di riferimento.

L’uscita blocco di tuning 4 è applicata ad un ingresso di un blocco di controllo 5 dell’oscillatore 2 che produce una pluralità n di uscite applicate ai corrispondenti ingressi del blocco oscillatore 2.

Il blocco di tuning 4 è illustrato schematicamente in figura 4 e comprende un integratore 12 avente un primo ingresso ricevente un segnale f/d che rappresenta il valore di frequenza di clock diviso prodotto in uscita dal blocco divisore 3 ed un secondo ingresso ricevente un valore di riferimento tramite una porta logica 13, ad esempio un invertitore.

L’integratore 12 provvede a trasformare il segnale ricevuto in frequenza in una grandezza elettrica misurabile, ad esempio in un segnale in tensione, e a confrontare tale valore con un riferimento.

Come risultato il blocco di tuning 4 produce un segnale elettrico che, attraverso una porta logica 14 opzionale è applicato in ingresso al blocco di controllo 5.

Tale blocco di controllo 5 è illustrato schematicamente in figura 5 e comprende un contatore 8 reversibile o bidirezionale, vale a dire di tipo Up/Down, che funge da filtro di ritardo e che opera sulla base di un segnale di abilitazione al conteggio ricevuto dal precedente blocco di tuning 4.

In particolare il contatore 8 presenta un pre-set a metà del range di conteggio forzato mediante un segnale esterno 15 di reset.

Il contatore 8 presenta due uscite, ine e dee, che rappresentano i rispettivi valori incrementale e decrementale del conteggio. Queste due uscite sono applicate ad un blocco di configurazione 10, realizzato ad esempio mediante un contatore a plurime uscita, che produce una pluralità n di uscite tante quante sono gli ingressi del blocco oscillatore 2 per consentirne una configurazione.

Riassumendo, l’architettura del sistema oscillatore 1 secondo l’invenzione comprende dunque:

• il blocco oscillatore 2 configurabile in frequenza attraverso gli n ingressi (im, in2, ... inn);

• il divisore di frequenza 3 che può essere realizzato mediante un contatore con valore massimo configurabile;

• il circuito integratore 4 che trasforma una frequenza in un valore elettrico misurabile, ad esempio di tensione, e lo confronta con un valore di riferimento;

• il contatore 8 up-down con pre-set 15 a metà del range di conteggio;

• un contatore 10 che abbia in uscita il valore della configurazione corrente del oscillatore;

• un registro non volatile opzionale da utilizzare in fase di calibrazione, come vedremo qui di seguito.

Una volta fissato un range di frequenze ottenibili, il numero degli ingressi n del oscillatore 1, e quindi delle sue configurazioni possibili, risulta direttamente correlato con la precisione del clock. Infatti, tanto maggiore è il valore n, tanto minore risulta essere la distanza tra una configurazione e la configurazione successiva, permettendo di avvicinarsi maggiormente alla frequenza target /TARGET.

Il sistema oscillatore 1 funziona nel seguente modo.

Al momento dell’accensione il contatore 10 che funge da blocco di configuration è inizializzato alla minima configurazione del blocco oscillatore 2. Tale blocco oscillatore 2 genera di conseguenza un segnale di clock alla minima frequenza (fm) per cui è stato progettato.

Questa frequenza (fm), di valore a priori non definito a causa delle variazioni di temperatura, tensione e processo, viene divisa dal blocco divisore di frequenza 3 per un numero di volte pari a quelle assegnate tramite la configurazione codificata nel segnale 9 division.

L’oscillazione ottenuta, è poi convertita dal blocco di tuning 4 in una grandezza elettrica, ad esempio una tensione, che può quindi essere confrontata con un valore di riferimento.

Il risultato del confronto operato dal blocco di tuning 4 indica se la frequenza è maggiore o minore di quella ricercata.

Per evitare che rapide fluttuazioni nella frequenza, dovute ad esempio alla presenza di rumore, possano essere prese in considerazione, il blocco controllore 5 comprendente il contatore reversibile 8 (Up/Down) che valuta il risultato del confronto proveniente da blocco di tuning 4 ad ogni colpo di clock già diviso però nel blocco 3.

Solo quando un numero definito di richieste di avanzamento o indietreggiamento (nel conteggio Up/Down) sono state raccolte, ovvero quando questo contatore 8 ha raggiunto il suo fine corsa verso l’alto o verso il basso, viene emesso un segnale di abilitazione (incremento o decremento) al cambio della configurazione dell’oscillatore 2.

Questa configurazione viene mantenuta per tutta l’operazione eseguita dal contatore 10 già menzionato.

Il metodo di calibrazione o di tuning continua finché il numero di richieste di indietreggiamento (Down) da parte del blocco di tuning 4 non supera quelle di avanzamento (Up). Raggiunta questa situazione il sistema 1 resta “agganciato” e la configurazione dell’oscillatore 2, e di conseguenza la sua frequenza vengono alternativamente cambiate tra le due più vicine a quella ricercata (in particolare la superiore più prossima e l’inferiore più prossima al valore cercato).

La dimensione del contatore 8 che funge da filtro di ritardo (delay fìlter) determina l’inerzia con cui queste due configurazioni vengono alternate.

Pertanto, secondo l’invenzione, il problema della ricerca di una frequenza precisa viene quindi trasformata in quella della ricerca di una grandezza elettrica molto precisa, ad esempio una tensione di riferimento. Questa tensione è di semplice e comune implementazione utilizzando ad esempio architetture tipo band gap.

Quanto finora esposto mira a dimostrare come il sistema oscillatore 1 possa inseguire un valore di riferimento stabile indipendentemente dall’alimentazione e dalla temperatura, a patto però che la tensione di riferimento lo sia altrettanto.

Variazioni di processo su tutte le parti del circuito, e in particolare sull’integratore e comparatore 12 nel blocco di tuning 4 rendono però la frequenza a cui la struttura si aggancia non completamente prevedibile da dispositivo a dispositivo.

Ogni dispositivo infatti avrà una frequenza a cui il sistema oscillatore si aggancerà e questa verrà inseguita a diverse condizioni di tensione e temperatura, ma a causa delle deviazioni di processo tale frequenza sarà diversa per ogni dispositivo.

Al fine di compensare questo sgradito effetto si è pensato di escogitare un pratico sistema di calibrazione da eseguire durante il final test su wafer semiconduttore dei dispositivi così realizzati, questa soluzione richiede solo poche porte logiche aggiuntive ed è illustrata in figura 6 mentre il relativo metodo illustrato nel flow chart di figura 7.

Un multiplexer 11 è stato previsto a monte del blocco divisore di frequenza 3. Tale multiplexer 11 riceve in ingresso il segnale di clock e riferimento di clock, indicato con clock refi II multiplexer 11 decide se l’ingresso del circuito è il segnale di clock proveniente dall’oscillatore 2, nel funzionamento normale, oppure se deve essere il segnale di clock di riferimento proveniente dall’esterno, in modalità calibrazione.

Con questa soluzione, per calibrare il sistema oscillatore 1 durante il final test è dunque sufficiente aprire il loop già descritto (vale a dire il collegamento di feedback 7) portando a questa struttura un clock di riferimento piuttosto che quello generato dal oscillatore.

La frequenza di questo clock di riferimento è quella a cui il sistema dovrà funzionare, e quindi quella che il blocco tuning 4 dovrà riconoscere e che dovrebbe essere tale da far scattare il suo comparatore.

Il valore del segnale 9 viene inizialmente imposto ad un valore minimo, e quindi a intervalli regolari aumentato. Si raggiunge quindi un valore tale per cui l’integratore 12 del blocco di tuning 4 cambia stato.

Il ripetersi di questa condizione porta il segnale ine ad alzarsi. Raggiunta tale condizione la calibrazione è terminata. Il valore del segnale 9 di abilitazione in questo stato è quello per cui una frequenza posta in ingresso al multiplexer 11 (quella di riferimento, o quella dell’oscillatore in modalità normale) e di conseguenza il valore della grandezza elettrica (ad esempio la tensione) in cui il blocco tuning 4 la trasforma, è tale da essere identificata come la più vicina al riferimento presente nel circuito.

Questo valore del segnale 9 può essere memorizzato in un registro non volatile, non illustrato in quanto convenzionale, e utilizzato per il dispositivo sotto calibrazione affinché si sincronizzi alla frequenza desiderata.

Nel flow chart di figura 7 è illustrato il metodo di calibrazione fine. Dopo una prima selezione operata dal multiplexer 11, fase 16, viene operata la divisione di frequenza da parte del blocco 3, fase 17. Una fase di test 18 verifica l’incremento dell’uscita ine del contatore 8; se l’incremento è avvenuto si memorizza il valore in un registro non volatile, fase 20, altrimenti si incrementa il valore del segnale 9 applicato al blocco divisore di frequenza 3, fase 19.

La precisione della frequenza e’ una caratteristica importante in un oscillatore. Abbiamo visto dalle relazioni (l)-(3) che questa e’ fortemente influenzata dalla grandezza dell’errore E, dovuto a: variazione del processo, variazione della temperatura e variazione della tensione di alimentazione.

L’architettura proposta nel brevetto, permette invece di eliminare l’errore E dovuto alla variazione del processo, alla variazione di temperatura ed anche alla variazione della tensione di alimentazione rincorrendo dinamicamente un valore di riferimento memorizzato sotto forma di un registro in fase di calibrazione.

La soluzione proposta permette quindi di compensare variazioni lente di tensione e temperatura adattando la configurazione dell’oscillatore alle diverse condizioni esterne al fine di raggiungere un’alta precisione della frequenza del clock.

La struttura realizzata permette di far lavorare le parti analogiche più critiche sempre nelle stesse condizioni operative indipendentemente dalla frequenza richiesta al sistema.

Inoltre, l’operazione di calibrazione permette di adattare il sistema per funzionare ed agganciarsi a qualsiasi valore di frequenza raggiungibile dall’oscillatore.

Claims (10)

1. RIVENDICAZIONI 1. Sistema oscillatore (1) incorporante un blocco oscillatore (2) avente una pluralità (n) di ingressi (im, in2, ... inn) ed una uscita (OUT) di segnale in frequenza (clock), caratterizzato dal fatto di comprendere: - un blocco divisore di frequenza (3) ricevente detto segnale in frequenza; - un blocco di tuning (4) attivo sull’uscita di detto blocco divisore di frequenza (3) per trasformare il segnale in frequenza in una grandezza elettrica misurabile e confrontabile; - un blocco di controllo (5) ricevente l’uscita del blocco di tuning (4) e comprendente un contatore (8) di tipo Up/Down a due uscite applicate ad un blocco di configurazione (10) di detto blocco oscillatore (2); - il blocco di configurazione (10) producendo una pluralità n di uscite per i corrispondenti ingressi (in1}in2, ... inn) del blocco oscillatore (2).
2. 2. Sistema oscillatore secondo la rivendicazione 1, caratterizzato dal fatto che detto blocco divisore di frequenza (3) è realizzato mediante un contatore con valore massimo configurabile.
3. 3. Sistema oscillatore secondo la rivendicazione 1, caratterizzato dal fatto che blocco di tuning (4) comprende un integratore (12) ricevente l’uscita di detto blocco divisore di frequenza (3) per trasformare il segnale in frequenza in una tensione e confrontare il valore trasformato con un valore di riferimento.
4. 4. Sistema oscillatore secondo la rivendicazione 1, caratterizzato dal fatto che detto contatore (8) di tipo Up/Down opera come filtro di ritardo e riceve un segnale di reset (15) per forzare inizialmente un pre-set a metà conteggio.
5. 5. Sistema oscillatore secondo la rivendicazione 1, caratterizzato dal fatto che blocco di configurazione (10) è un contatore che produce sulle n uscite in uscita il valore della configurazione corrente del blocco oscillatore (2).
6. 6. Sistema oscillatore secondo la rivendicazione 1, caratterizzato dal fatto di comprendere un multiplexer (11) situato a monte del blocco divisore di frequenza (3) e ricevente su un ingresso detto segnale in frequenza (clock) e su un secondo ingresso un segnale di frequenza di riferimento.
7. 7. Sistema oscillatore secondo la rivendicazione 1, caratterizzato dal fatto che detto blocco divisore di frequenza (3) riceve un segnale (9) di abilitazione che indica il fattore deiroperazione di divisione.
8. 8. Metodo di tuning dinamico della frequenza di clock emessa da un oscillatore in cui è previsto almeno un blocco oscillatore (2) avente una pluralità (n) di ingressi (ini, in2, ... inn) ed una uscita (OUT) di segnale in frequenza (clock), caratterizzato dal fatto di comprendere le fasi di: dividere la frequenza prodotta dal blocco oscillatore (2) mediante un blocco divisore di frequenza (3); trasformare il segnale a frequenza divisa uscente dal blocco divisore di frequenza (3) in una diversa grandezza elettrica mediante un blocco di tuning (4) incorporante un integratore (12); confrontare tale diversa grandezza elettrica con un predeterminato riferimento in detto blocco di tuning (4); applicare un segnale esito del confronto ad un blocco di controllo contenente un contatore (8) Up/Down ed un blocco di configurazione (10) di detto blocco oscillatore (2) per regolare il valore di detti ingressi (im, in2, ... inn).
9. 9. Metodo secondo la rivendicazione 8 in cui al blocco divisore di frequenza è applicato un segnale di abilitazione (9) che rappresenta anche il fattore dell’operazione di divisione.
10. 10. Metodo secondo la rivendicazione 8 in cui a monte del blocco divisore di frequenza (3) è previsto un multiplexer per selezionare detto segnale in frequenza (clock) oppure un valore di frequenza di riferimento.