WO2015136659A1 - 位相同期ループ回路及び注入同期型分周器の周波数調整方法 - Google Patents

位相同期ループ回路及び注入同期型分周器の周波数調整方法 Download PDF

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Definitions

  • the present invention relates to a PLL (Phase Locked Loop) circuit, and more particularly to a frequency adjustment technology of an injection locked frequency divider (ILFD).
  • PLL Phase Locked Loop
  • ILFD injection locked frequency divider
  • the ILFD may be used as a prescaler that divides an output of a voltage controlled oscillator (VCO).
  • VCO voltage controlled oscillator
  • the ILFD is based on the phenomenon of injection locking in which when an external signal is input to an oscillator having a free run frequency, the oscillator outputs a signal in synchronization with a frequency equal to an integral fraction of the input signal.
  • ILFD has the advantage of improving operating frequency and reducing current consumption, compared to Emitter Coupled Logic (ECL) and Current Mode Logic (CML) dividers that have been conventionally used as prescalers. ing.
  • ECL Emitter Coupled Logic
  • CML Current Mode Logic
  • ILFD has the property that it can operate only near the free run frequency. For this reason, for example, there is a problem that the division operation may become impossible if the characteristic of the element varies depending on the manufacturing conditions, the temperature and the power supply voltage and the free run frequency of the divider deviates from the desired operating frequency. Have.
  • An object of the present invention is to realize adjustment of a free run frequency of an ILFD with a simple configuration.
  • the phase locked loop circuit of the present invention is An oscillator that outputs an oscillation signal having a frequency; A first injection locked frequency divider to which an oscillation signal having a frequency output from the oscillator is input; A filter for outputting a voltage to the oscillator; An output voltage supply unit that takes in an output voltage that the filter outputs to the oscillator, performs supply and disconnection of the taken output voltage to the injection-locked frequency divider, holds an output voltage of the filter, and outputs the output voltage And a supply unit having a holding voltage supply unit that supplies the held output voltage to the injection-locked frequency divider when the output voltage is shut off by the voltage supply unit.
  • the present invention it is possible to adjust the frequency of the ILFD with a simple circuit configuration without the need for the frequency measurement means, the calculation means, and the like. Therefore, stable frequency dividing operation can be secured with a simple configuration.
  • FIG. 2 is a diagram of the first embodiment and is a block diagram of a PLL circuit 1001.
  • FIG. 7 is a diagram of Embodiment 1, which is a flowchart of operation of a PLL circuit 1001.
  • FIG. FIG. 2 is a diagram of the first embodiment and is a block diagram of a PLL circuit 1002.
  • FIG. 17 is a diagram of the first embodiment and is a block diagram of a PLL circuit 1003.
  • FIG. 2 is a block diagram showing an analog-to-digital converter and a digital-to-analog converter used in a sample and hold circuit in the diagram of Embodiment 1;
  • FIG. 17 is a diagram of the second embodiment and is a block diagram of a PLL circuit 2000.
  • FIG. 17 is a diagram of the third embodiment and is a block diagram of a PLL circuit 3000.
  • FIG. 21 is a diagram of the fourth embodiment and is a block diagram of a PLL circuit 4000.
  • FIG. 18 is a diagram of the fourth embodiment and is a block diagram illustrating an example of a lock detection unit 95.
  • FIG. 21 is a diagram of the fifth embodiment and is a block diagram of a PLL circuit 5000.
  • FIG. 1 is a block diagram showing a PLL circuit 1001 according to the first embodiment.
  • FIG. 2 is a flowchart showing the operation of the PLL circuit 1001.
  • the PLL circuit 1001 inputs an oscillator control voltage output from the loop filter into an injection locked frequency divider (ILFD), forms a loop using the ILFD as an oscillator to form a PLL, and adjusts the free-running frequency of the ILFD. To realize.
  • ILFD injection locked frequency divider
  • the PLL circuit 1001 includes n (n is an integer of 1 or more) injection-locked frequency divider 10, frequency divider 20, phase comparator 30, charge pump 40, and loop filter connected in series. 50 (filter), n switches 60, n switches 61, n sample and hold circuits 70, a voltage controlled oscillator 100 (oscillator), and a timer circuit 300.
  • the n injection locked frequency dividers 10 are described as IFLD 10 (1), IFLD 10 (2),... IFLD 10 (n). When it is not necessary to distinguish, it is described as IFLD10.
  • the divider 20 is described as DIV 20.
  • the phase comparator 30 is described as PFD 30.
  • the charge pump 40 is described as CP40.
  • the loop filter 50 is described as LP50.
  • the n switches 60 are described as SW 60 (1), SW 60 (2),... SW 60 (n). When it is not necessary to distinguish, it is described as SW60.
  • the n sample and hold circuits 70 are described as SH70 (1), SH70 (2),... SH70 (n). When it is not necessary to distinguish, it is described as SH70.
  • the n switches 61 are described as SW 61 (1), SW 61 (2),... SW 61 (n). When it is not necessary to distinguish, it is described as SW61.
  • IFLDs 10 (1) to IFLDs 10 (n) are connected in series.
  • IFLDs 10 (1) to IFLD 10 (n) connected in series receive the output frequency of voltage controlled oscillator 100 (hereinafter referred to as VCO 100) whose oscillation frequency changes according to the input voltage from the frequency control terminal.
  • VCO 100 voltage controlled oscillator 100
  • Divide the output frequency by the division ratio of The VCO 100 outputs an oscillation signal having a frequency corresponding to the input voltage from the frequency control terminal.
  • the DIV 20 divides the output frequency of the ILFD 10 (n) by a predetermined dividing ratio.
  • the PFD 30 detects the phase difference between the division result signal (denoted as CKDIV) output from the DIV 20 and the reference clock (denoted as CKREF).
  • the CP 40 receives the output of the PFD 30 and outputs a current or voltage.
  • the LPF 50 smoothes the output of the CP 40 and outputs the frequency control voltage Vtune.
  • the SW 60 (1) to the SW 60 (n) select whether to supply the control voltage Vtune to the ILFD 10 (1) to the ILFD 10 (n).
  • SH70 (1) to SH70 (n) sample and hold control voltages of ILFD 10 (1) to ILFD 10 (n).
  • the switches SW61 (1) to SW61 (n) select whether to supply the output voltages of SH70 (1) to SH70 (n) to the ILFDs 10 (1) to IFLD 10 (n), respectively.
  • the timer circuit 300 controls the SW 60, the SW 61, the SH 70, the ILFD 10, and the DA 80 and AD 90 described later.
  • the supply unit 201 includes SW60 (1) to SW60 (n), SW61 (1) to SW61 (n), and SH70 (1) to SH70 (n).
  • the switches SW60 (1) to SW60 (n) take in the output voltage that the LPF 50 outputs to the VCO 100, and supply and shut off the received output voltage to the ILFD 10 (1) to the IFLD 10 (n).
  • SW60 (1) to SW60 (n) are output voltage supply units.
  • SW61 (1) to SW61 (n) and SH70 (1) to SH70 (n) are IFLD that hold the output voltage when the output voltage is cut off by SW60 (1) to SW60 (n). (1) to IFLD (n).
  • SW 61 (1) to SW 61 (n) and SH 70 (1) to SH 70 (n) are holding voltage supply units.
  • the timer circuit 300 is the main operation.
  • the timer circuit 300 opens all the switches (SW60 (1) to SW60 (n) and SW61 (1) to SW61 (n)) (S30).
  • the adjustment is started from the ILFD 10 (n) connected to the DIV 20 with the lowest operating frequency among the ILFDs 10 (1) to IFLD 10 (n) (S40). Therefore, the timer circuit 300 closes the SW 60 (n) connecting the output voltage Vtune of the LPF 50 to the ILFD 10 (n), and uses the ILFD 10 (n) as an oscillator (S50).
  • the loop PLL (n) configured of the ILFD 10 (n), the DIV 20, the PFD 30, the CP 40, and the LPF 50 is configured to start the lock operation.
  • the output frequency of the ILFD 10 (n) converges to a constant value, and becomes locked (S60).
  • S60 it is considered that the lock state is reached when a predetermined time has elapsed.
  • the configuration having a lock detection unit for detecting the lock state will be described later in the fourth embodiment.
  • the timer circuit 300 After the loop PLL (n) is in the locked state, the timer circuit 300 holds the output voltage Vtune of the LPF 50 at that time with SH70 (n), opens the SW 60 (n), closes the SW 61 (n). Then, the frequency adjustment of the ILFD 10 (n) is completed (S70). Thereafter, in the same procedure, the timer circuit 300 sequentially adjusts the ILFDs 10 (n-1) to the ILFDs 10 (1) (S80, S90).
  • the timer circuit 300 configures a PLL composed of the VCO 100, the ILFDs 10 (1) to the ILFDs 10 (n), the DIV 20, the PFD 30, the CP 40, and the LPF 50 and performs locking operation (normal PLL operation) ) Is started (S110).
  • the operation S30 in FIG. 2 is a so-called reset (initial) operation, and the state of the ILFD 10 is determined by the adjustment operation after S40. As a result, the reset operation S30 does not affect the PLL normal operation S110. Therefore, the reset operation S30 may be omitted.
  • FIG. 3 is a block diagram of the PLL circuit 1002. As shown in FIG. The supply unit 202 is different from FIG. FIG. 3 is a view showing the supply unit 202 having a simpler configuration than the supply unit 201 of FIG.
  • the supply unit 202 includes SWs 60 (1) to SW 60 (n) and sampling capacitors C63 (1) to C63 (n).
  • the supply unit 201 (sample hold circuit SH70, switches SW60 and SW61) of FIG. 1 is a switch SW60 connected between the output of the LP 50 and the control terminal of the ILFD 10, and a predetermined reference with the control terminal of the ILFD 10. It is comprised by sampling capacitance C63 connected between voltage (for example, ground etc.).
  • FIG. 3 shows a configuration of a switch and a sampling capacitor (capacitor).
  • the supply unit 202 can be realized by the switches SW60 (1) to SW60 (n) and the sampling capacitors C63 (1) to C63 (n) corresponding to the switches SW60 (1) to SW60 (n). Therefore, the SW 61 (1) to the SW 61 (n) in FIG. 1 are unnecessary.
  • SW60 (1) to SW60 (n) are output voltage supply units
  • sampling capacitors C63 (1) to C63 (n) are holding voltage supply units.
  • the supply unit 202 corresponds to SH70 (1) to SH70 (n) in FIG.
  • FIG. 4 is a configuration diagram of the PLL circuit 1003.
  • the supply unit 203 is different from FIG. FIG. 4 shows the configuration of the supply unit 203 different from the supply unit 201.
  • the SH 70 of FIG. 1 is realized by the n digital-to-analog converters 80 (referred to as DA 80) and one analog-to-digital converter 90 (referred to as AD 90).
  • the n DAs 80 are denoted as DA80 (1) to DA80 (n).
  • the AD 90 may be provided for each of DA 80 (1) to DA 80 (n).
  • the supply unit 203 includes SW60 (1) to SW60 (n), SW61 (1) to SW61 (n), DA80 (1) to DA80 (n), and AD90.
  • DA80 (1) to DA80 (n) and AD90 correspond to SH70 (1) to SH70 (n) in FIG.
  • SW60 (1) to SW60 (n) are output voltage supply units.
  • DA80 (1) to DA80 (n), AD90, and SW61 (1) to SW61 (n) are holding voltage supply units.
  • FIG. 5 is a diagram showing specific configurations of DA80 (1) to DA80 (n) and AD90.
  • DA80 (1) to DA80 (n) are R-2R type DA converters.
  • the AD 90 is a voltage comparator and SAR (Successive Approximation Resistor) control logic.
  • a sample-and-hold operation can be realized by the SAR type AD converter performing AD conversion and holding of Vtune.
  • the ILFD 10 can be adjusted with a simple configuration of an AD converter, a DA converter, and a switch.
  • FIG. 6 is a block diagram showing a PLL circuit 2000 according to the second embodiment.
  • the LPF 50 receives control to switch the cutoff frequency between the normal time and the ILFD adjustment time.
  • the convergence time and stability of the PLL depend on the cut-off frequency of the loop filter. Therefore, by switching the cut-off frequency of the loop filter, for example, the cut-off frequency is set low in normal times to reduce phase noise, and the cut-off frequency is set higher in normal times to adjust convergence time during adjustment. Shorten. As described above, since the cutoff frequency of the LPF 50 can be changed, it is possible to properly maintain the response characteristics of the PLL at the normal time and at the adjustment time.
  • FIG. 7 is a block diagram showing a PLL circuit 3000 of the third embodiment. Here, only the difference from the PLL circuit 1001 of the first embodiment will be described.
  • the CP 40 switches the output current level between the normal time and the ILFD adjustment time.
  • the convergence time and stability of the PLL depend on the CP40 output current. Therefore, by switching the output current of the CP 40, for example, the output current of the CP 40 is set low in order to reduce phase noise in normal times, and the output current of the CP 40 is increased in order to shorten the convergence time during adjustment. Such switching makes it possible to properly maintain the response characteristics of the PLL circuit 3000 at the normal time and at the adjustment time.
  • FIG. 8 is a block diagram showing a PLL circuit 4000 of the fourth embodiment.
  • a lock detection unit 95 hereinafter referred to as an LD 95
  • the LD 95 determines whether the PLL is in a locked state by determining whether the phase difference between CKREF and CKDIV is within a predetermined range.
  • FIG. 9 shows a configuration example of the LD 95.
  • the LD 95 can be realized by frequency counters 95-1A and 95-1B to which CKREF and CKDIV are input, and a lock determination unit 95-2 comparing the count value of each frequency counter.
  • FIG. 10 is a block diagram showing a PLL circuit 5000 of the fifth embodiment.
  • a switch 101 (1) for selecting whether or not to input a signal from the VCO 100 to the ILFD 10 (1) is added to the PLL circuit 1001 of FIG.
  • the timer circuit 300 turns off the switch 101 (1) and the output of the VCO 100 is not input to the ILFD 10 (1).
  • the VCO 100 in the case of the ILFD 10 (1)
  • the possibility that the ILFD 10 (k) is synchronized with the signal of the previous stage and can not be adjusted to the free run state due to the input of the signal of (1) can be eliminated.
  • the number of ILFDs 10 may be one.
  • the operation of the PLL circuit has been described for the PLL circuit, but it is apparent that the operation of the PLL circuit can be understood as a method of adjusting the free run frequency of the ILFD.
  • IFLD injection locked frequency divider
  • DIV frequency divider
  • PFD phase comparator
  • 40 CP charge pump
  • 50 LFP loop filter
  • 60, 61, 101 SW switch
  • 70 SH sample and hold circuit
  • 80 DA converter digital analog converter
  • 90 AD converter analog digital converter
  • 95 LD lock detection unit
  • 100 VCO voltage controlled oscillator

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

　ＰＬＬ回路（１００１）では、まず、ＩＬＦＤ（１０（ｎ））にＬＰＦ（５０）の出力電圧Ｖｔｕｎｅが接続され、ＩＬＦＤ（１０（ｎ））が発振器となる。ＩＬＦＤ（１０（ｎ））、ＤＩＶ（２０）、ＰＦＤ（３０）、ＣＰ（４０）、ＬＰＦ（５０）がＰＬＬｎを構成し、ロック動作が開始する。ＰＬＬｎは所定時間が経過すると、ＩＬＦＤ（１０（ｎ））の出力周波数がある一定値に収束し、ロック状態となる。ロック状態となった後に、その時点でのループフィルタ出力電圧Ｖｔｕｎｅをサンプルホールド回路ＳＨ（７０（ｎ））が保持し、ＩＬＦＤ（１０（ｎ））の周波数調整が完了する。順次、ＩＬＦＤ（１０（ｎ－１））～ＩＬＦＤ（１０（１））に、同様の周波数調整が実施される。

Description

位相同期ループ回路及び注入同期型分周器の周波数調整方法
　本発明は、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ、位相同期ループ）回路に関し、特にＩＬＦＤ（Ｉｎｊｅｃｔｉｏｎ　Ｌｏｃｋｅｄ　Ｆｒｅｑｕｅｎｃｙ　Ｄｉｖｉｄｅｒ、注入同期型分周器）の周波数調整技術に関する。
　ＰＬＬ回路の動作周波数の高速化と小型・低消費電力化を両立するため、ＩＬＦＤが、ＶＣＯ（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ：電圧制御型発振器）の出力を分周するプリスケーラとして使用される場合がある。ＩＬＦＤは、あるフリーラン周波数を有する発振器に対して外部から信号を入力すると、発振器が、入力した信号の整数分の１に等しい周波数に同期して信号を出力する注入同期という現象に基づく。ＩＬＦＤは、従来からプリスケーラとして用いられてきたＥＣＬ（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）型やＣＭＬ（Ｃｕｒｒｅｎｔ　Ｍｏｄｅ　Ｌｏｇｉｃ）型の分周器と比較して、動作周波数の向上、消費電流の低減が図れる利点を有している。
　一方で、ＩＬＦＤは、フリーラン周波数近傍でしか動作ができないという性質を有する。このため、例えば素子の特性が、製造条件や温度、電源電圧によりばらつき、所望の動作周波数から分周器のフリーラン周波数がずれた場合、分周動作が不可能になるおそれがあるという課題を有する。
　本課題を解決するため、ＩＬＦＤの調整回路を具備し、フリーラン周波数の調整手段を持つＩＬＦＤのフリーラン周波数を測定し、所望の周波数との差異を計算してＩＬＦＤのフリーラン周波数を制御するといった手法が提案されている（特許文献１）。
特開２００８－２３６５５７号公報
　特許文献１のような、ＩＬＦＤのフリーラン周波数の調整手段を用いた場合、本来のＰＬＬの構成要素に加え、周波数カウンタなどの周波数測定手段、測定したフリーラン周波数と所望の周波数との差異から注入同期型分周器のフリーラン周波数制御信号を演算により生成する演算手段が必要となる。よって、回路の構成が複雑になるという課題がある。
　本発明は、ＩＬＦＤのフリーラン周波数の調整を、簡素な構成で実現することを目的にしている。
　この発明の位相同期ループ回路は、
　周波数を有する発振信号を出力する発振器と、
　前記発振器が出力する周波数を有する発振信号が入力される第１の注入同期型分周器と、
　前記発振器へ電圧を出力するフィルタと、
　前記フィルタが前記発振器へ出力する出力電圧を取り込み、取り込んだ出力電圧の前記注入同期型分周器への供給と遮断とを行う出力電圧供給部と、前記フィルタの出力電圧を保持し、前記出力電圧供給部により出力電圧の遮断が行われた場合に、保持された出力電圧を前記注入同期型分周器に供給する保持電圧供給部とを有する供給部と
を備えたことを特徴とする。
　本発明によれば、周波数測定手段や演算手段等を必要とせず、簡易な回路構成で、ＩＬＦＤの周波数調整が可能となる。よって簡易な構成で安定した分周動作を確保できる。
実施の形態１の図で、ＰＬＬ回路１００１のブロック図。 実施の形態１の図で、ＰＬＬ回路１００１の動作のフローチャート。 実施の形態１の図で、ＰＬＬ回路１００２のブロック図。 実施の形態１の図で、ＰＬＬ回路１００３のブロック図。 実施の形態１の図で、サンプルホールド回路に用いるアナログディジタルコンバータ、ディジタルアナログコンバータを示すブロック図。 実施の形態２の図で、ＰＬＬ回路２０００のブロック図。 実施の形態３の図で、ＰＬＬ回路３０００のブロック図。 実施の形態４の図で、ＰＬＬ回路４０００のブロック図。 実施の形態４の図で、ロック検出部９５の例を示すブロック図。 実施の形態５の図で、ＰＬＬ回路５０００のブロック図。
　実施の形態１．
　図１は、実施の形態１によるＰＬＬ回路１００１を示すブロック図である。
　図２は、ＰＬＬ回路１００１の動作を示すフローチャートである。ＰＬＬ回路１００１は、ループフィルタから出力される発振器制御電圧を注入同期型分周器（ＩＬＦＤ）に入力し、ＩＬＦＤを発振器とするループを形成してＰＬＬを構成し、ＩＬＦＤのフリーラン周波数調整を実現する。
　図１のように、ＰＬＬ回路１００１は、直列接続されたｎ個（ｎは１以上の整数）の注入同期型分周器１０、分周器２０、位相比較器３０、チャージポンプ４０、ループフィルタ５０（フィルタ）、ｎ個のスイッチ６０、ｎ個のスイッチ６１、ｎ個のサンプルホールド回路７０、電圧制御型発振器１００（発振器）、タイマー回路３００を備える。
　以下の説明では、
（１）ｎ個の注入同期型分周器１０は、ＩＦＬＤ１０（１）、ＩＦＬＤ１０（２）、・・・ＩＦＬＤ１０（ｎ）のように記す。区別する必要が無い場合はＩＦＬＤ１０と記す。
（２）分周器２０は、ＤＩＶ２０と記す。
（３）位相比較器３０はＰＦＤ３０と記す。
（４）チャージポンプ４０は、ＣＰ４０と記す。
（５）ループフィルタ５０は、ＬＰ５０と記す。
（６）ｎ個のスイッチ６０は、ＳＷ６０（１）、ＳＷ６０（２）、・・・ＳＷ６０（ｎ）のように記す。区別する必要が無い場合はＳＷ６０と記す。
（７）ｎ個のサンプルホールド回路７０は、ＳＨ７０（１）、ＳＨ７０（２）、・・・ＳＨ７０（ｎ）のように記す。区別する必要が無い場合はＳＨ７０と記す。
（８）ｎ個のスイッチ６１は、ＳＷ６１（１）、ＳＷ６１（２）、・・・ＳＷ６１（ｎ）のように記す。区別する必要が無い場合はＳＷ６１と記す。
（１）ｎ個のＩＦＬＤ１０（１）～ＩＦＬＤ１０（ｎ）は直列に接続されている。直列接続されたＩＦＬＤ１０（１）～ＩＦＬＤ１０（ｎ）は、周波数制御端子からの入力電圧に応じて発振周波数が変化する電圧制御型発振器１００（以下、ＶＣＯ１００と記す）の出力周波数を受けて、所定の分周比で出力周波数を分周する。ＶＣＯ１００は、周波数制御端子からの入力電圧に応じた周波数を持つ、発振信号を出力する。
（２）ＤＩＶ２０は、ＩＬＦＤ１０（ｎ）の出力周波数を、所定の分周比で分周する。
（３）ＰＦＤ３０は、ＤＩＶ２０から出力される分周結果信号（ＣＫＤＩＶと記す）と、基準クロック（ＣＫＲＥＦと記す）の位相差を検出する。
（４）ＣＰ４０は、ＰＦＤ３０の出力を受けて電流もしくは電圧を出力する。
（５）ＬＰＦ５０は、ＣＰ４０の出力を平滑化して周波数制御電圧Ｖｔｕｎｅを出力する。
（６）ＳＷ６０（１）～ＳＷ６０（ｎ）は、制御電圧ＶｔｕｎｅをＩＬＦＤ１０（１）～ＩＬＦＤ１０（ｎ）に供給するか否かを選択する。
（７）ＳＨ７０（１）～ＳＨ７０（ｎ）は、ＩＬＦＤ１０（１）～ＩＬＦＤ１０（ｎ）の制御電圧をサンプル及びホールドする。
（８）ＳＷ６１（１）～ＳＷ６１（ｎ）は、ＳＨ７０（１）～ＳＨ７０（ｎ）の出力電圧をＩＬＦＤ１０（１）～ＩＦＬＤ１０（ｎ）にそれぞれ供給するか否かを選択する。
（９）タイマー回路３００は、ＳＷ６０，ＳＷ６１、ＳＨ７０、ＩＬＦＤ１０や後述のＤＡ８０，ＡＤ９０を制御する。
　図１において、供給部２０１は、ＳＷ６０（１）～ＳＷ６０（ｎ）、ＳＷ６１（１）～ＳＷ６１（ｎ）及びＳＨ７０（１）～ＳＨ７０（ｎ）を備える。ＳＷ６０（１）～ＳＷ６０（ｎ）は、ＬＰＦ５０がＶＣＯ１００へ出力する出力電圧を取り込み、取り込んだ出力電圧のＩＬＦＤ１０（１）～ＩＦＬＤ１０（ｎ）への供給と遮断とを行う。ＳＷ６０（１）～ＳＷ６０（ｎ）は出力電圧供給部である。ＳＷ６１（１）～ＳＷ６１（ｎ）及びＳＨ７０（１）～ＳＨ７０（ｎ）は、ＳＷ６０（１）～ＳＷ６０（ｎ）により出力電圧の遮断が行われた場合に、保持している出力電圧をＩＦＬＤ（１）～ＩＦＬＤ（ｎ）に供給する。ＳＷ６１（１）～ＳＷ６１（ｎ）及びＳＨ７０（１）～ＳＨ７０（ｎ）は、保持電圧供給部である。
　以下、図１及び図２を用い、ＰＬＬ回路１００１の動作について説明する。図２はタイマー回路３００が動作の主体である。
　まず、ＰＬＬ回路１００１の動作開始時（Ｓ１０）においては、いずれのＩＬＦＤ１０もフリーラン周波数は調整されていない状態であるため、ＩＬＦＤ１０の調整動作を開始する（Ｓ２０）。
　ＩＬＦＤ１０の調整が開始されると、まずタイマー回路３００が、全てのスイッチ（ＳＷ６０（１）～ＳＷ６０（ｎ）、ＳＷ６１（１）～ＳＷ６１（ｎ））を開放する（Ｓ３０）。次に、ＩＬＦＤ１０（１）～ＩＦＬＤ１０（ｎ）の中で最も動作周波数が低く、ＤＩＶ２０に接続されるＩＬＦＤ１０（ｎ）から調整を開始する（Ｓ４０）。このため、タイマー回路３００は、ＩＬＦＤ１０（ｎ）にＬＰＦ５０の出力電圧Ｖｔｕｎｅを接続するＳＷ６０（ｎ）を閉じて、ＩＬＦＤ１０（ｎ）を発振器とする（Ｓ５０）。これによって、ＩＬＦＤ１０（ｎ）、ＤＩＶ２０、ＰＦＤ３０、ＣＰ４０、ＬＰＦ５０で構成されるループＰＬＬ（ｎ）を構成してロック動作を開始する。ループＰＬＬ（ｎ）では、ある時間が経過すると、ＩＬＦＤ１０（ｎ）の出力周波数がある一定値に収束し、ロック状態となる（Ｓ６０）。Ｓ６０では、一定時間が経過したときにロック状態に達したとみなす。なお、ロック状態を検出するロック検出部を有する構成は実施の形態４で後述する。
　ループＰＬＬ（ｎ）がロック状態となった後に、タイマー回路３００は、その時点でのＬＰＦ５０の出力電圧ＶｔｕｎｅをＳＨ７０（ｎ）で保持し、ＳＷ６０（ｎ）を開放し、ＳＷ６１（ｎ）を閉じて、ＩＬＦＤ１０（ｎ）の周波数調整を完了する（Ｓ７０）。以下、同様の手順で、タイマー回路３００は、ＩＬＦＤ１０（ｎ－１）からＩＬＦＤ１０（１）までを順に調整する（Ｓ８０、Ｓ９０）。
　全てのＩＬＦＤ１０の調整が完了後（Ｓ１００）、タイマー回路３００は、ＶＣＯ１００、ＩＬＦＤ１０（１）～ＩＬＦＤ１０（ｎ）、ＤＩＶ２０、ＰＦＤ３０、ＣＰ４０、ＬＰＦ５０からなるＰＬＬを構成し、ロック動作（通常のＰＬＬ動作）を開始する（Ｓ１１０）。これにより、周波数測定手段や演算手段も必要とせず、ＳＷ６０（１）～ＳＷ６０（ｎ）、ＳＨ７０（１）～ＳＨ７０（ｎ）及びＳＷ６１（１）～ＳＷ６１（ｎ）の追加のみで、ＩＬＦＤ１０の調整が実現できる。
　ここで、図２における動作Ｓ３０はいわゆるリセット（初期）動作であり、ＩＬＦＤ１０の状態はＳ４０以降の調整動作により決定され、結果としてこのリセット動作Ｓ３０がＰＬＬ通常動作Ｓ１１０には影響しない。このため、リセット動作Ｓ３０は省略して構わない。
　図３は、ＰＬＬ回路１００２の構成図である。図１に対して供給部２０２が異なる。図３は図１の供給部２０１よりも簡素な構成の、供給部２０２を示す図である。供給部２０２は、ＳＷ６０（１）～ＳＷ６０（ｎ）とサンプリング容量Ｃ６３（１）～Ｃ６３（ｎ）を備えている。図３では、図１の供給部２０１（サンプルホールド回路ＳＨ７０、スイッチＳＷ６０、ＳＷ６１）が、ＬＰ５０の出力とＩＬＦＤ１０の制御端子との間に接続されたスイッチＳＷ６０と、ＩＬＦＤ１０の制御端子と所定の基準電圧（例えばグランド等）との間に接続されたサンプリング容量Ｃ６３で構成されている。
　図３は、スイッチとサンプリング容量（コンデンサ）による構成である。この構成は、ＳＷ６０（１）～ＳＷ６０（ｎ）と、ＳＷ６０（１）～ＳＷ６０（ｎ）に対応するサンプリング容量Ｃ６３（１）～Ｃ６３（ｎ）とで、供給部２０２を実現できる。よって、図１のＳＷ６１（１）～ＳＷ６１（ｎ）は不要である。供給部２０２では、ＳＷ６０（１）～ＳＷ６０（ｎ）は出力電圧供給部であり、サンプリング容量Ｃ６３（１）～Ｃ６３（ｎ）は保持電圧供給部である。なお供給部２０２は図１のＳＨ７０（１）～ＳＨ７０（ｎ）に相当する。
　図４は、ＰＬＬ回路１００３の構成図である。図１に対して供給部２０３が異なる。図４は、供給部２０１とは別の、供給部２０３の構成を示す。図４では、ｎ個のディジタルアナログコンバータ８０（ＤＡ８０と記す）と、一つのアナログディジタルコンバータ９０（ＡＤ９０と記す）とで、図１のＳＨ７０を実現する。ｎ個のＤＡ８０はＤＡ８０（１）～ＤＡ８０（ｎ）と記す。図４ではＡＤ９０は一つの場合を示しているが、ＡＤ９０はＤＡ８０（１）～ＤＡ８０（ｎ）のそれぞれに設ける構成でも構わない。
　図４に示すように、供給部２０３は、ＳＷ６０（１）～ＳＷ６０（ｎ）、ＳＷ６１（１）～ＳＷ６１（ｎ）、ＤＡ８０（１）～ＤＡ８０（ｎ）及びＡＤ９０を備える。ＤＡ８０（１）～ＤＡ８０（ｎ）及びＡＤ９０が、図１のＳＨ７０（１）～ＳＨ７０（ｎ）に相当する。ＳＷ６０（１）～ＳＷ６０（ｎ）は、出力電圧供給部である。ＤＡ８０（１）～ＤＡ８０（ｎ）、ＡＤ９０及びＳＷ６１（１）～ＳＷ６１（ｎ）が保持電圧供給部である。
　図５は、ＤＡ８０（１）～ＤＡ８０（ｎ）、及びＡＤ９０の具体例な構成を示す図である。図５に示すように、ＤＡ８０（１）～ＤＡ８０（ｎ）は、Ｒ－２Ｒ型のＤＡコンバータとする。ＡＤ９０は、電圧比較器及びＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ　Ａｐｐｒｏｘｉｍａｔｉｏｎ　Ｒｅｓｉｓｔｅｒ）制御ロジックとする。ＡＤ９０とＤＡ８０（ｋ）（ｋ＝１，２、・・・ｎ）とを結合して１つのＳＡＲ型ＡＤコンバータを構成する。ＳＡＲ型ＡＤコンバータがＶｔｕｎｅをＡＤ変換し保持することで、サンプルホールド動作を実現できる。
　図４、図５に示すように、ＡＤコンバータ、ＤＡコンバータ及びスイッチという簡単な構成でＩＬＦＤ１０を調整できる。
　実施の形態２．
　図６は、実施の形態２によるＰＬＬ回路２０００を示すブロック図である。ここでは、実施の形態１のＰＬＬ回路１００１との差分のみを説明する。実施の形態２のＰＬＬ回路２０００では、ＬＰＦ５０が、制御を受けることにより、カットオフ周波数が、通常時とＩＬＦＤ調整時とで切り替わる。
　ＰＬＬの収束時間及び安定性はループフィルタのカットオフ周波数に依存する。このため、ループフィルタのカットオフ周波数を切り替えることで、例えば通常時はカットオフ周波数を低く設定して位相雑音を低減し、調整時はカットオフ周波数を通常時よりも高く設定して収束時間を短縮する。このようにＬＰＦ５０のカットオフ周波数が変更可能であることで、通常時と調整時とで、ＰＬＬの応答特性をそれぞれ適切に保つことが可能となる。
　実施の形態３．
　図７は、実施の形態３のＰＬＬ回路３０００を示すブロック図である。ここでは、実施の形態１のＰＬＬ回路１００１との差分のみを説明する。実施の形態３のＰＬＬ回路３０００では、ＣＰ４０は、制御を受けることで、出力電流レベルが通常時とＩＬＦＤ調整時とで切り替わる。
　ＰＬＬの収束時間及び安定性は、ＣＰ４０の出力電流に依存する。このため、ＣＰ４０の出力電流を切り替えることで、例えば通常時は位相雑音を低減するためにＣＰ４０の出力電流を低く設定し、調整時は収束時間を短縮するためにＣＰ４０の出力電流を高くする。このような切替によって、通常時と調整時とで、ＰＬＬ回路３０００の応答特性をそれぞれ適切に保つことが可能となる。
　実施の形態４．
　図８は、実施の形態４のＰＬＬ回路４０００を示すブロック図である。ここでは、実施の形態１のＰＬＬ回路１００１との差分のみを説明する。実施の形態４のＰＬＬ回路４０００では、図１のＰＬＬ回路１００１に対してロック検出部９５（以下、ＬＤ９５と記す）が追加された。ＬＤ９５は、ＣＫＲＥＦとＣＫＤＩＶの位相差が一定範囲内にあるか判定をすることで、ＰＬＬがロック状態にあるか否かを検出する。ＬＤ９５がロック状態を検出したところで、タイマー回路３００はＩＬＦＤ１０（ｋ）（ｋ＝１，２、・・・ｎ）の調整完了と判断できる。
　ＰＬＬのロックアップタイムは、製造ばらつきや温度、電源電圧による素子特性の変動による影響を受ける。このため、実施の形態１では、図２におけるロックアップ待ちの時間として、十分な余裕をとる必要がある。これに対して実施の形態４のＰＬＬ回路４０００によれば、ロックしているか否かを直接判定することができるため、ＩＬＦＤ１０（ｋ）の確実な調整が可能となる。
　図９は、ＬＤ９５の構成例を示す。ＬＤ９５は、例えば図９のように、ＣＫＲＥＦとＣＫＤＩＶが入力される周波数カウンタ９５－１Ａ、９５－１Ｂと、各周波数カウンタのカウント値を比較するロック判定部９５－２とによって実現ができる。
　実施の形態５．
　図１０は、実施の形態５のＰＬＬ回路５０００を示すブロック図である。ここでは、実施の形態１のＰＬＬ回路１００１との差分にのみを説明する。実施の形態５のＰＬＬ回路５０００では、図１のＰＬＬ回路１００１に対して、ＶＣＯ１００からＩＬＦＤ１０（１）に、信号を入力するか否かを選択するスイッチ１０１（１）が追加された。ＩＬＦＤ１０（１）の調整中には、タイマー回路３００がスイッチ１０１（１）をオフにし、ＶＣＯ１００の出力がＩＬＦＤ１０（１）に入力されない。また、同様に、ＩＬＦＤ１０（２）～ＩＬＦＤ１０（ｎ）にも、入力箇所に、タイマー回路３００によって制御されるスイッチ１０１（１）～１０１（ｎ）を設けた。これにより、ＩＬＦＤ１０（ｋ）（ｋ＝１，２，３、・・・ｎ）の調整中に、タイマー回路３００がスイッチ１０１（ｋ）をオフにし、ＩＬＦＤ１０（ｋ）に、前段の出力信号が入力されないようにする。
　この構成により、ＩＬＦＤ１０（ｋ）（ｋ＝１，２，３、・・・ｎ）の調整中にＶＣＯ１００（ＩＬＦＤ１０（１）の場合）あるいは前段のＩＬＦＤ（ＩＬＦＤ１０（２）～１０（ｎ）の場合）の信号が入力されることが原因となって、ＩＬＦＤ１０（ｋ）が前段の信号に同期しフリーランの状態にならず調整ができなくなるといった可能性を排除できる。
　以上の実施の形態では、ＰＬＬ回路が複数のＩＬＦＤ１０を備える場合を説明したが、ＩＬＦＤ１０は一つでも構わない。
　以上の実施の形態では、ＰＬＬ回路について、ＰＬＬ回路の動作を説明したが、ＰＬＬ回路の動作はＩＬＦＤのフリーラン周波数の調整方法として把握できることは明らかである。
　以上、本発明の実施の形態１～５について説明したが、これらの実施の形態のうち、２つ以上を組み合わせて実施しても構わない。あるいは、これらの実施の形態のうち、１つを部分的に実施しても構わない。あるいは、これらの実施の形態のうち、２つ以上を部分的に組み合わせて実施しても構わない。なお、本発明は、これらの実施の形態に限定されるものではなく、必要に応じて種々の変更が可能である。
　１００１，１００２，１００３，２０００，３０００，４０００，５０００　ＰＬＬ回路、１０　ＩＦＬＤ（注入同期型分周器）、２０　ＤＩＶ（分周器）、３０　ＰＦＤ（位相比較器）、４０　ＣＰ（チャージポンプ）、５０　ＬＦＰ（ループフィルタ）、６０，６１，１０１　ＳＷ（スイッチ）、７０　ＳＨ（サンプルホールド回路）、８０　ＤＡコンバータ（ディジタルアナログコンバータ）、９０　ＡＤコンバータ（アナログディジタルコンバータ、９５　ＬＤ（ロック検出部）、１００　ＶＣＯ（電圧制御型発振器）、２０１，２０２，２０３　供給部、３００　タイマー回路。

Claims (14)

  1. 　周波数を有する発振信号を出力する発振器と、
    　前記発振器が出力する周波数を有する発振信号が入力される第１の注入同期型分周器と、
    　前記発振器へ電圧を出力するフィルタと、
    　前記フィルタが前記発振器へ出力する出力電圧を取り込み、取り込んだ出力電圧の前記注入同期型分周器への供給と遮断とを行う出力電圧供給部と、前記フィルタの出力電圧を保持し、前記出力電圧供給部により出力電圧の遮断が行われた場合に、保持された出力電圧を前記注入同期型分周器に供給する保持電圧供給部とを有する供給部と
    を備えたことを特徴とする位相同期ループ回路。
  2. 　前記位相同期ループ回路は、
    　直列に接続された複数の注入同期型分周器あって、直列の最初の注入同期型分周器が前記第１の注入同期型分周器である複数の注入同期型分周器を備え、
    　前記供給部は、
    　前記出力電圧供給部が、取り込んだ出力電圧の各注入同期型分周器への供給と遮断とを行い、
    　前記保持電圧供給部が、前記フィルタの出力電圧を保持し、前記出力電圧供給部により出力電圧の遮断が行われた場合に、保持された出力電圧を出力電圧が遮断された前記注入同期型分周器に供給することを特徴とする請求項１記載の位相同期ループ回路。
  3. 　前記供給部は、
    　前記フィルタの出力電圧の前記注入同期型分周器への供給と、
    　前記フィルタの出力電圧の保持と、
    　出力電圧の前記注入同期型分周器への供給の遮断と、
    　出力電圧の遮断後の保持された出力電圧の前記注入同期型分周器への供給と
    の一連の処理を、
    　前記注入同期型分周器ごとに、順番に行うことを特徴とする請求項２記載の位相同期ループ回路。
  4. 　前記出力電圧供給部は、
    　前記注入同期型分周器ごとに設けられ、前記フィルタの出力電圧の前記注入同期型分周器への供給と遮断とを行うスイッチを有し、
    　前記保持電圧供給部は、
    　前記注入同期型分周器ごとに設けられ、前記フィルタの出力電圧を保持するサンプルホールド回路と、前記注入同期型分周器ごとに設けられ、前記サンプルホールド回路の出力の前記注入同期型分周器への供給と遮断とを行うスイッチとを
    有することを特徴とする請求項２または３に記載の位相同期ループ回路。
  5. 　前記出力電圧供給部は、
    　前記注入同期型分周器ごとに設けられ、前記フィルタの出力電圧の前記注入同期型分周器への供給と遮断とを行うスイッチを有し、
    　前記保持電圧供給部は、
    　前記注入同期型分周器ごとに設けられ、前記注入同期型分周器と前記スイッチとの間に配置されたコンデンサを有することを特徴とする請求項２または３に記載の位相同期ループ回路。
  6. 　前記出力電圧供給部は、
    　前記注入同期型分周器ごとに設けられ、前記フィルタの出力電圧の前記注入同期型分周器への供給と遮断とを行うスイッチを有し、
    　前記保持電圧供給部は、
    　前記フィルタの出力電圧を取り込むアナログディジタルコンバータと、
    　前記注入同期型分周器ごとに設けられ、前記アナログディジタルコンバータの出力を取り込むディジタルアナログコンバータと、
    　前記ディジタルアナログコンバータごとに設けられ、前記ディジタルアナログコンバータと前記注入同期型分周器との間に配置され、前記ディジタルアナログコンバータの出力信号の前記注入同期型分周器への供給と遮断とを行うスイッチと
    を有することを特徴とする請求項２または３に記載の位相同期ループ回路。
  7. 　前記アナログディジタルコンバータは、
    　前記注入同期型分周器ごとに設けられたことを特徴とする請求項６記載の位相同期ループ回路。
  8. 　前記フィルタは、
    　制御を受けることで、カットオフ周波数が切り替わることを特徴とする請求項１～７のいずれかに記載の位相同期ループ回路。
  9. 　前記位相同期ループ回路は、
    　前記フィルタに電流を出力するチャージポンプであって、出力する電流のレベルが、制御を受けることで切り替わるチャージポンプを備えたことを特徴とする請求項１～８のいずれかに記載の位相同期ループ回路。
  10. 　前記位相同期ループ回路は、
    　前記出力電圧供給部によって前記出力電圧が供給されている前記注入同期型分周器が、前記注入同期型分周器の出力信号と、基準となる基準信号との位相差に基づき定まるロック状態にあるかどうかを検出するロック検出部を備えたことを特徴とする請求項１～９のいずれかに記載の位相同期ループ回路。
  11. 　前記位相同期ループ回路は、
    　前記発振器と前記第１の注入同期型分周器との間と、前記注入同期型分周器どうしの間とに、制御によってオンとオフとが切り替わるスイッチを備えたことを特徴とする請求項２～７のいずれかに記載の位相同期ループ回路。
  12. 　供給部と注入同期型分周器とを備えた位相同期ループ回路の前記注入同期型分周器のフリーラン周波数の調整方法において、
    　前記供給部が、
    　フィルタが発振器に出力する出力電圧を取り込み、取り込んだ出力電圧の第１の注入同期型分周器への供給を開始し、
    　出力電圧の供給の開始時点から時間が経過した時点の前記フィルタの出力電圧を保持し、かつ、出力電圧の前記第１の注入同期型分周器への供給の遮断を実行し、
    　出力電圧の前記第１の注入同期型分周器への供給の遮断後に、保持された出力電圧を前記第１の注入同期型分周器に供給することを特徴とするフリーラン周波数の調整方法。
  13. 　前記位相同期ループ回路は、
    　直列に接続された複数の注入同期型分周器あって、直列の最初の注入同期型分周器が前記第１の注入同期型分周器である複数の注入同期型分周器を備え、
    　前記供給部は、
    　前記フィルタの出力電圧の前記注入同期型分周器への供給開始と、
    　前記フィルタの出力電圧の保持と、
    　出力電圧の前記注入同期型分周器への供給の遮断と、
    　出力電圧の遮断後の保持された出力電圧の前記注入同期型分周器への供給と
    の一連の処理を、
    　注入同期型分周器ごとに、順番に行うことを特徴とする請求項１２記載のフリーラン周波数の調整方法。
  14. 　前記複数の注入同期型分周器は、
    　前記発振器に接続する前記第１の注入同期型分周器と、前記第１の注入同期型分周器に直列に接続する１以上の注入同期型分周器とによって直列接続を作り、
    　前記供給部は、
    　前記直列に接続された複数の注入同期型分周器のうち、直列接続において前記発振器に対して遠い注入同期型分周器から、前記一連の処理を実行することを特徴とする請求項１３記載のフリーラン周波数の調整方法。
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