KR100520441B1 - 위상동기루프를 이용한 디엘엘의 성능시험장치 및 방법 - Google Patents

Abstract

본 발명은 기존 PLL의 구성에 PLL의 PFD의 입력단에 DLL의 출력신호로부터 임의의 2개의 신호를 선택하기 위한 신호선택회로부가 더 구비되며, VCO의 출력단에는 출력신호를 카운트하기 위한 카운터가 더 구비되는 PLL을 이용한 DLL의 성능시험장치를 제공한다. 또한, 본 발명은 DLL의 성능시험 방법에 있어서, DLL의 임의의 2개의 출력을 PLL의 입력신호로 인가하는 단계; 상기 PLL의 단위시간당의 VCO 출력을 카운트하는 단계; 및 상기 VCO 출력의 카운트를 정상범위와 비교하여 DLL의 정상여부를 판단하는 단계를 포함하는 PLL을 이용한 DLL의 성능시험 방법을 제공한다.

Description

위상동기루프를 이용한 디엘엘의 성능시험장치 및 방법 {Performance Test Device of DLL Using PLL and The Method}

본 발명은 디엘엘(Delay locked loop, 이하, DLL로 표시)의 성능시험장치 및 성능시험방법에 관한 것으로, 보다 상세하게는 위상동기루프(Phase Locked Loop, 이하 PLL로 표시)의 회로를 최소한도로 수정함으로써 기존 PLL의 성능에는 영향을 주지 않으면서 DLL의 성능을 시험할 수 있어 기존의 회로에 쉽게 적용이 가능한 DLL의 성능시험장치 및 성능시험방법에 관한 것이다.

최근 SoC의 칩의 설계 형태는 디지털 부분과 아날로그 부분이 융화되는 형태로 진행되고 있다. 그 중에서 PLL은 클럭을 생성하는 부분에서 많이 사용되고, DLL은 외부의 클럭을 받아서 데이터를 복원하는 데 주로 사용되고 있다. PLL의 경우에는 반도체 전용 장비를 이용한 시험방법과 칩 내부에서 자체적으로 시험하는 방법이 상용화되어 일부 채용된 칩(Chip)의 형태로 생산되고 있다.

그러나, DLL의 경우에는 현재까지도 위상차이만을 측정하는 반도체 테스트 장비는 제대로 개발되어 있지 않은 상태이며, 칩 내부에서 테스트하는 방법 역시 전무한 실정이다.

본 발명은 상기 종래 기술이 가지는 한계를 극복하기 위해 안출된 것으로, 그 목적은 PLL의 회로를 최소한도로 수정함으로써 기존 PLL의 성능에는 영향을 주지 않으면서 DLL의 성능을 시험할 수 있어 기존의 회로에 쉽게 적용이 가능한 DLL의 성능시험장치를 제공함에 있다.

본 발명의 다른 목적은 기존 PLL의 성능에는 영향을 주지 않으면서 DLL의 성능을 시험할 수 있어 기존의 회로에 쉽게 적용이 가능하며, 또한, PLL의 대부분의 특성을 검증하기 때문에 PLL의 성능의 일부를 동시에 시험하는 효과를 가지기도 하므로 기존의 장비를 이용하여 각각을 시험하는 방식에 비해 시험 시간을 줄일 수 있는 DLL의 성능시험 방법을 제공함에 있다.

상기한 목적을 달성하기 위해 본 발명은 기존 PLL의 구성에 PLL의 위상주파수검출기(Phase-Frequency Detector, 이하, PFD로 표시)의 입력단에 DLL의 출력신호로부터 임의의 2개의 신호를 선택하기 위한 신호선택회로부가 더 구비되며, 전압제어발진기(Voltage Controlled Oscillator, 이하 VCO로 표시)의 출력단에는 출력신호를 카운트하기 위한 카운터가 더 구비되는 PLL을 이용한 DLL의 성능시험장치를 제공한다.

본 발명은 바람직하게는 상기 신호선택회로부의 출력단과 PFD의 입력단 사이에 PLL의 정상모드 또는 DLL 시험모드로 선택하기 위한 스위칭회로부가 구비되어지는 DLL의 성능시험장치를 제공한다.

또한, 본 발명은 DLL의 성능시험 방법에 있어서, DLL의 임의의 2개의 출력을 PLL의 입력신호로 인가하는 단계; 상기 PLL의 단위시간당의 VCO 출력을 카운트하는 단계; 및 상기 VCO 출력의 카운트를 정상범위와 비교하여 DLL의 정상여부를 판단하는 단계를 포함하는 PLL을 이용한 DLL의 성능시험 방법을 제공한다.

본 발명은 바람직하게는 상기 PLL의 입력신호는 DLL로 부터 출력되는 서로 다른 딜레이를 가지는 임의의 2개의 신호인 DLL의 성능시험 방법을 제공한다.

본 발명은 바람직하게는 상기 PLL의 입력신호는 DLL로 부터 출력되는 서로 동일한 딜레이를 가지는 임의의 2개의 신호인 DLL의 성능시험 방법을 제공한다.

이하, 본 발명의 내용을 도면을 참조하여 보다 상세하게 설명한다.

도 1은 PLL의 일반적인 구조를 나타낸다. 도 1에 사용된 부호를 설명하면 다음과 같다.

FREF(1)은 PLL의 입력 클럭부분이며, PFD(2)는 PLL의 입력 클럭과 내부 생성 클럭의 위상과 주파수의 차이를 검출하는 부분이다.

전하펌프(Charge Pump, 이하, CP로 표시)(3)은 PFD(2)의 차이 성분을 전류 성분으로 바꾸는 부분으로 FREF(1)가 위상이 더 빠르면 +, 느리면 - 방향으로 전류를 흐르도록 하는 부분이다.

루프필터(Loop Filter, 이하 LF로 표시)(4)는 전류 성분을 VCNT(5)의 전압 성분으로 바꾸는 부분이다.

VCNT(5)는 LF(4)에 의해 생성되는 제어전압을 나타낸다.

VCO(6)는 VCNT(5)의 전압에 따라서 클럭 주파수가 선형적으로 변하는 부분이다.

÷N(7)은 1/N 디바이더로서 PLL의 피드백 클럭인 FBCLK(8)과 VCO(6)의 출력 클럭인 FOUT(9)의 비율을 바꾸는 부분이다.

FBCLK(8)은 FOUT(9)의 1/N 배수의 클럭이며, FOUT(9)은 최종적으로 생성하고자 하는 클럭으로 PLL의 출력 부분을 나타낸다.

도 1을 참조하여 PLL의 동작을 설명하면 다음과 같다. FREF(1)의 기준 클럭 입력을 받으면 PFD(2)는 내부에서 생성된 클럭 FBCLK(8)의 주파수와 위상을 비교하여서 이의 차이에 해당하는 펄스를 생성한다. 생성된 펄스는 CP(3)에 의해서 전류 성분으로 바뀌게 되며, 바뀐 전류 성분은 다시 LF(4)에 의해서 VCNT(5)의 제어전압으로 변환된다. 결국 FREF(1)과 FBCLK(8)의 차이에 따라서 VCNT(5) 값이 높아졌다가 낮아졌다가 하는 것이다. 이에 따라서 VCO(6)는 VCNT(5)에 해당하는 클럭을 생성한다. 생성된 클럭은 1/N 디바이더(7)에 의해서 N계수만큼 나누어서 FBCLK(8)로 된다. 결국 FREF(1)과 FOUT(9)는 최종적으로는 N배 만큼의 주파수 차이가 발생하는 것이다. 이러한 원리를 이용해서 N배의 체배 PLL을 생성하게 된다.

도 2는 DLL의 일반적인 구조이다. 도 2에 사용된 부호를 설명하면 다음과 같다.

CLKIN (11)은 DLL의 입력 클럭부분이며, 위상검출기(Phase Detector, 이하 PD로 표시)(12)는 DLL의 입력 클럭과 내부 생성 클럭의 위상의 차이를 검출하는 부분이다.

전하펌프(Charge Pump, 이하 CP로 표시)(13)는 PD(12)의 차이 성분을 전압으로 변환하는 부분이다.

VCDL(15)는 전압제어지연라인(Voltage Controlled Delay Line)으로 전압제어지연회로를 M개로 직렬 연결한 부분이다. CP(13)의 출력 전압에 따라서 M개의 출력클럭간의 위상딜레이를 바꾸는 부분이다.

VCON(14)은 전하펌프(13)에 의해서 생성되는 VCDL(15)의 제어전압이다.

P[0],P[1]∼P[M]은 CLKIN(11)을 기준으로 딜레이셀의 직렬 수만큼의 위상 차이가 나는 클럭으로 주파수는 CLKIN(11)과 동일하며, 위상만 다르다.

M은 DLL의 최종 결과로 필요한 위상딜레이수를 나타낸다.

도 2를 참조하여 DLL의 동작을 설명하면 다음과 같다. 입력클럭(CLKIN(11))과 CLKIN을 M배의 위상딜레이를 가지는 P[M]과 딜레이 차이를 PD(12)가 비교하게 된다. 여기에서 발생된 차이 성분은 CP(13)에 의해 VCON(14)와 같은 전압으로 변환된다. VCON으로 바뀐 전압은 VCDL 블록 안의 각각의 전압에 따라서 딜레이가 변하는 M개의 딜레이셀에 공급된다. 결국 P[M]은 전압에 따라 변하는 딜레이셀을 M개를 거쳐서 나오는 출력이 된다. 상기 P[M]과 입력 CLKIN(11)은 서로 같은 위상을 가질 때에만 위상 차이가 발생하지 않는데, 이러한 형태를 취하기 위해서는 P[M]이 CLKIN(11)과 360도의 위상차를 가져야 한다. 따라서 각 딜레이셀은 360/M의 위상차를 발생시켜야 되므로 예를 들어 P[2]의 경우에는 CLKIN(11)보다 360/N * 2 만큼의 위상딜레이가 발생하게 된다. 이러한 원리를 이용해서 CLKIN(11)을 기준으로 M개 만큼의 위상딜레이가 발생하는 DLL을 만들게 된다.

DLL의 불량이나 오동작이라 함은 통상적으로 각 딜레이가 일정하게 유지되지 않거나, 원하는 딜레이보다 적거나 더 많이 생길 경우를 의미한다. 본 발명은 이러한 불량 또는 오동작 여부를 칩 내에서 측정할 수 있도록 해준다.

도 3은 본 발명의 바람직한 실시예로서 제시되는 DLL의 성능측정장치의 구성도로서 PLL과 DLL의 특징을 이용하여서 DLL의 불량 여부를 측정하도록 하는 회로가 개시되어 있다. 도 1과 도 2에서 나온 각각의 PLL과 DLL은 이해의 편의를 위해 간략하게 표현하였다.

본 발명은 PLL과 DLL이 모두 위상의 성분에 따라서 신호가 변화된다는 것을 이용한 것이다. 즉 DLL의 출력 중의 임의의 2개의 신호를 PLL의 입력신호로서 인가하면, DLL의 특성상 일정한 위상딜레이가 PLL의 PFD에 인가된다. 이에 따라서 일정한 펄스가 주기적으로 발생하게 되고, CP는 연속적으로 전류를 계속 생성하여 LF에서는 전압이 계속적으로 증가한다. 결국 VCO는 선형적으로 출력 주파수가 증가하게 되는 특성을 지니게 된다.

도 3에 도시된 회로는 위와 같은 특성을 이용하여 DLL의 2개의 신호가 일정한 딜레이를 가지는 가를 측정할 수 있도록 한다.

먼저 도 3에 사용된 부호를 설명하면 다음과 같다.

PD(21)는 위상검출기로서 DLL의 입력 클럭과 내부 생성 클럭의 위상의 차이를 검출하는 부분이다.

CP(22)는 DLL의 전하펌프로서 PD(21)의 차이 성분을 전압으로 변환하는 부분이다.

VCDL(23)은 전압제어지연라인으로 CP(22)의 출력전압에 따라서 M개의 출력클럭의 각각의 위상 딜레이를 바꾸는 부분이다.

PFD(24)는 위상주파수검출기로서 PLL의 입력 클럭과 내부 생성 클럭의 위상과 주파수의 차이를 검출하는 부분이다.

CP(25)는 PLL의 전하펌프로서 PFD(24)의 차이 성분을 전류로 변환하는 부분이다.

LF(26)은 루프필터로서 CP_OUT(34)의 전류 성분을 제어 전압으로 바꾸는 부분이다.

VCO(27)은 VCNT(35) 제어전압에 따라서 클럭의 주파수를 변화시키는 부분이다.

÷N(28)은 1/N 디바이더로서 VCO_OUT(36)을 N배로 나누는 부분으로 DLL검증에서는 사용하지 않는 부분이다.

카운터(Counter(29))는 VCO(27)의 출력을 카운트하는 회로이다.

신호선택회로부(30)는 M개의 출력에서 2개의 신호를 선택하는 회로이다.

스위칭회로부(31)은 DLL_TEST(32) 신호에 의해서 PLL을 정상모드 또는 DLL시험모드로 바꾸는 회로로서 통상적으로는 멀티플렉서이다.

DLL_TEST(32)는 PLL의 PFD(24)입력으로 도 1의 FREF(1)과 FBCLK(8)을 선택할 것인지, 도 3의 P(M-n)과 P(M-n-1)로 선택할 것인지를 결정하는 신호 부분이다. 바람직하게는 1인 경우 도 3의 P(M-n)과 P(M-n-1)로 선택하도록 정한다.

도 3을 참조하여 본 발명에 따른 DLL성능측정장치를 설명하면 다음과 같다. 먼저 신호선택회로부(30)에서 2개의 신호를 선택하면 이 신호는 스위칭회로부(31)를 거쳐 PFD(24)에 전달된다. 전달된 신호는 다시 입력신호의 차이 성분이 LF(26)에 의해 전압성분으로 나타난다. 이와 같은 일련의 과정에서 나타나는 신호의 형태는 도 4에 도시되어 있다. 도 4에 나타난 부호를 설명하면 다음과 같다.

P(M-n)은 도 3의 장치의 CLKIN에 비해 n개 딜레이셀 만큼 위상딜레이가 나는 클럭이며, P(M-n-1)은 도 3장치의 CLKIN에 비해 n-1 개 딜레이셀 만큼 위상딜레이가 나는 클럭이다. PFD_OUT(33)은 PLL의 PFD에서 1개의 딜레이셀의 딜레이 만큼의 정기적인 펄스의 출력신호이고, VCNT(35)은 PFD_OUT(33)의 펄스에 따른 도 3의 VCO(27)의 제어 전압이며, VCO_OUT(36)은 VCNT(35)에 의해서 변화되는 출력 주파수의 변화를 나타낸다.

도 3의 P(M-n)과 P(M-n-1)은 딜레이셀 하나만큼의 딜레이 차이가 나는 클럭을 나타낸다. 상기 신호들은 PFD(24)에 의해서 도 4의 PFD_OUT(33)으로 나타난다. PFD_OUT(33)에 의해서 도 3의 CP(25)는 전류를 생성하여 LF(26)에 공급하며 이에 따라서 도 4의 VCNT(35)과 같은 전압 변화가 발생한다. 생성된 전압의 변화는 VCO_OUT(36)과 같이 선형적으로 증가하는 출력으로 나타난다.

위와 같은 선형증가의 특성에 따라서 카운터를 이용하여 출력을 카운트하면 일정한 범위 내의 수를 얻게 된다. DLL을 시험하는 방법은 결국 이러한 선형 특성에 의해 생성된 수가 정상범위를 벗어날 경우에 딜레이가 원하는 만큼 나타나지 않은 것으로 판단하고, 정상범위 내로 나타나는 경우에는 딜레이가 원하는 만큼 나타나 정상적으로 동작하는 것으로 판단하는 과정을 포함하게 된다.

뿐만 아니라 도 4의 신호선택회로부(30)에서 동일한 딜레이가 나는 신호끼리 바꾸어 가면서 선택하는 경우 그 차이의 수를 측정 하는 것에 의해 각 신호간의 딜레이의 균일성 역시 측정이 가능하게 된다.

도 5는 위에서 설명한 일련의 과정을 표현한 PLL을 이용한 DLL 성능시험 방법을 나타내고 있다. 단계 501에서 DLL에서 시험할 신호를 2개 선택한 후, 단계 502에서 PLL을 DLL_TEST(도 3의 32)를 1로 셋팅하여 DLL 테스트 모드로 전환시킨 후, 단계 503에서 카운터를 초기화시킨다. 이후 단계 504에서 PLL에 DLL로부터 출력되는 측정하고자 하는 임의의 2개의 신호를 인가한다. 단계 505에서는 단위 시간당 도 4의 VCO(27)의 출력(VCO_OUT(36))을 카운터(29)로 계산하여, 만일 단계 506에서 측정된 카운트가 정상적인 DLL에서 나타나는 동작범위인 최소 카운트수와 최대 카운트수 사이인 것으로 판단되면 정상동작으로 판단할 수 있다. 이와는 달리 측정된 카운트수가 상기 정상동작범위를 벗어나는 경우에는 불량 또는 오작동으로 판단할 수 있다. 이와 같이 상기와 같은 성능시험방법은 DLL 성능의 이상 유무를 용이하게 판단할 수 있게 한다.

본 발명에 의하면 일반적으로 사용되는 PLL의 회로를 최소한도로 수정함으로써 기존 PLL의 성능에는 영향을 주지 않으면서 DLL의 성능을 시험할 수 있어 기존의 회로에 쉽게 적용이 가능하다. 또한, PLL의 대부분의 특성을 검증하기 때문에 PLL의 성능의 일부를 동시에 시험하는 효과를 가지기도 하므로 기존의 장비를 이용하여 각각을 시험하는 방식에 비해 시험 시간을 줄일 수 있어 양산비용을 절감할 수 있게 한다.

상술한 바와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 종래 PLL의 일반적인 구성도

도 2는 종래 DLL의 일반적인 구성도

도 3은 본 발명에 따른 바람직한 실시예로서 제시되는 수정된 PLL을 이용한 DLL의 성능시험장치

도 4는 본 발명에 따른 DLL의 성능시험장치에서의 신호입출력관계도

도 5는 본 발명에 따른 바람직한 실시예로서 제시되는 PLL을 이용한 DLL의 성능시험방법의 절차도

<도면의 주요부분에 대한 부호설명>

21: 위상검출기(PD) 22: DLL의 전하펌프(CP)

23: VCDL 24: 위상주파수검출기(PFD)

25: PLL의 전하펌프(CP) 26: 루프필터(LF)

27: VCO 28: 1/N 디바이더(÷N)

29: 카운터 30: 신호선택회로부

31: 스위칭회로부

Claims (5)

1. 위상동기루프의 위상주파수검출기의 입력단에 디엘엘의 출력신호로부터 임의의 2개의 신호를 선택하기 위한 신호선택회로부가 구비되며, 전압제어발진기의 출력단에는 출력신호를 카운트하기 위한 카운터를 구비함을 특징으로 하는 위상동기루프를 이용한 디엘엘의 성능시험장치
2. 제 1항에 있어서, 상기 신호선택회로부의 출력단과 위상주파수검출기의 입력단 사이에 위상동기루프의 정상모드 또는 디엘엘 시험모드로 선택하기 위한 스위칭회로부를 구비함을 특징으로 하는 장치
3. 디엘엘의 성능시험 방법에 있어서, 디엘엘의 임의의 2개의 출력을 위상동기루프의 입력신호로 인가하는 단계; 상기 위상동기루프의 단위시간당의 전압제어발진기 출력을 카운트하는 단계; 및 상기 전압제어발진기 출력의 카운트를 정상범위와 비교하여 디엘엘의 정상여부를 판단하는 단계를 포함함을 특징으로 하는 위상동기루프를 이용한 디엘엘의 성능시험 방법
4. 제 3항에 있어서, 위상동기루프의 입력신호는 디엘엘로 부터 출력되는 서로 다른 딜레이를 가지는 임의의 2개의 신호임을 특징으로 하는 방법
5. 제 3항에 있어서, 위상동기루프의 입력신호는 디엘엘로 부터 출력되는 서로 동일한 딜레이를 가지는 임의의 2개의 신호임을 특징으로 하는 방법