CN102291130A - 一种锁定精度和锁定频率均可编程的锁定检测电路 - Google Patents

一种锁定精度和锁定频率均可编程的锁定检测电路 Download PDF

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Abstract

本发明公开了一种锁定精度和锁定频率均可编程的锁定检测电路，本锁定检测电路对参考时钟M分频，对压控振荡器(Voltage Control Oscillator，VCO)输出时钟N分频，在参考时钟M分频信号的半个周期T1内，使能一个计数系数与M、N相关的计数器，对VCO输出时钟的N分频信号做计数值为Cnt的计数，计数时间为T2，然后经过X个VCO时钟的延迟，由判断模块比较T1和T2，判断VCO输出时钟与参考时钟是否在一定的误差范围内满足预定的关系，同时输出锁定状态标志LOCK，本发明公开的锁定检测电路提供可编程的参数M、N、Cnt以及X，改变这些参数即可实现锁定检测电路的锁定精度和锁定频率的调整。

Description

一种锁定精度和锁定频率均可编程的锁定检测电路
技术领域
本发明主要涉及到锁相环中的频率检测领域，特指一种锁定精度及锁定频率均可编程的锁定检测电路。
背景技术
在集成电路中，为了保证正确的时序，很多电路模块需要在锁相环（Phase Locked Loop，PLL）完成了频率和（或）相位锁定以后才能正常工作。因此，必须有一个PLL环外锁定检测电路来完成这些锁定状态的检测，并输出对应的标志信号，用以启动其他电路。考虑到抖动和频率跟随能力要求，锁定检测电路被设计为在目标频率附近一定范围内对VCO输出时钟与参考时钟的频率关系进行锁定检测。
通常，锁定检测电路在目标频率的一定的误差范围内，按照某一比例判断参考时钟和VCO输出时钟的频率是否满足预定的倍数关系。这样的电路结构形成的是确定的频率关系，当要求的锁定频率固定时，必须采用单一对应的参考时钟，电路的精度和锁定频率在不同的工作要求下不具备调整能力，只能专用于其针对的固定的频率值、精度和频率倍数关系的场合。本发明公开的锁定精度及锁定频率均可编程的锁定检测电路，可以通过配置输入控制信号的方式对电路内部参数进行调整，使锁定精度和锁定频率独立可控，电路也因此能适用于各种锁定关系的检测。
发明内容
本发明要解决的问题就在于：针对现有技术存在的问题，本发明公开了一种具有现场编程能力的锁定精度和锁定频率均可调整的锁定检测电路。
本发明提出的解决方案为：一种具有现场编程能力的锁定检测电路，其特征在于它包括一个分频系数为M的可编程的参考时钟分频器、一个分频系数为N的可编程的VCO时钟分频器、一个计数系数为Cnt（与M、N相关的）的可编程计数器、一个延时为                                                
Figure 145363DEST_PATH_IMAGE001
个（在一定范围内可控制）VCO时钟周期的判断模块；本发明通过上述的分频器、计数器、判断模块的运算，判断参考时钟与VCO时钟是否满足预定的频率关系，并输出锁定状态标志信号；同时，本电路可以通过改变、
Figure 883698DEST_PATH_IMAGE003
、
Figure 535259DEST_PATH_IMAGE004
及
Figure 518258DEST_PATH_IMAGE001
的值，对电路的锁定精度和锁定频率进行灵活调整，可以极大地拓宽应用范围。
与现有技术相比，本发明的优点在于：
1、针对不同频率的时钟输入，可以通过参数配置，实现某一特定频率锁定关系的锁定检测；
2、锁定精度及锁定速度可以通过参数配置；
3、频率误差范围的非对称性调整，以满足某些特殊应用的要求；
4、电路结构简单，复用性好，便于集成。
附图说明
图1是本文提出的锁定检测电路的一种电路结构示意图；
图2是图1所示电路的参考时钟分频器的电路图；
图3是图1所示电路的VCO时钟分频器的电路图；
图4是图1所示电路的可控计数器的电路图；
图5是图1所示电路的延时可控的判断模块电路图。
具体实施方式
以下将结合附图对本发明的具体实施做进一步详细说明。
如图1所示，本发明的电路包括一个分频系数为的参考时钟分频器、一个分频系数为
Figure 147747DEST_PATH_IMAGE003
的VCO时钟分频器、一个计数系数为
Figure 235788DEST_PATH_IMAGE005
的计数器、一个延时为
Figure 440505DEST_PATH_IMAGE001
个VCO时钟周期的判断模块。参考时钟CLKREF经过参考时钟分频器
Figure 639405DEST_PATH_IMAGE002
分频，得到信号CLKREF/M，将其反相得到信号CLKREF/M_I；VCO时钟分频器和计数器被CLKREF/M同步地使能，VCO时钟CLKVCO经过VCO时钟分频器分频，得到信号CLKVCO/N；计数器对CLKVCO/N计数，当计数达到
Figure 488598DEST_PATH_IMAGE005
时输出低电平标志信号COUNT，该标志信号低电平时间长度为一个CLKVCO/N周期；其后，经过
Figure 242927DEST_PATH_IMAGE001
个VCO时钟的延时，判断模块用CLKVCO/N压缩COUNT信号的低电平时间长度，将压缩后的信号作为判断窗口，比较CLKREF/M_I的跳沿与判断窗口的位置关系，根据这一位置关系判断锁定状态，并输出锁定状态标志LOCK和频率溢出状态标志OVERFLAG。
图1的可选信号CLKVCO/N2是VCO时钟CLKVCO的分频信号（即CLKVCO/N的2倍频），该信号被用于将判断窗口压缩到CLKVCO/N2、CLKVCO/N、COUNT都为低电平的长度（即COUNT的最后1/4部分），由此减小VCO时钟的锁定带宽，提高鉴频的精度。因此，本电路实现频率锁定检测的原理为：比较CLKREF/M的半周期长度与CLKVCO/N的
Figure 129423DEST_PATH_IMAGE005
倍的长度，若两者的差值在一定范围内，则认为频率已锁定。
图2、图3、图4、图5分别为图1所示电路中的可编程参考时钟分频器、可编程VCO时钟分频器、可控计数器、延时可控的判断模块的一种实现方式（以上各个模块并不限于图2、图3、图4、图5所示例的形式）。
图2所示是一种可编程参考时钟分频器的电路，其使用2分频结构级联。以选择器的S端为1时选通输入A为例，可编程的参考时钟分频器的分频系数
Figure 496951DEST_PATH_IMAGE002
决定于控制参数CM[k:0]中为0的最低一位的位序
Figure 597631DEST_PATH_IMAGE007
，并满足：
Figure 829679DEST_PATH_IMAGE008
                                                                     （1）
图3所示是一种可编程VCO时钟分频器的电路，其使用移位分频器串联2分频器的结构，对移位分频器的系数作控制来实现分频系数的调整。类似于参考时钟分频器，可编程VCO时钟分频器的分频系数
Figure 410833DEST_PATH_IMAGE003
决定于CN[j:0]中为1的最低一位的位序
Figure 932950DEST_PATH_IMAGE009
，并满足：
Figure 661871DEST_PATH_IMAGE010
                                                             （2）
图4所示的是一种可控计数器的电路，其计数系数由信号CC[i:0]控制。可以看出，在图4所示的电路中，的值与CC[i:0]信号是完全一致的。需要注意的是，计数器应该按  照
Figure 370829DEST_PATH_IMAGE002
最大而
Figure 587047DEST_PATH_IMAGE003
最小的情况来设计，保证可以覆盖整个分频系数调整范围。
图5是一种延时
Figure 407236DEST_PATH_IMAGE011
个VCO时钟周期的判断模块的电路，其延时
Figure 946670DEST_PATH_IMAGE011
的控制可以简单地在输出寄存器之前插入或去除所需要级数的触发器来实现。这一控制可以采用类似于图2所示的参考时钟分频器的电路结构，控制信号为CX[y:0]。
在图1所示的电路中，若参考时钟周期为
Figure 889218DEST_PATH_IMAGE012
（频率为
Figure 264836DEST_PATH_IMAGE013
）、精确锁定时的VCO时钟周期为
Figure 370939DEST_PATH_IMAGE014
（频率为
Figure 843509DEST_PATH_IMAGE015
）、参考时钟分频系数为、VCO时钟分频系数为
Figure 554293DEST_PATH_IMAGE003
、判断模块的延时为
Figure 965551DEST_PATH_IMAGE011
，依据图1所示锁定检测电路的锁定判断原理可以得到，不考虑信号CLKVCO/N2时，锁定带宽为：
Figure 514661DEST_PATH_IMAGE017
                                                            （3）
这一带宽范围的频率中点为：
Figure 378023DEST_PATH_IMAGE019
                                                   （4）
频率锁定的误差率
Figure 497289DEST_PATH_IMAGE020
为：
Figure 952541DEST_PATH_IMAGE021
                                                           （5）
锁定时间
Figure 39315DEST_PATH_IMAGE022
为：
Figure 605425DEST_PATH_IMAGE023
                                                               （6）
从式（3）、（4）、（5）、（6）可以看出，锁定带宽正比于
Figure 579198DEST_PATH_IMAGE024
和
Figure 205351DEST_PATH_IMAGE013
，锁定带宽的频率中点受电路的所有参数影响，锁定误差率与
Figure 108034DEST_PATH_IMAGE024
和
Figure 212256DEST_PATH_IMAGE025
有关，而锁定时间
Figure 306114DEST_PATH_IMAGE022
只与和
Figure 712005DEST_PATH_IMAGE012
有关。
为了匹配
Figure 72448DEST_PATH_IMAGE015
，
Figure 83129DEST_PATH_IMAGE005
需要满足的关系为：
Figure 988768DEST_PATH_IMAGE026
                                                         （7）
从式（3）、（4）、（5）、（6）、（7）可知，只要能调整
Figure 84900DEST_PATH_IMAGE012
（即
Figure 219341DEST_PATH_IMAGE027
）、
Figure 350108DEST_PATH_IMAGE014
（即
Figure 488965DEST_PATH_IMAGE028
）、
Figure 10076DEST_PATH_IMAGE002
、
Figure 259792DEST_PATH_IMAGE003
、
Figure 432016DEST_PATH_IMAGE029
，并根据调整后的参数按照式（7）修正
Figure 741775DEST_PATH_IMAGE005
，即可实现电路的锁定精度和锁定频率调整；反过来，若改变参考时钟（发生变化），可以调整
Figure 803589DEST_PATH_IMAGE002
、
Figure 328855DEST_PATH_IMAGE003
、
Figure 809514DEST_PATH_IMAGE029
，并根据调整后的参数按照式（7）修正
Figure 39639DEST_PATH_IMAGE005
，就能使（3）、（4）、（5）式的各个性能参数维持在原来水平。

Claims (1)

1.一种锁定精度和锁定频率均可编程的锁定检测电路，其特征在于：
参考时钟CLKREF经过M分频，其分频系数M由CM[k:0]控制，输出CLKREF/M信号；压控振荡器（Voltage Controlled Oscillator ,VCO）输出时钟CLKVCO经过N分频，其分频系数N由CN[j:0]控制，输出CLKVCO/N信号，其分频器的使能信号为CLKREF/M；CLKREF/M同时作为计数系数为                                                
Figure 69244DEST_PATH_IMAGE001
的计数器的使能信号，该计数器对CLKVCO/N计数，当计数达到
Figure 971341DEST_PATH_IMAGE001
时输出标志信号COUNT；经过
Figure 452001DEST_PATH_IMAGE002
个VCO时钟的延迟后，判断模块以CLKVCO/N的第
Figure 806759DEST_PATH_IMAGE003
周期往后的半个周期为判断窗口，检测CLKREF/M反相信号CLKREF/M_I的跳沿与判断窗口的位置关系，若该跳沿出现在判断窗口内，则认为VCO时钟与参考时钟时钟满足预定的频率关系，电路锁定状态标志信号LOCK输出为高电平，反之认为参考时钟与VCO时钟不满足预定的频率关系，LOCK输出为低电平，同时输出表征频率偏高或者偏低的标志信号OVERFLAG。
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