CN101640536A - 锁相环的锁定探测器及其探测方法 - Google Patents

Abstract

本发明揭示了一种锁相环的锁定探测器及其探测方法，所述锁定探测器包括异或门、与门、充电电阻、充电电容、第一触发器；异或门接收UP、DN信号，其输出端通过充电电阻R、充电电容C连接至第一触发器的输入端；与门接收UP、DN信号，并根据UP、DN信号产生一时钟上升沿驱动第一触发器采样充电电容C上的电平，以此判断Fref和Fdiv之间的相位差是否足够小；从而判断PLL处于失锁状态或锁定状态。本发明提出的锁相环的锁定探测器及其探测方法，通过在多个地方引入可编程技术，并合理的划分锁定探测器的功能结构，最终实现锁定探测电路应用上的巨大灵活性和可移植性。

Description

锁相环的锁定探测器及其探测方法

技术领域

本发明涉及一种锁相环电路，尤其涉及一种锁相环的锁定探测器；此外，本发明还涉及上述锁相环的锁定探测器的探测方法。

背景技术

锁相环的英文全称是Phase-Locked Loop，简称PLL。锁相环电路是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出频率信号与输入频率信号保持固定的相位差值，即输出电压与输入电压的相位被锁住。Charge-Pump Phase Lock Loop(CP-PLL)作为PLL的一种，其基本电路如图1所示。

鉴频鉴相器(PFD)通过比较参考时钟Fin与VCO经分频后产生的反馈时钟Fdiv的相位差产生输出控制信号UP和DN去控制电荷泵(CP)上/下电流源的开关，CP在UP和DN信号的控制下对低通滤波器(LPF)进行冲/放电，从而产生一个合适的电压控制压控振荡器(VCO)产生一个具有合适的输出频率的信号，使其经过分频器(Divider)分频后得到的信号Fdiv与参考时钟Fref既同频率又同相位。通过这样一个反馈环路，PLL可以通过实时的调整VCO的频率来克服各种扰动和噪声的影响，使得VCO可以输出一个稳定和期望的频率信号。

在理想情况下，UP/DN信号的脉冲宽度取决于Fin和Fdiv的相位差，当Fin与Fdiv拥有相同的频率和相位的时候，UP/DN信号将始终保持逻辑“0”，以便将CP的上/下两路电流源同时关闭，保持VCO的控制电压稳定。在现实中，由于CP的上下电流源开启存在一定的建立时间，使得当Fin和Fdiv的相位相差小到一定程度的时候，CP的上/下电流源无法及时开启，从而使得CP无法正确的泵出或泵入所需的电流，造成PLL此时对Fi n和Fdiv之间较小的相位差无法响应，Fin和Fdiv之间的相位误差就会不断的积累起来。当累积的相位误差与CP电流源的建立时间可以比拟时，CP将开始正常工作调整VCO的控制电压来消除累积的相位差，当累计的相位差再次小于CP上/下电流源的建立时间的时候，CP将再一次丧失实时响应Fin和Fdiv之间的相位差的能力，直到再一次累积的相位差达到与CP电流源的建立时间可以比拟时，CP才会重新启动。这个现象称之为“死区”，会直接在PLL的输出信号频谱中引入能量较大的频率杂散(spur)，对于那些对输出信号频谱纯度要求较高的应用来说，spur的出现将变得不可接受。

为了解决这一问题，在实际应用中，通常会让UP/DN信号在Fref和Fdiv之间没有相位差时仍同时保持逻辑“1”一段时间(这段时间我们称之为“消除死区脉宽”)，令CP上/下电流源提前开通，从而可以避开电流源建立时间的困扰，迅速的根据UP/DN信号泵出/入电流，使得PLL可以随时对任何微小的相位差做出及时的反应。

发明内容

本发明所要解决的技术问题是：提供一种锁相环的锁定探测器，可实现锁定探测电路应用上的巨大灵活性和可移植性。

另外，本发明还提供上述锁相环的锁定探测器的锁定探测方法。

为解决上述技术问题，本发明采用如下技术方案：

一种锁相环的锁定探测器，所述锁相环PLL包括鉴频鉴相器PFD、电荷泵CP、低通滤波器LPF、压控振荡器VCO、分频器Divider；

鉴频鉴相器PFD通过比较参考时钟Fin与VCO经分频后产生的反馈时钟Fdiv的相位差产生输出控制信号UP、控制信号DN去控制电荷泵CP上/下电流源的开关；

使UP、DN信号在Fref和Fdiv之间没有相位差时仍同时保持逻辑“1”一设定时间；

所述锁定探测器包括异或门、与门、充电单元、第一触发器；

作为本发明的一种优选方案，充电单元由一个充电电阻R和一个充电电容C构成。

所述异或门采集控制信号UP、控制信号DN中的一个信号为逻辑“1”时的维持时间；当UP或DN其中一个信号为高电平、另一个为低电平时，异或门输出高电平，从而驱动其后面的充电电阻R对充电电容C进行充电；这一充电过程将一直维持到当UP和DN信号同时为逻辑“1”时为止；

此时与门将会产生一时钟上升沿驱动第一触发器采样充电电容C上的电平以判断Fref和Fdiv之间的相位差是否足够小；

若第一触发器进行采样时，充电电容C上极板的电平若高于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较大，判断PLL处于失锁状态；

若第一触发器进行采样时，充电电容C上极板的电平若低于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较小，判断PLL处于锁定状态。

作为本发明的一种优选方案，所述第一触发器为D触发器；若Fref与Fdiv之间的相位差较大，异或门输出高电平的时间即会较长，电容将得到充分的充电；当第一触发器进行采样时，充电电容C上极板的电平若高于第一触发器的门阈值电压，第一触发器的QN端将输出逻辑“0”，表明Fref和Fdiv之间存在较大的相位差，判断PLL处于失锁状态；若Fref与Fdiv之间的相位差较小，异或门输出高电平的时间即会较短，电容来不及被充分充电；在第一触发器进行采样时，充电电容C上极板的电平若低于第一触发器的门阈值电压，第一触发器的QN端将输出逻辑“1”，表明Fref和Fdiv之间存在较小的相位差，判断PLL处于锁定状态。

作为本发明的一种优选方案，通过设定不同的时间常数R×C来定义认定PLL锁定时Fref与Fdiv之间相位差的阈值；R×C越大判定PLL锁定时允许的Fref与Fdiv之间相位差就越大；R×C越小判定PLL锁定时允许的Fref与Fdiv之间相位差就越小；上述锁定过程的判定条件用下面的公示表示：

$\mathrm{Vdd}(1-e^{-\frac{t_{\mathrm{window}}}{\mathrm{RC}}})=V_{\mathrm{th}\_\mathrm{DFF}}$

其中，Vdd为电源电压，R、C分别为锁定检测电路中的R、C取值，t_window为判定PLL处于锁定状态的相位差的阈值窗口，这里用Fref与Fdiv之间的延时来表示相位差，V_{th_DFF}为DFF的门阈值电压。

作为本发明的一种优选方案，所述锁定探测器还包括可编程时钟发生器，用于产生计数基准时钟，其采用参考时钟直接分频得到；其一输入端PD端连接一计数模块的输出端，并把输出信号反馈至该计数模块；

设PLL的环路带宽为W_loop，则τ＝1/W_loop；τ为PLL的环路时间常数；

计数基准时钟的周期取0.5τ到2τ。

作为本发明的一种优选方案，所述锁定探测器还包括计数模块，用以计算PLL锁定所维持的时间长短来消除误触发，当Ld-pre指示的PLL锁定的状态达到预设的时间长度的时候，就认为PLL真的处于锁定状态。

作为本发明的一种优选方案，所述计数模块包括可编程计数器；

当PD端为低电平时读入计数预设值Cunt-Prset，并使其输出端Out输出“0”；

当PD端为高电平时在每一个Clk的上升沿到来的时刻执行减1操作，直至可编程计数器从计数预设值Cunt-Preset减到0，此时Out端输出高电平。

进一步地，所述计数模块包括可编程计数器、第二触发器DFF1、第三触发器DFF2、第一与门AND1、第二与门AND2、第三与门AND3；

当PD端为低电平时读入计数预设值Cunt-Prset，并使其输出端Out输出“0”；

当PD端为高电平时在每一个Clk的上升沿到来的时刻执行减1操作，直至可编程计数器从计数预设值Cunt-Preset减到0，此时Out端输出高电平；

当第一触发器的输出Ld-pre为0时，可编程时钟发生器被AND1和AND3屏蔽，两个输出触发器DFF1、DFF2被复位，DFF1的QN端为高电平，但由于Ld-pre为低电平，可编程计数器仍然被关断，此时DFF2的Q端输出为低电平；

当第一触发器的输出Ld-pre变为高电平后，可编程时钟发生器通过AND1和AND3被引入计数模块，可编程计数器在可编程时钟发生器上升沿的驱动下进行计数；

当Ld-pre维持高电平的时间足够长，以至于可编程计数器完成从计数预设值减到0的动作并在Out端输出为“1”时，DFF1在Clk的下降沿立刻将可编程计数器输出的逻辑“1”采样至输出端；此时在DFF1的Q端会产生一个上升沿驱动DFF2的Q端输出“1”，标志着Fref与Fdiv之间的相位差在预设的足够长的时间内仍然小于锁定探测器的检测阈值，PLL此时被认为是处于锁定状态的，而DFF1的QN端此时会输出“0”，将可编程计数器关断复位，可编程计数器将会重新载入计数预设值等待以后可能的计数。

作为本发明的一种优选方案，若在等待相当长的时间后PLL突然失锁，Ld-pre将会立刻变为“0”，此时可编程计数器仍然处于被关断重置状态，而DFF1和DFF2的输出都会被置为“0”，整个锁定探测器再次进入上述判断锁定的过程；如果Ld-pre的高电平维持的时间不够长，说明前面的锁定探测器被误触发，那么由于可编程计数器输出一直为“0”，DFF1和DFF2都将不会发生任何状态变化，在Ld-pre从高电平变为低电平时，可编程时钟发生器将被阻断，可编程计数器将会被关断复位重新载入计数预设值以备下次计数，而DFF1和DFF2的输出都会被置“0”。

作为本发明的一种优选方案，所述充电电阻为开关电阻阵列，所述充电电容为开关电容阵列。

一种锁相环的锁定探测器，所述锁相环PLL包括鉴频鉴相器PFD、电荷泵CP、低通滤波器LPF、压控振荡器VCO、分频器Divider；鉴频鉴相器PFD通过比较参考时钟Fin与VCO经分频后产生的反馈时钟Fdiv的相位差产生输出控制信号UP、控制信号DN去控制电荷泵CP上/下电流源的开关；使UP、DN信号在Fref和Fdiv之间没有相位差时仍同时保持逻辑“1”一设定时间；所述锁定探测器包括异或门、与门、充电单元、第一触发器；异或门接收UP、DN信号，其输出端通过充电单元连接至第一触发器的输入端；与门接收UP、DN信号，并根据UP、DN信号产生一时钟上升沿驱动第一触发器采样充电单元上的电平，以此判断Fref和Fdiv之间的相位差是否足够小；从而判断PLL处于失锁状态或锁定状态。

一种上述锁定探测器的锁定探测方法，所述异或门采集控制信号UP、控制信号DN中的一个信号为逻辑“1”时的维持时间；当UP或DN其中一个信号为高电平、另一个为低电平时，异或门输出高电平，从而驱动其后面的充电电阻R对充电电容C进行充电；这一充电过程将一直维持到当UP和DN信号同时为逻辑“1”时为止；

此时与门将会产生一时钟上升沿驱动第一触发器采样充电电容C上的电平以判断Fref和Fdiv之间的相位差是否足够小；

若第一触发器进行采样时，充电电容C上极板的电平若高于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较大，判断PLL处于失锁状态；

若第一触发器进行采样时，充电电容C上极板的电平若低于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较小，判断PLL处于锁定状态。

作为本发明的一种优选方案，所述锁定探测器还包括可编程时钟发生器、计数模块；所述可编程时钟发生器，用于产生计数基准时钟；所述计数模块用以计算PLL锁定所维持的时间长短来消除误触发，当Ld-pre指示的PLL锁定的状态达到预设的时间长度的时候，就认为PLL真的处于锁定状态；所述计数模块包括可编程计数器、第二触发器DFF1、第三触发器DFF2、第一与门AND1、第二与门AND2、第三与门AND3；当第一触发器的输出Ld-pre为0时，可编程时钟发生器被AND1和AND3屏蔽，两个输出触发器DFF1、DFF2被复位，DFF1的QN端为高电平，但由于Ld-pre为低电平，可编程计数器仍然被关断，此时DFF2的Q端输出为低电平；当第一触发器的输出Ld-pre变为高电平后，可编程时钟发生器通过AND1和AND3被引入计数模块，可编程计数器在可编程时钟发生器上升沿的驱动下进行计数；当Ld-pre维持高电平的时间足够长，以至于可编程计数器完成从计数预设值减到0的动作并在Out端输出为“1”时，DFF1在Clk的下降沿立刻将可编程计数器输出的逻辑“1”采样至输出端；此时在DFF1的Q端会产生一个上升沿驱动DFF2的Q端输出“1”，标志着Fref与Fdiv之间的相位差在预设的足够长的时间内仍然小于锁定探测器的检测阈值，PLL此时被认为是处于锁定状态的，而DFF1的QN端此时会输出“0”，将可编程计数器关断复位，可编程计数器将会重新载入计数预设值等待以后可能的计数；若在等待相当长的时间后PLL突然失锁，Ld-pre将会立刻变为“0”，此时可编程计数器仍然处于被关断重置状态，而DFF1和DFF2的输出都会被置为“0”，整个锁定探测器再次进入上述判断锁定的过程；如果Ld-pre的高电平维持的时间不够长，说明前面的锁定探测器被误触发，那么由于可编程计数器输出一直为“0”，DFF1和DFF2都将不会发生任何状态变化，在Ld-pre从高电平变为低电平时，可编程时钟发生器将被阻断，可编程计数器将会被关断复位重新载入计数预设值以备下次计数，而DFF1和DFF2的输出都会被置“0”。

本发明的有益效果在于：本发明提出的锁相环的锁定探测器及其探测方法，通过在多个地方引入可编程技术，并合理的划分锁定探测器的功能结构，最终实现锁定探测电路应用上的巨大灵活性和可移植性。

附图说明

图1为现有的锁相环的电路组成图。

图2为本发明的锁相环锁定探测器一个实施方式的组成示意图。

图3为UP、DN、电容电压与Ld-pre信号的示意图。

图4为发生误触发情形时UP、DN、电容电压与Ld-pre信号的示意图。

图5为本发明的锁相环锁定探测器另一实施方式的组成示意图。

图6为计数模块的组成示意图。

图7为锁定探测器应用于一个fractional-N PLL中时的仿真示意图。

具体实施方式

下面结合附图详细说明本发明的优选实施例。

实施例一

本发明揭示了一种锁相环的锁定探测器及其锁定探测方法，通过在多个地方引入可编程技术，并合理的划分锁定探测器的功能结构，最终实现锁定探测电路应用上的巨大灵活性和可移植性。

如图1所示，所述锁相环PLL包括鉴频鉴相器PFD、电荷泵CP、低通滤波器LPF、压控振荡器VCO、分频器Divider。鉴频鉴相器PFD通过比较参考时钟Fin与VCO经分频后产生的反馈时钟Fdiv的相位差产生输出控制信号UP、控制信号DN去控制电荷泵CP上/下电流源的开关；使UP、DN信号在Fref和Fdiv之间没有相位差时仍同时保持逻辑“1”一设定时间。这段时间称之为“消除死区脉宽”，令CP上/下电流源提前开通，从而可以避开电流源建立时间的困扰，迅速的根据UP/DN信号泵出/入电流，使得PLL可以随时对任何微小的相位差做出及时的反应。

请参阅图2，所述锁定探测器包括异或门、与门、充电电阻R、充电电容C、第一触发器(D触发器)。

异或门接收UP、DN信号，其输出端通过充电单元(充电电阻R、充电电容C)连接至第一触发器的输入端；与门接收UP、DN信号，并根据UP、DN信号产生一时钟上升沿驱动第一触发器采样充电电容C上的电平。

所述异或门采集控制信号UP、控制信号DN中的一个信号为逻辑“1”时的维持时间；当UP或DN其中一个信号为高电平、另一个为低电平时，异或门输出高电平，从而驱动其后面的充电电阻R对充电电容C进行充电；这一充电过程将一直维持到当UP和DN信号同时为逻辑“1”时为止。

此时与门将会产生一时钟上升沿驱动第一触发器采样充电电容C上的电平以判断Fref和Fdiv之间的相位差是否足够小。若第一触发器进行采样时，充电电容C上极板的电平若高于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较大，判断PLL处于失锁状态；若第一触发器进行采样时，充电电容C上极板的电平若低于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较小，判断PLL处于锁定状态。

若Fref与Fdiv之间的相位差较大，异或门输出高电平的时间即会较长，电容将得到充分的充电；当第一触发器进行采样时，充电电容C上极板的电平若高于第一触发器的门阈值电压，第一触发器的QN端将输出逻辑“0”，表明Fref和Fdiv之间存在较大的相位差，判断PLL处于失锁状态；若Fref与Fdiv之间的相位差较小，异或门输出高电平的时间即会较短，电容来不及被充分充电；在第一触发器进行采样时，充电电容C上极板的电平若低于第一触发器的门阈值电压，第一触发器的QN端将输出逻辑“1”，表明Fref和Fdiv之间存在较小的相位差，判断PLL处于锁定状态。

通过设定不同的时间常数R×C来定义认定PLL锁定时Fref与Fdi v之间相位差的阈值；R×C越大判定PLL锁定时允许的Fref与Fdiv之间相位差就越大；R×C越小判定PLL锁定时允许的Fref与Fdiv之间相位差就越小；上述锁定过程的判定条件用下面的公示表示：

$\mathrm{Vdd}(1-e^{-\frac{t_{\mathrm{window}}}{\mathrm{RC}}})=V_{\mathrm{th}\_\mathrm{DFF}}$

其中，Vdd为电源电压，R、C分别为锁定检测电路中的R、C取值，t_window为判定PLL处于锁定状态的相位差的阈值窗口，这里用Fref与Fdiv之间的延时来表示相位差，V_{th_DFF}为DFF的门阈值电压。同时，通过用开关电阻阵列或开关电容阵列来替代充电电阻R和C，可实现对PLL锁定检测器检测阈值窗口的可编程。

请参阅图5所述锁定探测器还包括可编程时钟发生器、计数模块。所述可编程时钟发生器用于产生计数基准时钟；所述计数模块用以计算PLL锁定所维持的时间长短来消除误触发，当Ld-pre指示的PLL锁定的状态达到预设的时间长度的时候，就认为PLL真的处于锁定状态。可编程时钟发生器的一输入端PD端连接所述计数模块的输出端，并把输出信号反馈至所述计数模块。

当可编程计数器的PD端为低电平时读入计数预设值Cunt-Prset，并使其输出端Out输出“0”；当PD端为高电平时在每一个Clk的上升沿到来的时刻执行减1操作，直至可编程计数器从计数预设值Cunt-Preset减到0，此时Out端输出高电平。

所述可编程时钟发生器用于产生计数基准时钟，其采用参考时钟直接分频得到；设PLL的环路带宽为W_loop，则τ＝1/W_loop；τ为PLL的环路时间常数；计数基准时钟的周期取0.5τ到2τ。

请参阅图6，所述计数模块包括可编程计数器、第二触发器DFF1、第三触发器DFF2、第一与门AND1、第二与门AND2、第三与门AND3；当第一触发器的输出Ld-pre为0时，可编程时钟发生器被AND1和AND3屏蔽，两个输出触发器DFF1、DFF2被复位，DFF1的QN端为高电平，但由于Ld-pre为低电平，可编程计数器仍然被关断，此时DFF2的Q端输出为低电平；当第一触发器的输出Ld-pre变为高电平后，可编程时钟发生器通过AND1和AND3被引入计数模块，可编程计数器在可编程时钟发生器上升沿的驱动下进行计数；当Ld-pre维持高电平的时间足够长，以至于可编程计数器完成从计数预设值减到0的动作并在Out端输出为“1”时，DFF1在Clk的下降沿立刻将可编程计数器输出的逻辑“1”采样至输出端；此时在DFF1的Q端会产生一个上升沿驱动DFF2的Q端输出“1”，标志着Fref与Fdiv之间的相位差在预设的足够长的时间内仍然小于锁定探测器的检测阈值，PLL此时被认为是处于锁定状态的，而DFF1的QN端此时会输出“0”，将可编程计数器关断复位，可编程计数器将会重新载入计数预设值等待以后可能的计数。

若在等待相当长的时间后PLL突然失锁，Ld-pre将会立刻变为“0”，此时可编程计数器仍然处于被关断重置状态，而DFF1和DFF2的输出都会被置为“0”，整个锁定探测器再次进入上述判断锁定的过程；如果Ld-pre的高电平维持的时间不够长，说明前面的锁定探测器被误触发，那么由于可编程计数器输出一直为“0”，DFF1和DFF2都将不会发生任何状态变化，在Ld-pre从高电平变为低电平时，可编程时钟发生器将被阻断，可编程计数器将会被关断复位重新载入计数预设值以备下次计数，而DFF1和DFF2的输出都会被置“0”。

本发明同时提供上述锁定探测器的锁定探测方法，所述异或门采集控制信号UP、控制信号DN中的一个信号为逻辑“1”时的维持时间；当UP或DN其中一个信号为高电平、另一个为低电平时，异或门输出高电平，从而驱动其后面的充电电阻R对充电电容C进行充电；这一充电过程将一直维持到当UP和DN信号同时为逻辑“1”时为止；此时与门将会产生一时钟上升沿驱动第一触发器采样充电电容C上的电平以判断Fref和Fdiv之间的相位差是否足够小；若第一触发器进行采样时，充电电容C上极板的电平若高于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较大，判断PLL处于失锁状态；若第一触发器进行采样时，充电电容C上极板的电平若低于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较小，判断PLL处于锁定状态。本方法还包括利用上述锁定探测器的可编程时钟发生器及计数模块进行锁定探测的过程。

综上所述，本发明提出的锁相环的锁定探测器及其探测方法，通过在多个地方引入可编程技术，并合理的划分锁定探测器的功能结构，最终实现锁定探测电路应用上的巨大灵活性和可移植性。

实施例二

本实施例中，锁相环的锁定探测器的组成示意图如图2所示。

由于UP信号与DN信号维持逻辑“1”的时间差表明了Fref和Fdiv的相位差，因此利用一个异或门电路来采集UP信号和DN信号单独为逻辑“1”时维持的时间，这一时间与Fref和Fdiv的相位差成正比。当UP或DN其中一个信号为高电平、另一个为低电平时，异或门输出高电平，从而驱动其后面的充电电阻R对充电电容C进行充电。这一充电过程将一直维持到当UP和DN信号同时为逻辑“1”的时候，此时与门将会产生一个时钟上升沿驱动D触发器去采样电容上的电平以判断Fref和Fdiv之间的相位差是否足够小。若Fref与Fdiv之间的相位差较大，异或门输出高电平的时间就会较长，电容将会得到充分的充电，当D触发器进行采样时，电容上极板的电平若高于D触发器的门阈值电压，D触发器的QN端(Ld-pre)将输出逻辑“0”，表明Fref和Fdiv之间存在较大的相位差，PLL还处于失锁状态；若Fref与Fdiv之间的相位差较小，异或门输出高电平的时间就会较短，电容来不及被充分充电，在D触发器进行采样时，电容上极板的电平若低于D触发器的门阈值电压，D触发器的QN端(Ld-pre)将输出逻辑“1”，表明Fref和Fdiv之间存在较小的相位差，可以认为PLL处于锁定状态。在设计时，由于D触发器的门阈值电压可以独立设置，因此可以通过设定不同的时间常数R×C来定义认定PLL锁定时Fref与Fdiv之间相位差的阈值，R×C越大判定PLL锁定时允许的Fref与Fdiv之间相位差就越大；R×C越小判定PLL锁定时允许的Fref与Fdiv之间相位差就越小。从量化的角度讲，上述锁定过程的判定条件可以用下面的公示表示：

$\mathrm{Vdd}(1-e^{-\frac{t_{\mathrm{window}}}{\mathrm{RC}}})=V_{\mathrm{th}\_\mathrm{DFF}}$

其中Vdd为电源电压，R、C分别为锁定检测电路中的R、C取值，t_window为判定PLL处于锁定状态的相位差的阈值窗口(这里用Fref与Fdiv之间的延时来表示相位差)，V_{th_DFF}为DFF的门阈值电压。整理后可以得到：

$t_{\mathrm{window}}=-\mathrm{RC}\ln (1-\frac{V_{\mathrm{th}\_\mathrm{DFF}}}{\mathrm{Vdd}})$

作为一种比较常用的特殊情况Vdd＝2V_{th_DFF}，那么：

t_window≈0.693×RC

从上面的表达式中我们可以清楚地看到，只要通过引入一个开关电阻阵列或开关电容阵列替代相应的R或C，就可以实现对PLL锁定条件的可编程。

事实上，上述的锁定探测器会存在误触发的问题。如图4所示，在PLL建立的过程中，可能会出现一种情况，即Fref与Fdiv的相位差正在从π到-π方向变化或反之，且瞬时其相位差较小甚至为0的时刻，锁定探测器会被误触发，从而产生错误的输出。这一现象一般发生于相位差很小但频率差较大的情形。

从PLL锁定的长远趋势来看，Fref和Fdiv之间的相位误差最终将会越来越小直至为0，所以在经历了足够长的建立时间后，PLL最终会稳定的处于锁定状态，Ld-pre将会一直维持高电平。另一方面，在PLL开始建立的初期，为了快速的调整反馈时钟Fdiv与Fref的相位差，PLL必然会通过大幅度调整VCO的频率输出来快速逼近Fref的相位与频率，这就会使Fref和Fdiv之间的相位误差瞬间小到近似锁定的情形在PLL锁定的初期大量发生，但由于PLL本身并未真正锁定，在PLL动态特性的作用下，这种相位差极小的情形很快就会被打破，从而形成了锁定探测器的误触发。误触发发生的时机除了与PLL反馈回路的动态特性有关外，还与锁定探测器中的时间常数R×C的取值、甚至与DFF的门阈值电压对电源电压的比值直接相关。

为了解决这一问题，引入两个计数器(可编程时钟发生器和计数模块)构成如图5所示改进后的锁定探测器。其基本原理是通过计数模块计算Ld-pre指示PLL锁定所维持的时间长短来消除误触发，当Ld-pre指示的PLL锁定的状态达到预设的时间长度的时候，就认为PLL真的处于锁定状态。可编程时钟发生器用于产生计数基准时钟，它采用参考时钟直接分频得来。若假设PLL的环路带宽为W_loop，则τ＝1/W_loop。理论上计数基准时钟的周期可以取任何值，但为了提高计数器的检测效率一般取0.5τ到2τ，因为由于PLL动态建立特性的影响，锁定检测电路被误触发而使Ld-pre维持高电平的时间将远小于τ。事实上可以将可编程时钟发生电路与计数器的功能合并，只要加长计数器的位数即可，之所以将两个模块分开是为了能使该锁定探测电路应用于不同参考时钟频率的CP-PLL时，修改起来更加方便(只需修改结构功能更加简单的可编程时钟发生电路即可)。

计数模块的结构如图6所示，其中可编程计数器的功能为：当PD端为低电平时读入计数预设值(Cunt-Prset)，并使其输出端Out输出“0”；当PD端为高电平时在每一个Clk的上升沿到来的时刻执行减1操作，直至可编程计数器从计数预设值(Cunt-Preset)减到0，此时Out端输出高电平。

计数模块的工作原理是：当锁定探测器输出Ld-pre为0时，可编程时钟发生器被AND1和AND3屏蔽，两个输出D触发器被复位，DFF1的QN端为高电平，但由于Ld-pre为低电平，可编程计数器仍然被关断，此时DFF2的Q端输出为低电平。当锁定探测器输出Ld-pre变为高电平后，计数时钟通过AND1和AND3被引入计数模块，可编程计数器在计数时钟上升沿的驱动下进行计数。当Ld-pre维持高电平的时间足够长，以至于可编程计数器完成从计数预设值减到0的动作并在Out端输出为“1”时，DFF1在Clk的下降沿立刻将可编程计数器输出的逻辑“1”采样至输出端。此时在DFF1的Q端会产生一个上升沿驱动DFF2的Q端输出“1”，标志着Fref与Fdiv之间的相位差在预设的足够长的时间内仍然小于锁定探测器的检测阈值，PLL此时被认为是处于锁定状态的，而DFF1的QN端此时会输出“0”，将可编程计数器关断复位，可编程计数器将会重新载入计数预设值等待以后可能的计数。如果在等待相当长的时间后PLL突然失锁，Ld-pre将会立刻变为“0”，此时可编程计数器仍然处于被关断重置状态，而DFF1和DFF2的输出都会被置为“0”，整个锁定探测器再次进入上述判断锁定的过程。如果Ld-pre的高电平维持的时间不够长，说明前面的锁定探测器被误触发，那么由于可编程计数器输出一直为“0”，DFF1和DFF2都将不会发生任何状态变化，在Ld-pre从高电平变为低电平时，计数时钟将被阻断，可编程计数器将会被关断复位重新载入计数预设值以备下次计数，而DFF1和DFF2的输出都会被置“0”。

图7为上述锁定探测器应用于一个fractional-N PLL中时的仿真结果，可以看到在PLL的锁定过程中Ld-pre出现过许多的误触发，但最终PLL-Lock信号在Ld-pre保持足够长时间的高电平后(仿真中计数预设值为8)才最终输出“1”。

这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施例中。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神或本质特征的情况下，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。在不脱离本发明范围和精神的情况下，可以对这里所披露的实施例进行其它变形和改变。

Claims (12)

1、一种锁相环的锁定探测器，其特征在于：所述锁相环PLL包括鉴频鉴相器PFD、电荷泵CP、低通滤波器LPF、压控振荡器VCO、分频器Divider；

鉴频鉴相器PFD通过比较参考时钟Fin与VCO经分频后产生的反馈时钟Fdiv的相位差产生输出控制信号UP、控制信号DN去控制电荷泵CP上/下电流源的开关；

使UP、DN信号在Fref和Fdiv之间没有相位差时仍同时保持逻辑“1”一设定时间；

所述锁定探测器包括异或门、与门、充电电阻、充电电容、第一触发器；

所述异或门采集控制信号UP、控制信号DN中的一个信号为逻辑“1”时的维持时间；当UP或DN其中一个信号为高电平、另一个为低电平时，异或门输出高电平，从而驱动其后面的充电电阻R对充电电容C进行充电；这一充电过程将一直维持到当UP和DN信号同时为逻辑“1”时为止；

与门产生一时钟上升沿驱动第一触发器采样充电电容C上的电平以判断Fref和Fdiv之间的相位差是否足够小；

若第一触发器进行采样时，充电电容C上极板的电平若高于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较大，判断PLL处于失锁状态；

若第一触发器进行采样时，充电电容C上极板的电平若低于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较小，判断PLL处于锁定状态。

2、根据权利要求1所述的锁相环的锁定探测器，其特征在于：

所述第一触发器为D触发器；

若Fref与Fdiv之间的相位差较大，异或门输出高电平的时间即会较长，电容将得到充分的充电；当第一触发器进行采样时，充电电容C上极板的电平若高于第一触发器的门阈值电压，第一触发器的QN端将输出逻辑“0”，表明Fref和Fdiv之间存在较大的相位差，判断PLL处于失锁状态；

若Fref与Fdiv之间的相位差较小，异或门输出高电平的时间即会较短，电容来不及被充分充电；在第一触发器进行采样时，充电电容C上极板的电平若低于第一触发器的门阈值电压，第一触发器的QN端将输出逻辑“1”，表明Fref和Fdiv之间存在较小的相位差，判断PLL处于锁定状态。

3、根据权利要求1所述的锁相环的锁定探测器，其特征在于：

通过设定不同的时间常数R×C来定义认定PLL锁定时Fref与Fdiv之间相位差的阈值；R×C越大判定PLL锁定时允许的Fref与Fdiv之间相位差就越大；R×C越小判定PLL锁定时允许的Fref与Fdiv之间相位差就越小；

上述锁定过程的判定条件用下面的公示表示：

$\mathrm{Vdd}(1-e^{-\frac{t_{\mathrm{window}}}{\mathrm{RC}}})=V_{\mathrm{th}\_\mathrm{DFF}}$

其中，Vdd为电源电压，R、C分别为锁定检测电路中的R、C取值，t_window为判定PLL处于锁定状态的相位差的阈值窗口，这里用Fref与Fdiv之间的延时来表示相位差，V_{th_DFF}为DFF的门阈值电压。

4、根据权利要求1所述的锁相环的锁定探测器，其特征在于：

所述锁定探测器还包括可编程时钟发生器，用于产生计数基准时钟，其采用参考时钟直接分频得到；其一输入端PD端连接一计数模块的输出端，并把输出信号反馈至该计数模块；

设PLL的环路带宽为W_loop，则τ＝1/W_loop；τ为PLL的环路时间常数；

计数基准时钟的周期取0.5τ到2τ。

5、根据权利要求1所述的锁相环的锁定探测器，其特征在于：

所述锁定探测器还包括计数模块，用以计算PLL锁定所维持的时间长短来消除误触发，当Ld_pre指示的PLL锁定的状态达到预设的时间长度的时候，就认为PLL真的处于锁定状态。

6、根据权利要求5所述的锁相环的锁定探测器，其特征在于：

所述计数模块包括可编程计数器；

当可编程计数器的PD端为低电平时读入计数预设值Cunt_Prset，并使其输出端Out输出“0”；

当PD端为高电平时在每一个Clk的上升沿到来的时刻执行减1操作，直至可编程计数器从计数预设值Cunt_Preset减到0，此时Out端输出高电平。

7、根据权利要求6所述的锁相环的锁定探测器，其特征在于：

所述计数模块包括可编程计数器、第二触发器DFF1、第三触发器DFF2、第一与门AND1、第二与门AND2、第三与门AND3；

当PD端为低电平时读入计数预设值Cunt_Prset，并使其输出端Out输出“0”；

当PD端为高电平时在每一个Clk的上升沿到来的时刻执行减1操作，直至可编程计数器从计数预设值Cunt_Preset减到0，此时Out端输出高电平；

当第一触发器的输出Ld_pre为0时，可编程时钟发生器被AND1和AND3屏蔽，两个输出触发器DFF1、DFF2被复位，DFF1的QN端为高电平，但由于Ld_pre为低电平，可编程计数器仍然被关断，此时DFF2的Q端输出为低电平；

当第一触发器的输出Ld_pre变为高电平后，可编程时钟发生器通过AND1和AND3被引入计数模块，可编程计数器在可编程时钟发生器上升沿的驱动下进行计数；

当Ld_pre维持高电平的时间足够长，以至于可编程计数器完成从计数预设值减到0的动作并在Out端输出为“1”时，DFF1在Clk的下降沿立刻将可编程计数器输出的逻辑“1”采样至输出端；此时在DFF1的Q端会产生一个上升沿驱动DFF2的Q端输出“1”，标志着Fref与Fdiv之间的相位差在预设的足够长的时间内仍然小于锁定探测器的检测阈值，PLL此时被认为是处于锁定状态的，而DFF1的QN端此时会输出“0”，将可编程计数器关断复位，可编程计数器将会重新载入计数预设值等待以后可能的计数。

8、根据权利要求7所述的锁相环的锁定探测器，其特征在于：

若在等待相当长的时间后PLL突然失锁，Ld_pre将会立刻变为“0”，此时可编程计数器仍然处于被关断重置状态，而DFF1和DFF2的输出都会被置为“0”，整个锁定探测器再次进入上述判断锁定的过程；

如果Ld_pre的高电平维持的时间不够长，说明前面的锁定探测器被误触发，那么由于可编程计数器输出一直为“0”，DFF1和DFF2都将不会发生任何状态变化，在Ld_pre从高电平变为低电平时，可编程时钟发生器将被阻断，可编程计数器将会被关断复位重新载入计数预设值以备下次计数，而DFF1和DFF2的输出都会被置“0”。

9、根据权利要求1至8之一所述的锁相环的锁定探测器，其特征在于：

所述充电电阻为开关电阻阵列，所述充电电容为开关电容阵列。

10、一种锁相环的锁定探测器，其特征在于：所述锁相环PLL包括鉴频鉴相器PFD、电荷泵CP、低通滤波器LPF、压控振荡器VCO、分频器Divider；

鉴频鉴相器PFD通过比较参考时钟Fin与VCO经分频后产生的反馈时钟Fdiv的相位差产生输出控制信号UP、控制信号DN去控制电荷泵CP上/下电流源的开关；

使UP、DN信号在Fref和Fdiv之间没有相位差时仍同时保持逻辑“1”一设定时间；

所述锁定探测器包括异或门、与门、充电单元、第一触发器；

异或门接收UP、DN信号，其输出端通过充电单元连接至第一触发器的输入端；与门接收UP、DN信号，并根据UP、DN信号产生一时钟上升沿驱动第一触发器采样充电单元上的电平，以此判断Fref和Fdiv之间的相位差是否足够小；从而判断PLL处于失锁状态或锁定状态。

11、权利要求1至9之一所述锁定探测器的锁定探测方法，其特征在于：

所述异或门采集控制信号UP、控制信号DN中的一个信号为逻辑“1”时的维持时间；当UP或DN其中一个信号为高电平、另一个为低电平时，异或门输出高电平，从而驱动其后面的充电电阻R对充电电容C进行充电；这一充电过程将一直维持到当UP和DN信号同时为逻辑“1”时为止；

与门产生一时钟上升沿驱动第一触发器采样充电电容C上的电平以判断Fref和Fdiv之间的相位差是否足够小；

若第一触发器进行采样时，充电电容C上极板的电平若高于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较大，判断PLL处于失锁状态；

若第一触发器进行采样时，充电电容C上极板的电平若低于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较小，判断PLL处于锁定状态。

12、根据权利要求11所述的锁定探测方法，其特征在于：

所述锁定探测器还包括可编程时钟发生器、计数模块；

所述可编程时钟发生器，用于产生计数基准时钟；

所述计数模块用以计算PLL锁定所维持的时间长短来消除误触发，当Ld_pre指示的PLL锁定的状态达到预设的时间长度的时候，就认为PLL真的处于锁定状态；

所述计数模块包括可编程计数器、第二触发器DFF1、第三触发器DFF2、第一与门AND1、第二与门AND2、第三与门AND3；

当第一触发器的输出Ld_pre为0时，可编程时钟发生器被AND1和AND3屏蔽，两个输出触发器DFF1、DFF2被复位，DFF1的QN端为高电平，但由于Ld_pre为低电平，可编程计数器仍然被关断，此时DFF2的Q端输出为低电平；

当第一触发器的输出Ld_pre变为高电平后，可编程时钟发生器通过AND1和AND3被引入计数模块，可编程计数器在可编程时钟发生器上升沿的驱动下进行计数；

当Ld_pre维持高电平的时间足够长，以至于可编程计数器完成从计数预设值减到0的动作并在Out端输出为“1”时，DFF1在Clk的下降沿立刻将可编程计数器输出的逻辑“1”采样至输出端；此时在DFF1的Q端会产生一个上升沿驱动DFF2的Q端输出“1”，标志着Fref与Fdiv之间的相位差在预设的足够长的时间内仍然小于锁定探测器的检测阈值，PLL此时被认为是处于锁定状态的，而DFF1的QN端此时会输出“0”，将可编程计数器关断复位，可编程计数器将会重新载入计数预设值等待以后可能的计数；

若在等待相当长的时间后PLL突然失锁，Ld_pre将会立刻变为“0”，此时可编程计数器仍然处于被关断重置状态，而DFF1和DFF2的输出都会被置为“0”，整个锁定探测器再次进入上述判断锁定的过程；

如果Ld_pre的高电平维持的时间不够长，说明前面的锁定探测器被误触发，那么由于可编程计数器输出一直为“0”，DFF1和DFF2都将不会发生任何状态变化，在Ld_pre从高电平变为低电平时，可编程时钟发生器将被阻断，可编程计数器将会被关断复位重新载入计数预设值以备下次计数，而DFF1和DFF2的输出都会被置“0”。

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