CN108183708A - 相位锁定检测方法及其电路、锁相环 - Google Patents

相位锁定检测方法及其电路、锁相环 Download PDF

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Abstract

本申请实施例提供了一种相位锁定检测方法及其电路、锁相环，方法包括：根据超前相位差信号和滞后相位差信号，生成第一时钟信号以及第二时钟信号；根据所述第一时钟信号以及控制信号，生成第三时钟信号；根据所述第二时钟信号以及第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测，从而有效地实现了锁相环是否提供了稳定的时钟信号的检测。

Description

相位锁定检测方法及其电路、锁相环
技术领域
本申请实施例涉及电路技术领域，尤其涉及一种相位锁定检测方法及其电路、锁相环。
背景技术
锁相环(Phase Loop Lock，简称PLL)主要作用是产生时钟信号，它具有体积小、集成度高、工作频率高、输出频谱纯度高和成本低等特点，被广泛应用在通信系统和数模混合系统中。
PLL的工作过程可以简要描述为：将经过前置分频处理的采样时钟信号和经过环路分频的反馈时钟信号进行比较，然后得到两个时钟信号的相位差，将该相位差转化为电流信号，再将该电流信号变为电压信号，根据该电压信号进而调节采样时钟信号和反馈时钟信号的相位，最终提供稳定的输出时钟信号。
但是，在应用中，比如对于锁相环PLL的后一级电路来说，其必须知悉锁相环PLL何时提供了稳定的时钟信号，以在此之后才可以启动进行工作，因此，亟待提供一种解决技术方案，可检测锁相环是否提供了稳定的时钟信号。
发明内容
有鉴于此，本发明实施例所解决的技术问题之一在于提供一种相位锁定检测方法及其电路、锁相环，用以克服或者缓解现有技术中上述缺陷。
本申请实施例第一方面提供了一种相位锁定检测方法，其包括：
根据超前相位差信号和滞后相位差信号，生成第一时钟信号以及第二时钟信号；
根据所述第一时钟信号以及控制信号，生成第三时钟信号；
根据所述第二时钟信号以及第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测。
可选地，在本申请第一方面的实施例中，根据超前相位差信号和滞后相位差信号，生成第一时钟信号以及第二时钟信号包括：
对超前相位差信号和滞后相位差信号进行逻辑处理生成第一时钟信号以及第二时钟信号。
可选地，在本申请第一方面的实施例中，对超前相位差信号和滞后相位差信号进行逻辑处理生成第一时钟信号以及第二时钟信号包括：
对超前相位差信号和滞后相位差信号进行第一逻辑处理生成第一时钟信号；
对超前相位差信号和滞后相位差信号进行第二逻辑处理生成第二时钟信号。
可选地，在本申请第一方面的实施例中，根据所述第一时钟信号以及控制信号，生成第三时钟信号包括：
根据所述控制信号对所述第一时钟信号进行滤波处理，以生成第三时钟信号。
可选地，在本申请第一方面的实施例中，根据所述第二时钟信号以及第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测包括：
使用所述第二时钟信号对所述第三时钟信号进行采样，生成相位比较输出信号，以进行相位锁定的检测。
可选地，在本申请第一方面的实施例中，还包括：对所述第三时钟信号进行整形处理得到整形处理后的第三时钟信号，以根据所述第二时钟信号以及整形处理后的第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测。
可选地，在本申请第一方面的实施例中，进行相位锁定的检测包括：根据相位比较输出信号的高低进行相位锁定的检测。
可选地，在本申请第一方面的实施例中，进行相位锁定的检测包括：对所述相位比较输出信号进行采样并统计，以进行相位锁定的检测。
可选地，在本申请第一方面的实施例中，还包括：通过对所述控制信号进行调整，以调整相位锁定的检测精度。
本申请实施例第二方面提供了一种相位锁定检测电路，其包括：
第一逻辑单元，用于根据超前相位差信号和滞后相位差信号，生成第一时钟信号；
第二逻辑单元，用于根据超前相位差信号和滞后相位差信号，生成第二时钟信号；
第三逻辑单元，根据所述第一时钟信号以及控制信号，生成第三时钟信号；
检测单元，用于根据所述第二时钟信号以及第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测。
可选地，在本申请第二方面的实施例中，所述第一逻辑单元为第一逻辑门，所述第一逻辑门用于对超前相位差信号和滞后相位差信号进行第一逻辑处理生成第一时钟信号；所述第二逻辑单元为第二逻辑门，所述第二逻辑门用于对超前相位差信号和滞后相位差信号进行第二逻辑处理生成第二时钟信号。
可选地，在本申请第二方面的实施例中，所述第三逻辑单元为滤波单元，所述滤波单元用于根据所述控制信号对所述第一时钟信号进行滤波处理，以生成第三时钟信号。
可选地，在本申请第二方面的实施例中，所述检测单元为触发器，所述触发器用于使用所述第二时钟信号对所述第三时钟信号进行采样，生成相位比较输出信号，以进行相位锁定的检测。
可选地，在本申请第二方面的实施例中，还包括整形单元，所述整形单元用于对所述第三时钟信号进行整形处理得到整形处理后的第三时钟信号；对应地，所述检测单元进一步用于根据所述第二时钟信号以及整形处理后的第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测。
可选地，在本申请第二方面的实施例中，还包括：采样单元，用于对所述相位比较输出信号进行采样并统计，以进行相位锁定的检测。
本申请实施例第三方面提供了一种锁相环，其包括上述任一第二方面实施例中所述的相位锁定检测电路。
本申请实施中，由于可以根据超前相位差信号和滞后相位差信号，生成第一时钟信号以及第二时钟信号；根据所述第一时钟信号以及控制信号，生成第三时钟信号；根据所述第二时钟信号以及第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测，从而有效地实现了锁相环是否提供了稳定的时钟信号的检测。
附图说明
后文将参照附图以示例性而非限制性的方式详细描述本申请实施例的一些具体实施例。附图中相同的附图标记标示了相同或类似的部件或部分。本领域技术人员应该理解，这些附图未必是按比例绘制的。附图中：
图1为一种相位锁定检测电路的结构示意图；
图2为图1中相位锁定检测电路的工作过程中相关信号的时序示意图；
图3为本申请实施例中相位锁定检测电路的结构示意图；
图4为本申请实施例相位锁定检测电路的工作流程示意图；
图5为锁相环的一结构示意图；
图6为锁相环的另一结构示意图；
图7为包括脉冲控制模块和数字采样单元的相位锁定检测电路，
图8为图4中相位锁定检测电路的工作过程中相关信号的时序示意图；
图9为采样统计流程示意图；
图10为采样统计过程的时序图。
具体实施方式
实施本发明实施例的任一技术方案必不一定需要同时达到以上的所有优点。
为了使本领域的人员更好地理解本发明实施例中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明实施例一部分实施例，而不是全部的实施例。基于本发明实施例中的实施例，本领域普通技术人员所获得的所有其他实施例，都应当属于本发明实施例保护的范围。
下面结合本发明实施例附图进一步说明本发明实施例具体实现。
锁相环PLL的工作过程大致可分为捕获和锁定两个阶段，在捕获阶段锁相环的PLL的反馈时钟信号FFB会去跟踪靠近采样时钟信号FREF的频率和相位；当反馈时钟信号FFB和采样时钟信号FREF同频同相时，锁相环PLL就处于锁定阶段。在捕获阶段锁相环PLL的输出时钟信号PLL_OUT是不稳定的，其是不可用的。当锁相环PLL处于锁定阶段时，通过上述图1的相位锁定检测电路输出锁定信号PLL_LOCK来控制锁相环的下一级电路进行工作。
结合下述图1和图2对相位锁定检测电路输出锁定信号的过程进行示例性说明。
图1为一种相位锁定检测电路的结构示意图；如图1所示，该相位锁定检测电路包括：或非门101、延迟单元102以及触发器103，其中，或非门101用于对超前相位差信号UP和滞后相位差信号DN进行或非逻辑运算得到时钟信号NOR_CK；延迟单元102用于对采样时钟信号FREF进行延迟处理得到延迟时钟信号DLY_CK；触发器103用于使得延迟时钟信号DLY_CK对时钟信号NOR_CK进行采样输出相位锁定信号LOCK。
图2为图1中相位锁定检测电路的工作过程中相关信号的时序示意图；如图2所示，滞后相位差信号DN、时钟信号NOR_CK、延迟时钟信号DLY_CK在高低电平之前切换，这些信号的高低电平对应关系如图2所示。t1是超前相位差信号UP反应出来的相位差，t2是滞后相位差信号DN中反应出的鉴相死区的延迟时间，t3是延迟单元102的延迟时间。当超前相位差信号UP和滞后相位差信号DN信号经过或非门101后的时钟信号如图2中NOR_CK所示，其实质上相当于相位差的反相。采样时钟信号FREF经过延迟单元102后处理后得到的延迟时钟信号DLY_CK如图2所示，触发器103使得延迟时钟信号DLY_CK对NOR_CK进行采样，当t1<t3时，延迟时钟信号DLY_CK采样为高时，输出相位锁定信号LOCK为高电平，以指示为锁定状态；反之当t1>t3时，延迟时钟信号DLY_CK采样为低，这时输出相位锁定信号LOCK为低电平，以指示为非锁定状态或者又称之为失锁状态。
在对上述图1所示的相位锁定检测过程分析发现，锁相环PLL在捕获的过程中，由于反馈时钟信号FFB要跟踪采样时钟信号FREF，因此，反馈时钟信号FREF存在一定的随机性，那么这个时候可能会存在相位差很小的情况(即t1<t3)，延迟时钟信号DLY_CK采样为高，输出相位锁定信号LOCK为高电平，这时锁相环PLL就会判为锁定状态，但是锁相环PLL实际上还出在捕获阶段，并没有锁定，由此就造成了锁定状态的误判。
另外，当锁相环PLL处于锁定阶段时，会产生稳定的输出时钟信号，此时如果外界突然有一个很大的干扰毛刺，使得存在突然变大的相位差会(相当于t1>t3)，此时会判定为失锁状态。但是PLL只是受到了一个瞬态干扰，这个干扰在下一瞬就消失了，锁相环PLL其实还是处于锁定状态，那么由此发现上述图1相位锁定检测电路的抗干扰能力较弱。
为此，本申请下述实施例中提供了一种相位锁定检测电路，以解决上述锁定状态误判的问题，进一步通过增加采样单元提供了优化的技术方案，以解决图1中相位锁定检测电路抗干扰能力较弱的问题，从而可确定出锁相环是否提供了稳定的输出时钟信号，以便需要该输出时钟信号的电路启动工作。
下述实施例中的相位锁定检测电路至少包括：第一逻辑单元、第二逻辑单元、第三逻辑单元、检测单元，其中：
第一逻辑单元用于根据超前相位差信号和滞后相位差信号，生成第一时钟信号；
第二逻辑单元用于根据超前相位差信号和滞后相位差信号，生成第二时钟信号；
第三逻辑单元根据所述第一时钟信号以及控制信号，生成第三时钟信号；
检测单元用于根据所述第二时钟信号以及第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测。
图3为本申请实施例中相位锁定检测电路的结构示意图；如图3所示，在本实施例中，包括上述第一逻辑单元301、第二逻辑单元302、第三逻辑单元303以及检测单元304，另外还包括整形单元305、采样单元(图中未示出)。其中：
其中：示例性地以第一逻辑门(如或非门)实现所述第一逻辑单元301，以对超前相位差信号和滞后相位差信号进行第一逻辑处理(如或非)生成第一时钟信号NOR_CK。
其中：示例性地以第二逻辑门(如与非门与反相器)实现所述第二逻辑单元302，以对超前相位差信号和滞后相位差信号进行第二逻辑处理(如与非)生成第二时钟信号AND_CK。需要说明的是，第二逻辑单元也可以由与门来实现。
其中：示例性地以滤波单元实现所述第三逻辑单元303，以根据所述控制信号对所述第一时钟信号NOR_CK进行滤波处理，以生成第三时钟信号FLT_CK。
其中：示例性地以触发器实现所述检测单元304，以使用所述第二时钟信号对所述第三时钟信号进行采样，生成相位比较输出信号Q_CK，以进行相位锁定的检测。
其中：考虑到可能存在第一时钟信号NOR_CK信号中的负脉冲滤除不干净的情形导致第三时钟信号FLT_CK不满足使用要求，在相位锁定检测电路中还可以增加作为整形单元305的BUFFER整形单元305，以对所述第三时钟信号进行整形处理得到整形处理后的第三时钟信号，整形后的第三时钟信号又标为NOR_D；对应地，作为所述检测单元304的触发器进一步用于根据所述第二时钟信号AND_CK以及整形处理后的第三时钟信号NOR_D，生成相位比较输出信号Q_CK，以进行相位锁定的检测。
其中：示例性地以数字采样单元实现上述采样单元，用于对所述相位比较输出信号进行采样并统计，以进行相位锁定的检测。采样单元详细参见后述实施例说明。
在图3的实施例中，作为第一逻辑单元301的或非门、作为第二逻辑单元302的与非门、作为检测单元304的触发器、整形单元305可以形成一脉冲控制模块。
图4为本申请实施例相位锁定检测电路的工作流程示意图；如图4所示，即相位锁定检测方法包括如下步骤：
S401、根据超前相位差信号和滞后相位差信号，生成第一时钟信号；
对应到上述图4的电路结构上，步骤S401的实现具体由或非门来执行，即或非门对超前相位差信号UP和滞后相位差信号DN进行或非逻辑处理，从而得到第一时钟信号。
S402、根据超前相位差信号和滞后相位差信号，生成第二时钟信号；
对应到上述图4的电路结构上，步骤S402的实现具体由与非门来执行，即与非门对超前相位差信号UP和滞后相位差信号DN进行与非逻辑处理，从而得到第二时钟信号。
为实现上述步骤S401和S402，超前相位差信号UP和滞后相位差信号DN分两路，一路传输至或非门，另外一路传输至与非门。
另外，需要说明的是，也可以将步骤S401和步骤402合并成一个步骤，即：或非门对超前相位差信号和滞后相位差信号进行第一逻辑处理生成第一时钟信号；与非门对超前相位差信号和滞后相位差信号进行第二逻辑处理生成第二时钟信号。或非门和与非门对超前相位差信号和滞后相位差信号进行逻辑处理并没有严格的时序关系。
S403、根据所述第一时钟信号以及控制信号，生成第三时钟信号；
对应到上述图4的电路结构上，步骤S403的实现具体由滤波单元来执行，即滤波单元根据所述控制信号对所述第一时钟信号进行滤波处理，以生成第三时钟信号。
在另外一实施例中，当考虑到存在第一时钟信号NOR_CK中的负脉冲滤除不干净的情形导致第三时钟信号FLT_CK不满足使用要求，可以由上述图4中的BUFFER整形单元对第三时钟信号FLT_CK进行整形处理得到整形后的第三时钟信号NOR_D。即步骤S403的执行主体可以包括滤波单元以及BUFFER整形单元。
本实施例中，还包括：通过对所述控制信号进行调整，以调整相位锁定的检测精度。所述控制信号具体通过调整滤除脉冲的宽度，从而调整相位锁定的检测精度，该宽度越小，精度越高。
S404、根据所述第二时钟信号以及第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测。
对应到上述图4的电路结构上，步骤S404具体由触发器来执行，即触发器使用所述第二时钟信号对所述第三时钟信号进行采样，生成相位比较输出信号，以进行相位锁定的检测。
对应地，若在步骤S403中得到的是整形后的第三时钟信号NOR_D，则在步骤S404中，使用所述第二时钟信号对整形后的所述第三时钟信号进行采样，生成相位比较输出信号，以进行相位锁定的检测。
整形得到第三时钟信号NOR_D的步骤也可以在步骤S403和步骤S404之间执行。或者，在步骤S404中增加对所述第三时钟信号进行整形处理得到整形处理后的第三时钟信号的处理步骤。
当然需要说明的是，如果忽略上述第一时钟信号NOR_CK信号中的负脉冲滤除不干净的情形，也可以省去上述图4中的BUFFER整形单元，对应地，在步骤S404中，直接使用所述第二时钟信号以及第三时钟信号生成相位比较输出信号。
本实施例中，步骤S404中进行相位锁定的检测具体可根据相位比较输出信号的高低进行相位锁定的检测。比如，相位比较输出信号为高电平，则表明可进入锁定状态，相位比较输出信号为低电平，则表明进入失锁状态。需要说明，这里通过相位比较输出信号的高低进行相位锁定的检测仅仅是示例说明，并非限定只有相位比较输出信号为高电平才可进入锁定状态，只有相位比较输出信号为低电平才可进入失锁状态。如果在另一实施例中对相位比较输出信号进行反相处理，则相位比较输出信号为低电平才可进入锁定状态，相位比较输出信号为高电平才可进入失锁状态。
在实施例或其他实施例中，如果除了要解决上述锁定状态误判的情形，还要解决图1相位锁定检测电路的抗干扰能力较弱，则在步骤S404中进行相位锁定的检测时，还可以对所述相位比较输出信号进行采样并统计，以进行相位锁定的检测，比如预先对所述相位比较输出信号进行采样的采样周期个数进行设定，根据针对所述相位比较输出信号执行完所有的采样周期后，对这些采样周期的所述相位比较输出信号进行统计，比如进行高低电平的数量统计，再根据高低电平的次数进行相位锁定的检测，比如高电平的次数大于设定的高电平次数阈值，则可确定锁相环PLL为进入锁定状态，否则可确定锁相环PLL为进入失锁状态。或者，低电平的次数小于设定的低电平次数阈值，则可确定锁相环PLL为进入锁定状态，否则可确定锁相环PLL为进入失锁状态。
需要说明的是，如果仅仅要解决上述锁定状态误判的问题，则可以省去图4中的采样单元，以及图4步骤中采样处理步骤。
另外，上述锁定相位检测电路中各个模块的具体实现仅仅试举例说明，并非限定，实际上，对于本领域普通技术人员来说，在本申请上述实施例的启发下还可以想到其他可能的变形，详细不再赘述。
图5为锁相环的一结构示意图；如图5所示，其包括：前置分频器501、鉴相鉴频器502(Phase Frequency Detector，简称PFD)、电荷泵503((Charge Pump，简称CP)、低通滤波器504(Low Pass Filter，简称LPF)、压控振荡器505(Voltage controlled Oscilator，简称VCO)、环路分频器506、相位锁定检测电路508。在应用时，为了适配需求电路的频率，通过后置分频器507对反馈时钟信号FFB进行分频处理。后置分频器507可以为锁相环PLL的结构，也可以外置于锁相环PLL。
其中：前置分频器501用于根据分频控制信号PLL_REFDIV对基准参考时钟信号REFCLK进行分频处理得到上述采样时钟信号FREF。
其中：鉴相鉴频器502PFD用于根据采样时钟信号FREF以及反馈时钟信号FFB生成超前相位差信号UP和滞后相位差信号DN。
其中：电荷泵503CP将超前相位差信号UP和滞后相位差信号DN反馈信号FFB关联的该反馈时钟信号FFB转换为电流信号。
其中：低通滤波器504LPF将该电流信号转为电压信号VCON。
其中：压控振荡器505VCO在该电压信号VCON的控制下调整工作频率，进而调整反馈时钟信号FFB的相位，从而使得的反馈时钟信号FFB的相位与采样时钟信号FREF的相位一致，从而实现锁相环PLL进入锁定状态。
其中：环路分频器506在环路分频控制信号PLL_FBDIV的控制下对压控振荡器的输出信号进行分频形成反馈时钟信号FFB。
其中：后置分频器507用于当锁相环PLL进入锁定状态后对反馈时钟信号FFB进行分频处理以生成输出时钟信号PLL_OUT以满足配需求电路的频率，其中PLL_OUTDIV为后置分频控制信号。
其中：相位锁定检测电路508为图1所示的相位锁定检测电路508或者，该相位锁定检测电路508根据采样时钟信号FREF、超前相位差信号UP和滞后相位差信号DN作为输入进行锁定或者失锁状态的检测，详细的检测或者判断原理可参见上述图1和图2的示例性说明。
图6为锁相环的另一结构示意图；如图6所示，与上述图6所示相同的是，在电路的模块架构上均包括：前置分频器、鉴相鉴频器(Phase Frequency Detector，简称PFD)、电荷泵((Charge Pump，简称CP)、低通滤波器(Low Pass Filter，简称LPF)、压控振荡器(Voltage controlled Oscilator，简称VCO)、环路分频器、后置分频器以及相位锁定检测电路。
而与上述图6实施例不同的是，图6所示实施例中，相位锁定检测电路为图4所示的相位锁定检测电路，该相位锁定检测电路的输入为控制信号PULSE_FLT、超前相位差信号UP和滞后相位差信号DN，其详细工作过程参见上述图4和图5的记载。
如前所述，在图4的实施例中，作为第一逻辑单元的或非门、作为第二逻辑单元的与非门、作为检测单元的触发器、BUFFER整形单元可以形成一脉冲控制模块，而与作为采样单元的数字采样单元一起，形成上述图4的相位锁定检测电路；如图7所示，为包括脉冲控制模块和数字采样单元的相位锁定检测电路，在图7中，数字采样单元的输入为采样时钟信号FREF以及相位比较输出信号Q_CK、干扰消除控制信号、采样周期控制信号CON_PRI，其输出为输出锁定信号PLL_LOCK。干扰消除控制信号用于设置间断周期阈值FLT，采样周期控制信号CON_PRI用于设置(包括调整)对所述相位比较输出信号进行采样的采样周期个数。
本实施例中，脉冲控制模块基于模拟电路进行设计，数字采样单元基于数字电路进行设计的。
但是，需要说明的是，也可以在图1的基础上配置数字采样单元。
图8为图4中相位锁定检测电路的工作过程中相关信号的时序示意图；超前相位差信号UP、滞后相位差信号DN、第一时钟信号NOR_CK、第二时钟信号AND_CK、第三时钟信号FLT_CK、整形后的第三时钟信号NOR_D、相位比较输出信号Q_CK，这些信号在高低电平(图8中1表示高电平，0表示低电平)之前切换，这些信号的高低电平对应关系如图8所示。示例性地，t1和t3是相位差，t2是鉴相死区的时间，t是脉冲滤波器滤除脉冲的宽度。
结合图8，对相位锁定检测的说明如下：反馈时钟信号FFB相对于采样时钟信号FREF超前的情况，这时超前相位差信号UP反应相位差，滞后相位差信号DN的脉冲是鉴相鉴频器PFD的鉴相死区时间。控制信号PULSE_FLT可以控制脉冲滤波器中对第一时钟信号NOR_CK滤除脉冲的宽度，这一宽度设为t，控制信号PULSE_FLT设置的t越小，锁相环锁定的精度就越高。t1和t3为在超前相位差信号UP反映出的PFD反馈时钟信号FFB和采样时钟信号FREF之间的相位差，t2为在滞后相位差信号DN中反映出的鉴相鉴频器PFD的鉴相死区时。
当t<t1时，脉冲滤波器不能将第一时钟信号NOR_CK中的负脉冲完全滤除，脉冲滤波器的输出信号如第三时钟信号FLT_CK所示，是一个类方波信号，因此，通过Buffer整形单元对第三时钟信号FLT_CK进行整形得到整形后的第三时钟信号NOR_D，整形后的第三时钟信号NOR_D为方波，方波的脉冲宽度为t1-t。图8中VH为BUFFER整形单元进行整形时电平转换的临界值，当第三时钟信号FLT_CK信号电平值低于VH时，整形后的第三时钟信号NOR_D输出为低；当第三时钟信号FLT_CK信号电平高于VH时，整形后的第三时钟信号NOR_D信号为高。超前相位差信号UP和滞后相位差信号DN的另一路信号经过一个与门后的输出第二时钟信号AND_CK。通过触发器使用第二时钟信号AND_CK采样整形后的第三时钟信号NOR_D，这时如图6所示，采样出来的信号即相位比较输出信号Q_CK为低电平。当t>t3时，脉冲滤波器可将第一时钟信号NOR_CK的负脉冲完全滤除，从而整形后的第三时钟信号NOR_D为高电平，通过触发器使用第二时钟信号AND_CK采样整形后的第三时钟信号NOR_D，这时如图6所示，采样出来的信号即为高电平。
在上述反馈时钟信号FFB信号超前采样时钟信号FREF的情形启发下，当第一时钟信号NOR_CK和第二时钟信号AND_CK的信号和反馈时钟信号FFB信号超前的时候是相同的，因此，当反馈时钟信号FFB信号滞后采样时钟信号FREF的时候也能够实现上述相同的结果，详细过程可参见上述过程。
以下在对数字采样单元如何进行采样统计以提高相位锁定检测电路抗干扰能力进行说明。如图9所示，为采样统计流程示意图；如图9所示，其包括如下步骤：
S901、采样相位比较输出信号Q_CK；
在步骤901中，可以在针对所述相位比较输出信号设置的多个采样周期内进行相位比较输出信号Q_CK的采样，采样频率并不做特别限定，根据需求灵活设置。
S902、判断相位比较输出信号Q_CK是否为高电平；
如前所述，以相位比较输出信号Q_CK的高低来进行锁定还是失锁的状态判断或者检测或者确定。
S903A、若相位比较输出信号Q_CK为高电平，则判断相位比较输出信号Q_CK是否连续n次为高；
S903B、若相位比较输出信号Q_CK为低电平，则确定锁相环PLL为失锁状态；
S904A、若相位比较输出信号Q_CK连续n次为高电平，则确定锁相环PLL为锁定状态；
n为针对所述相位比较输出信号执行完所有的采样周期，步骤S904A中相当于在n个采样周期中相位比较输出信号Q_CK均为高电平。
S904B、若相位比较输出信号Q_CK连续n次不为高电平，则判断其中相位比较输出信号Q_CK高电平的间断周期次数是否小于等于设定的间断周期阈值FLT；
S905A、如果相位比较输出信号Q_CK高电平的间断周期次数小于等于设定的间断周期阈值FLT，则确定锁相环PLL为锁定状态；
S905B、如果相位比较输出信号Q_CK高电平的间断周期次数大于设定的间断周期阈值FLT，则跳转至步骤S901。
当然，在其他实施例中，如果相位比较输出信号连续为高电平的次数大于设定的高电平次数阈值，也可确定锁相环PLL为进入锁定状态。或者，在其他实施例中，如果相位比较输出信号连续为低电平的次数小于设定的低电平次数阈值，也可确定锁相环PLL进入锁定状态。
在具体实现的过程中，设定的间断周期阈值FLT小于等于7。当然，根据需求，该设定的间断周期阈值FLT进行灵活设置，比如软件或者硬件的方式。
图10为采样统计过程的时序图，相位比较输出信号Q_CK出现1个周期的低电平时，设定的间断周期阈值FLT为11，输出锁定信号PLL_LOCK变为低电平，确定出锁相环还是处于失锁状态。但是，如果设定的间断周期阈值FLT大于1，输出锁定信号PLL_LOCK仍然为高电平，确定出锁相环还是处于锁定状态。图10上，T为采样时钟信号的周期，nT表示对所述相位比较输出信号进行采样的采样周期个数。
上述实施例中，第一、第二、第三的表述并非对数量的特别限定，其中部分硬件单元可以相互复用。
本申请实施中，由于可以根据超前相位差信号和滞后相位差信号，生成第一时钟信号以及第二时钟信号；根据所述第一时钟信号以及控制信号，生成第三时钟信号；根据所述第二时钟信号以及第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测，从而有效地实现了锁相环是否提供了稳定的时钟信号的检测。当增加了数字采样单元进行连续多个周期的采样和统计，从而进一步解决了锁定状态误判以及提高了相位锁定检测的抗干扰能力。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，所述计算机可读记录介质包括用于以计算机(例如计算机)可读的形式存储或传送信息的任何机制。例如，机器可读介质包括只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光存储介质、闪速存储介质、电、光、声或其他形式的传播信号(例如，载波、红外信号、数字信号等)等，该计算机软件产品包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本申请实施例的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
本领域的技术人员应明白，本发明实施例的实施例可提供为方法、装置(设备)、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明实施例是参照根据本发明实施例的方法、装置(设备)和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

Claims (16)

1.一种相位锁定检测方法，其特征在于，包括：
根据超前相位差信号和滞后相位差信号，生成第一时钟信号以及第二时钟信号；
根据所述第一时钟信号以及控制信号，生成第三时钟信号；
根据所述第二时钟信号以及第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测。
2.根据权利要求1所述的方法，其特征在于，根据超前相位差信号和滞后相位差信号，生成第一时钟信号以及第二时钟信号包括：
对超前相位差信号和滞后相位差信号进行逻辑处理生成第一时钟信号以及第二时钟信号。
3.根据权利要求2所述的方法，其特征在于，对超前相位差信号和滞后相位差信号进行逻辑处理生成第一时钟信号以及第二时钟信号包括：
对超前相位差信号和滞后相位差信号进行第一逻辑处理生成第一时钟信号；
对超前相位差信号和滞后相位差信号进行第二逻辑处理生成第二时钟信号。
4.根据权利要求1所述的方法，其特征在于，根据所述第一时钟信号以及控制信号，生成第三时钟信号包括：
根据所述控制信号对所述第一时钟信号进行滤波处理，以生成第三时钟信号。
5.根据权利要求1所述的方法，其特征在于，根据所述第二时钟信号以及第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测包括：
使用所述第二时钟信号对所述第三时钟信号进行采样，生成相位比较输出信号，以进行相位锁定的检测。
6.根据权利要求1所述的方法，其特征在于，还包括：对所述第三时钟信号进行整形处理得到整形处理后的第三时钟信号，以根据所述第二时钟信号以及整形处理后的第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测。
7.根据权利要求1所述的方法，其特征在于，进行相位锁定的检测包括：根据相位比较输出信号的高低进行相位锁定的检测。
8.根据权利要求1所述的方法，其特征在于，进行相位锁定的检测包括：对所述相位比较输出信号进行采样并统计，以进行相位锁定的检测。
9.根据权利要求1所述的方法，其特征在于，还包括：通过对所述控制信号进行调整，以调整相位锁定的检测精度。
10.一种相位锁定检测电路，其特征在于，包括：
第一逻辑单元，用于根据超前相位差信号和滞后相位差信号，生成第一时钟信号；
第二逻辑单元，用于根据超前相位差信号和滞后相位差信号，生成第二时钟信号；
第三逻辑单元，根据所述第一时钟信号以及控制信号，生成第三时钟信号；
检测单元，用于根据所述第二时钟信号以及第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测。
11.根据权利要求10所述的检测电路，其特征在于，所述第一逻辑单元为第一逻辑门，所述第一逻辑门用于对超前相位差信号和滞后相位差信号进行第一逻辑处理生成第一时钟信号；所述第二逻辑单元为第二逻辑门，所述第二逻辑门用于对超前相位差信号和滞后相位差信号进行第二逻辑处理生成第二时钟信号。
12.根据权利要求10所述的检测电路，其特征在于，所述第三逻辑单元为滤波单元，所述滤波单元用于根据所述控制信号对所述第一时钟信号进行滤波处理，以生成第三时钟信号。
13.根据权利要求10所述的检测电路，其特征在于，所述检测单元为触发器，所述触发器用于使用所述第二时钟信号对所述第三时钟信号进行采样，生成相位比较输出信号，以进行相位锁定的检测。
14.根据权利要求10所述的检测电路，其特征在于，还包括整形单元，所述整形单元用于对所述第三时钟信号进行整形处理得到整形处理后的第三时钟信号；对应地，所述检测单元进一步用于根据所述第二时钟信号以及整形处理后的第三时钟信号，生成相位比较输出信号，以进行相位锁定的检测。
15.根据权利要求10所述的检测电路，其特征在于，还包括：采样单元，用于对所述相位比较输出信号进行采样并统计，以进行相位锁定的检测。
16.一种锁相环，其特征在于，包括权利要求1-15任一项所述的相位锁定检测电路。
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