JP7394087B2

JP7394087B2 - クロック同期装置

Info

Publication number: JP7394087B2
Application number: JP2021073153A
Authority: JP
Inventors: 英治尾形
Original assignee: 大井電気株式会社
Priority date: 2021-04-23
Filing date: 2021-04-23
Publication date: 2023-12-07
Anticipated expiration: 2041-04-23
Also published as: JP2022167388A

Description

本発明は、クロック同期装置に関し、特に、クロック信号のタイミングを制御する技術に関する。

複数の基地局および複数の無線通信端末を備え、各無線通信端末がいずれかの基地局との間で通信を行う無線通信システムが広く用いられている。無線通信システムには、複数の無線通信端末のそれぞれが、いずれかの基地局との間で時分割で通信を行うものがある。各無線通信端末は、移動と共に通信先の基地局を変更する。基地局の変更を円滑に行うため、各基地局間では時刻同期が行われる。

時刻同期を行う基地局は、衛星測位システム等の通信システムから、時刻（世界協定時刻等）に同期した基準信号を受信する。例えば、引用文献１に記載されている基地局は、ＧＰＳ衛星から受信した信号から１ＰＰＳ信号（１ＰｕｌｓｅＰｅｒＳｅｃｏｎｄ）を時刻に同期した基準信号として抽出し、１ＰＰＳ信号を用いて時刻同期処理を行う。ここで、１ＰＰＳ信号は、世界協定時刻に同期した１秒周期の信号である。

特開２０１０－８８０７１号公報

豊泉，源田，「ＧＰＳによる精密１ＰＰＳ信号出力」，電学論Ｃ．１２５１２５巻８号，２００５，ｐ１２１７～ｐ１２２２．

非特許文献１には、１ＰＰＳ信号の周期の誤差に関する記載がある。一般に、１ＰＰＳ信号には、１０ｎｓから１００ｎｓ程度の周期の揺らぎがあることが知られている。また、ＧＰＳとは異なる他のシステムから取得する基準信号も周期が揺らぐことが考えられる。近年では、無線通信システムを構成する各装置の動作が高速化されており、基準信号の周期（周波数）が揺らいだ場合には、無線通信システムの性能が十分に発揮されないことがある。

本発明の目的は、基準信号の周波数が揺らいだ場合であっても、タイミングが高精度に規定される装置を提供することである。

本発明は、クロック信号を出力するクロック生成器と、基準信号と前記クロック信号とのタイミング誤差を求める比較器と、前記タイミング誤差の頻度分布を求める統計制御部と、前記クロック生成器を制御するクロック制御部と、を備え、前記統計制御部は、前記頻度分布のピークに対応するピークタイミング誤差に基づいて、周波数制御値を求め、前記クロック制御部は、前記周波数制御値に基づいて前記クロック信号の周波数を調整し、前記ピークタイミング誤差に基づいて前記クロック信号の位相を変化させ、前記ピークタイミング誤差を補償し、前記統計制御部は、前記ピークタイミング誤差が補償されたときからの経過時間と前記ピークタイミング誤差とに基づいて、前記周波数制御値を求めることを特徴とする。

望ましくは、前記統計制御部は、前記頻度分布に基づいて、前記クロック信号の周波数がロックしているか否かを判定し、前記クロック信号の周波数がロックしていると判定したときに、前記周波数制御値を求め、前記クロック信号の周波数がロックしていると判定されたときに、前記クロック制御部は、前記周波数制御値に基づいて前記クロック信号の周波数を調整する。

また、本発明の関連技術は、クロック信号を出力するクロック生成器と、基準信号と前記クロック信号とのタイミング誤差を求める比較器と、前記タイミング誤差の頻度分布を求める統計制御部と、前記クロック生成器を制御するクロック制御部と、を備え、前記統計制御部は、前記頻度分布のピークに対応するピークタイミング誤差に基づいて前記クロック信号の位相を変化させ、前記ピークタイミング誤差を補償する。

望ましくは、前記統計制御部は、前記頻度分布に基づいて、前記クロック信号の周波数がロックしているか否かを判定し、前記クロック信号の周波数がロックしていると判定したときに、前記ピークタイミング誤差に基づいて前記クロック信号の位相を変化させ、前記ピークタイミング誤差を補償する。

また、本発明の関連技術は、クロック信号を出力するクロック生成器と、基準信号と前記クロック信号とのタイミング誤差を求める比較器と、前記タイミング誤差の頻度分布を求め、前記頻度分布に基づいて、前記クロック信号の周波数がロックしているか否かを判定する統計制御部と、を備えることを特徴とする。

本発明によれば、基準信号の周波数が揺らいだ場合であっても、タイミングが高精度に規定される装置を提供することができる。

クロック同期装置の構成を示す図である。誤差頻度分布を示す曲線の概形を示す図である。統計的制御の原理を概念的に示す図である。

図１には、本発明の実施形態に係るクロック同期装置１００の構成が示されている。クロック同期装置１００は、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）を構成する基準信号生成器１２、比較器１４、クロック生成器１６、カウンタ１８、制御値決定部２０およびクロック制御部２４を備えている。また、クロック同期装置１００は、クロック生成器１６に対して、後述する統計的制御を実行する構成要素として、ＰＬＬの他、メモリ４０、統計制御部４２、タイムカウンタ４４および位相量記憶部４６を備えている。

クロック同期装置１００は、さらに、動作切り替えのためのセレクタ２２を備えている。セレクタ２２は、クロック生成器１６に対してＰＬＬ制御を実行する場合には、制御値決定部２０が出力する制御値をクロック制御部２４に出力する。セレクタ２２は、クロック生成器１６に対して統計的制御を実行するときは、統計制御部４２が出力する制御値をクロック制御部２４に出力する。

ＰＬＬの動作について説明する。基準信号生成器１２は、基準信号Ｓを比較器１４に出力する。基準信号Ｓは１ＰＰＳ信号であってよい。この場合、基準信号生成器１２は、ＧＰＳ衛星から信号を受信し、１ＰＰＳ信号を生成するＧＰＳ受信機であってよい。

クロック生成器１６は、クロック制御部２４の制御に応じたクロック信号ＣＬをカウンタ１８に出力する。また、クロック信号ＣＬはクロック同期装置１００から出力され、搭載先の装置の同期処理等に用いられる。カウンタ１８は、クロック信号ＣＬのパルスを検出し、パルスが検出されるごとにカウント値を１だけ増加させる。カウンタ１８は、カウント値がＮとなるごとにパルスを示すカウント信号Ｃｔを比較器１４に出力する。カウンタ１８は、パルスを比較器１４に出力する度にカウント値を０に設定する。このように、カウンタ１８はＮ分周器として動作する。基準信号Ｓが１ＰＰＳ信号である場合、クロック信号ＣＬの理想的な周波数はＮ［Ｈｚ］である。

比較器１４は、カウント信号Ｃｔの立ち上がりタイミングと、基準信号Ｓの立ち上がりタイミングとの差異を示すタイミング誤差信号Ｅｒを生成する。タイミング誤差信号Ｅｒは、カウント信号Ｃｔの立ち上がりタイミングが基準信号Ｓの立ち上がりタイミングに対して進んでいるときと、遅れているときとで極性が異なる誤差パルスが、時間軸上に基準信号Ｓの周期間隔で配列された信号であってよい。また、タイミング誤差信号Ｅｒは、タイミングの差異が大きい程、誤差パルスのパルス長が大きくなる信号であってよい。

比較器１４は、タイミング誤差信号Ｅｒを制御値決定部２０およびメモリ４０に出力する。制御値決定部２０は、タイミング誤差信号Ｅｒを積分することで周波数制御値Δｆを生成する。制御値決定部２０はローパスフィルタ等の積分回路であってよい。制御値決定部２０は、周波数制御値Δｆをセレクタ２２および統計制御部４２に出力し、セレクタ２２は周波数制御値Δｆをクロック制御部２４に出力する。

クロック制御部２４はクロック生成器１６を制御し、周波数制御値Δｆに応じてクロック信号ＣＬの周波数を変化させ、クロック信号ＣＬの周波数を調整する。例えば、カウント信号Ｃｔが基準信号Ｓに対して進んでいるときに周波数制御値Δｆが正の値となる場合において、周波数制御値Δｆが正の値であるときは、クロック制御部２４はクロック信号ＣＬの周波数を高くする。そして、周波数制御値Δｆが負の値であるときは、クロック制御部２４はクロック信号ＣＬの周波数を低くする。また、クロック制御部２４は、周波数制御値Δｆの大きさに応じた変化幅でクロック信号ＣＬの周波数を変化させる。すなわち、クロック制御部２４は、周波数制御値Δｆが大きい程、クロック信号ＣＬの周波数を大きく変化させる。

このような構成によれば、基準信号Ｓの立ち上がりタイミングによって立ち上がりタイミングが規定されたクロック信号ＣＬが、クロック生成器１６から出力される。すなわち、基準信号Ｓに同期したクロック信号ＣＬが、クロック生成器１６から出力される。

上記のように、基準信号Ｓは周波数が揺らぐことがある。上述のＰＬＬ制御では、基準信号Ｓの周波数が揺らぐことでクロック信号ＣＬの周波数も揺らぐ。例えば、±ｅ％の割合で基準信号Ｓの周波数が揺らいだ場合、クロック信号ＣＬの周波数もまた±ｅ％の割合で揺らぐ。そこで、本実施形態に係るクロック同期装置１００は、次のような統計的制御を実行する。

統計的制御が実行される前にはＰＬＬ制御が実行される。すなわち、ＰＬＬ制御が実行されることでＰＬＬがロックした後に統計的制御が実行される。ここで、ＰＬＬがロックした状態は、クロック信号ＣＬの周波数がロックした状態であり、周波数制御値Δｆの時間変動幅が所定のロック閾値未満となった状態であると定義される。

統計的制御が実行される前にＰＬＬ制御で予め実行される処理と、統計的制御の原理について説明する。ＰＬＬ制御が実行されている間、統計制御部４２は、メモリ４０に記憶されたタイミング誤差信号Ｅｒを参照し、最新の誤差パルスから過去に遡ってＭ個の誤差パルスを母集団として、タイミング誤差δｔの頻度分布（以下、誤差頻度分布という）を求める。タイミング誤差δｔは、基準信号Ｓに対してカウント信号Ｃｔが進んでいる時間を示し、誤差パルスの極性およびパルス長から求められる。カウント信号Ｃｔが基準信号Ｓに対して進んでいるときはタイミング誤差δｔは正の値であり、カウント信号Ｃｔが基準信号Ｓに対して遅れているときはタイミング誤差δｔは負の値である。

誤差頻度分布は、タイミング誤差δｔに、その出現回数を対応付けた分布である。ＰＬＬがロックしており、基準信号Ｓの１周期に対してタイミング誤差δｔが十分に小さい状態では、タイミング誤差δｔは、基準信号Ｓとカウント信号Ｃｔとの周波数誤差δｆに換算され得る。すなわち、基準信号Ｓの１周期をＴとしたとき、δｆ≒δｔ／Ｔ^２の関係が成立し、周期Ｔの変動が十分小さい場合にはタイミング誤差δｔは周波数誤差δｆと同等の意義を有する。

ＰＬＬがロックしている状態で、基準信号Ｓの周波数に揺らぎがある場合、誤差頻度分布は正規分布に近似した分布、あるいは、正規分布となる。図２には、横軸にタイミング誤差δｔを取り、縦軸に出現回数（頻度）を取った誤差頻度分布の概形が示されている。誤差頻度分布のピークに対応するタイミング誤差であるピークタイミング誤差δｔｐは、基準信号Ｓに周波数の揺らぎがないとした場合における、Ｎ分周されたクロック信号ＣＬのタイミング誤差δｔを表す。すなわち、ピークタイミング誤差δｔｐは、Ｎ分周されたクロック信号ＣＬの周波数と、基準信号Ｓの真の周波数との差異に対応する。

図３には、統計的制御の原理が誤差頻度分布を用いて概念的に示されている。統計的制御では、クロック制御部２４がクロック信号ＣＬの位相を変化させることで、ピークタイミング誤差δｔｐが０に調整され、ピークタイミング誤差δｔｐが暫定的に補償される。このときの誤差頻度分布５０－１が破線によって示されている。クロック信号ＣＬに周波数誤差がある場合、誤差頻度分布５０－２で示されるように、ピークタイミング誤差δｔｐは再び０でない値ｘとなる。

統計的制御では、ピークタイミング誤差δｔｐが再び０でない値ｘとなったときに、ピークタイミング誤差δｔｐが０からｘになるまでの経過時間ｔｘでｘを除した値ｘ／ｔｘに基づいて周波数制御値Δｆｓが求められる。すなわち、誤差頻度分布が誤差頻度分布５０－１から誤差頻度分布５０－２になるまでの経過時間ｔｘでｘを除した値ｘ／ｔｘに基づいて、周波数制御値Δｆｓが求められる。ｘ／ｔｘは、誤差頻度分布が更新される毎のピークタイミング誤差δｔｐの変化に比例し、または相関がある。ｘ／ｔｘは、さらに、誤差頻度分布が更新される毎の周波数誤差δｆの変化に比例し、または相関がある。そのため、ｘ／ｔｘに基づいて、周波数制御値Δｆｓが求められる。

図１に戻って、統計的制御について具体的に説明する。ＰＬＬ制御が実行されている間、タイミング誤差信号Ｅｒの１つの誤差パルスが新たにメモリ４０に記憶される度に、統計制御部４２は、最新の誤差パルスから過去に遡ってＭ個の誤差パルスを母集団として、タイミング誤差δｔの誤差頻度分布を求める。統計制御部４２は、過去に遡って求められた所定個数の周波数制御値Δｆの変動幅が所定のロック閾値未満であり、かつ、誤差頻度分布のばらつきを表すばらつき値が所定のばらつき閾値未満となったときに、ＰＬＬがロックしていると判定する。ばらつき値は、誤差頻度分布の標準偏差、分散等であってよい。

なお、統計制御部４２は、周波数制御値Δｆによらず誤差頻度分布に基づいて、ＰＬＬがロックしているか否かを判定してもよい。すなわち、統計制御部４２は、誤差頻度分布のばらつき値がばらつき閾値未満であるときにＰＬＬがロックしていると判定してよい。また、統計制御部４２は、誤差頻度分布によらず周波数制御値Δｆに基づいて、ＰＬＬがロックているか否かを判定してもよい。

ＰＬＬがロックしていると判定した場合、統計制御部４２は、誤差頻度分布のピークタイミング誤差δｔｐに基づいて、誤差頻度分布のピークタイミング誤差δｔｐを０に近付けまたは一致させるような位相制御値Δθを求め、セレクタ２２に出力する。セレクタ２２は、位相制御値Δθをクロック制御部２４に出力する。クロック制御部２４はクロック生成器１６を制御して、位相制御値Δθに基づいてクロック信号ＣＬの位相を変化させる。統計制御部４２は、この位相制御値Δθを位相量記憶部４６に記憶する。

位相制御値Δθに基づいてクロック信号ＣＬの位相を変化させた前後では、クロック信号ＣＬの位相に不連続が生じる。そこで、統計制御部４２は、クロック信号ＣＬの位相を変化させた後は、過去に遡ってＭ個の誤差パルスを母集団として誤差頻度分布を求める際には、位相量記憶部４６に記憶された位相制御値Δθを取得する。統計制御部４２は、Ｍ個の誤差パルスのうち、クロック信号ＣＬの位相を変化させる前の誤差パルスに対応するタイミング誤差δｔについては、位相制御値Δθの時間換算値に相当する時間を減算したものを新たなタイミング誤差δｔとして用い、誤差頻度分布を求める。

位相制御値Δθに基づいてクロック信号ＣＬの位相を変化させ、誤差頻度分布のピークタイミング誤差δｔｐを補償すると共に、統計制御部４２は、タイムカウンタ４４のカウント値を０としてタイムカウンタ４４をリセットし、タイムカウンタ４４にタイムカウント値を計数させる。タイムカウンタ４４は、タイムカウント値を所定の時間間隔τで１ずつ増加させる。時間間隔τは、基準信号の周期Ｔであってよい。

タイムカウンタ４４をリセットした後も引き続き、統計制御部４２は、タイミング誤差信号Ｅｒの１つの誤差パルスが新たにメモリ４０に記憶される度に誤差頻度分布を求める。所定回数（Ｋ回）に亘って誤差頻度分布を求めた後、統計制御部４２は、最後に求められた誤差頻度分布についてピークタイミング誤差δｔｐを求める。この回数Ｋは任意であるが、上記の整数Ｍであってもよい。Ｍは誤差頻度分布の母集団の数であり、Ｍ回に亘って誤差頻度分布を求めることで、タイムカウンタ４４をリセットした時点に対して母集団が総て入れ替わる。

統計制御部４２は、ピークタイミング誤差δｔｐを、誤差頻度分布が最後に求められたときのタイムカウント値で除した値に基づいて周波数制御値Δｆｓを求め、セレクタ２２に出力する。セレクタ２２は、周波数制御値Δｆｓをクロック制御部２４に出力する。クロック制御部２４はクロック生成器１６を制御して、周波数制御値Δｆｓに基づいてクロック信号ＣＬの周波数を変化させ、クロック信号ＣＬの周波数を調整する。

例えば、基準信号が１ＰＰＳ信号であり、タイムカウンタ４４が１秒周期でタイムカウント値を１ずつ増加させる場合、誤差頻度分布が最後に求められたときのタイムカウント値で、ピークタイミング誤差δｔｐを除した値は、クロック信号の周波数ずれを示す。周波数制御値Δｆｓは、この周波数ずれを補償する値となる。

なお、統計制御部４２は、１つの誤差パルスが新たにメモリ４０に記憶される度に誤差頻度分布を求め、ピークタイミング誤差δｔｐが所定の判定閾値以上となったときに、そのピークタイミング誤差δｔｐに基づいて周波数制御値Δｆｓを求めてもよい。

統計制御部４２は、周波数制御値Δｆｓを出力すると共に、ピークタイミング誤差δｔｐを０に近付けまたは一致させるような位相制御値Δθを再び求め、セレクタ２２に出力する。セレクタ２２は、位相制御値Δθをクロック制御部２４に出力する。クロック制御部２４はクロック生成器１６を制御して、位相制御値Δθに基づいてクロック信号ＣＬの位相を変化させ、ピークタイミング誤差δｔｐを補償する。統計制御部４２は、位相制御値Δθを位相量記憶部４６に記憶する。

周波数制御値Δｆｓに基づいてクロック信号ＣＬの周波数を変化させ、位相制御値Δθに基づいてクロック信号ＣＬの位相を変化させると共に、統計制御部４２は、再び、タイムカウンタ４４をリセットし、タイムカウンタ４４にタイムカウント値を計数させる。

クロック同期装置１００では、上記の一連の処理、すなわち、以下の（ｉ）～（ｖ）の処理の実行を繰り返す。（ｉ）タイムカウンタ４４をリセットし、所定回数に亘って誤差頻度分布を算出する。（ｉｉ）ピークタイミング誤差δｔｐおよびタイムカウント値に基づき周波数制御値Δｆｓを算出する。（ｉｉｉ）ピークタイミング誤差δｔｐに基づき位相制御値Δθを算出する。（ｉｖ）周波数制御値Δｆｓに基づきクロック信号ＣＬの周波数を調整する。（ｖ）位相制御値Δθに基づきクロック信号ＣＬの位相を変化させ、ピークタイミング誤差を補償する。

本実施形態に係る統計的制御によれば、ピークタイミング誤差δｔｐが補償されるようにクロック信号ＣＬの位相および周波数が調整される。ピークタイミング誤差δｔｐは、基準信号Ｓの周波数の揺らぎがある場合において、基準信号Ｓの真の周波数と、Ｎ分周されたクロック信号の周波数の差異に対応する。したがって、統計的制御によれば、基準信号Ｓの周波数の揺らぎがある場合であっても、基準信号Ｓの真の周波数に基づいて、クロック信号ＣＬの周波数および位相を合わせることができる。

１２基準信号生成器、１４比較器、１６クロック生成器、１８カウンタ、２０制御値決定部、２２セレクタ、２４クロック制御部、４０メモリ、４２統計制御部、４４タイムカウンタ、４６位相量記憶部、５０－１，５０－２誤差頻度分布、１００クロック同期装置。

Claims

クロック信号を出力するクロック生成器と、
基準信号と前記クロック信号とのタイミング誤差を求める比較器と、
前記タイミング誤差の頻度分布を求める統計制御部と、
前記クロック生成器を制御するクロック制御部と、を備え、
前記統計制御部は、
前記頻度分布のピークに対応するピークタイミング誤差に基づいて、周波数制御値を求め、
前記クロック制御部は、
前記周波数制御値に基づいて前記クロック信号の周波数を調整し、
前記ピークタイミング誤差に基づいて前記クロック信号の位相を変化させ、前記ピークタイミング誤差を補償し、
前記統計制御部は、
前記ピークタイミング誤差が補償されたときからの経過時間と前記ピークタイミング誤差とに基づいて、前記周波数制御値を求めることを特徴とするクロック同期装置。
請求項１に記載のクロック同期装置において、
前記統計制御部は、
前記頻度分布に基づいて、前記クロック信号の周波数がロックしているか否かを判定し、前記クロック信号の周波数がロックしていると判定したときに、前記周波数制御値を求め、
前記クロック信号の周波数がロックしていると判定されたときに、前記クロック制御部は、前記周波数制御値に基づいて前記クロック信号の周波数を調整することを特徴とするクロック同期装置。