CN107005243A - 具有次谐波锁定阻止功能的锁相环 - Google Patents

具有次谐波锁定阻止功能的锁相环 Download PDF

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Abstract

实施例涉及I型PLL，其通过控制PLL中的一个或多个电容器的充电或放电的定时而不在参考时钟信号的次谐波频率处锁定。I型PLL的相位频率检测器(PFD)可以通过生成清除输出信号来阻止次谐波锁定，以使PLL的回路滤波器的采样电容器仅在采样电容器未被充电的时间段期间放电。例如，PFD可以包括门控元件以控制在其间生成清除输出信号的时间。通过确保采样电容器在其被充电的时间段期间不放电，PLL的压控振荡器被控制为以预期频率而不是以预期频率的次谐波振荡。

Description

具有次谐波锁定阻止功能的锁相环
技术领域
本公开总体上涉及锁相环(PLL)，更具体地涉及采样和复位I型PLL。
背景技术
PLL广泛地用于无线电、电信、计算机和其他电子应用中。它们可以用于解调信号，从噪声通信信道中恢复信号，以输入频率的倍数生成稳定的频率(频率合成)，或者在诸如微处理器等数字逻辑电路中分配精确定时的时钟脉冲。由于单个集成电路可以提供完整的PLL功能，所以PLL广泛应用于现代电子设备中，输出频率范围从几赫兹到几千兆赫兹。
PLL可以被实现为I型PLL或II型PLL。II型PLL通常使用大电容器来改善回路的稳定性，这增加了管芯成本，并且随着技术缩小到深亚微米CMOS工艺技术，引起漏电流问题。I型PLL可以通过实现线性相位检测并且也通过消除为了稳定性而设的大电容器来减少漏电流问题。传统的I型PLL的缺点是次谐波锁定，其中I型PLL将回路锁定到分频器时钟信号的频率，分频器时钟信号的频率是压控振荡器(VCO)的振荡器输出信号的频率的次谐波值。传统的I型PLL使用单独的频率检测器回路，频率检测器回路通过确保VCO以适当的频率振荡来阻止PLL进入次谐波锁定。
发明内容
实施例涉及一种PLL，其中阻止了次谐波锁定。PLL可以包括用于生成电荷输出信号的机构，该电荷输出信号操作以通过控制PLL中的一个或多个电容器在其间被充电或放电的定时来阻止PLL锁定在振荡器输出信号的频率的次谐波处。
在一个实施例中，PLL还可以包括回路滤波器，回路滤波器包括经由开关元件并联耦合的采样电容器和保持电容器。回路滤波器可以至少基于指示采样电容器在期间被充电的第一时间段的电荷输出信号来生成滤波器输出信号。PLL还可以包括压控振荡器(VCO)，其耦合到回路滤波器并且可以生成具有对应于滤波器输出信号的频率的振荡器输出信号。PLL还可以包括分频器，其耦合到VCO以接收振荡器输出信号。分频器可以对振荡器输出信号执行分频，以生成与振荡器输出信号具有相同的相位但是与振荡器输出信号具有不同的频率的分频器时钟信号。PLL还可以包括耦合到分频器以接收分频器时钟信号的相位频率检测器(PFD)。PFD可以基于分频器时钟信号与参考时钟信号之间的相位差来生成电荷输出信号。
在一个实施例中，PFD可以包括门控元件，门控元件用以生成清除输出信号，清除输出信号使采样电容器在不同于第一时间段的第二时间段期间将电荷放电到回路滤波器的低参考电压。
在一个实施例中，门控元件可以包括执行逻辑与(AND)运算的数字门。
在一个实施例中，第一时间段和第二时间段之和等于参考时钟信号的一半周期。
在一个实施例中，第二时间段被限定为在其间没有电荷经由开关元件在采样电容器与保持电容器之间被传送的时段。在第二时间段期间，分频器时钟信号和参考时钟信号中的每个时钟信号是无效的。
在一个实施例中，PFD还可以生成传送输出信号，传送输出信号使电荷在不同于第二时间段的第三时间段期间在采样电容器与保持电容器之间传送。
在一个实施例中，第三时间段由传送输出信号的脉冲宽度限定。传送输出信号的脉冲宽度随着相位差增加而增加，且传送信号的脉冲宽度随着相位差减小而减小。
在一个实施例中，第一时间段、第二时间段和第三时间段之和小于参考时钟信号的周期。
在一个实施例中，第二时间段和第三时间段之和等于参考时钟信号的一半周期。
在一个实施例中，第一时间段由电荷输出信号的脉冲宽度限定。电荷输出信号的脉冲宽度随着相位差增加而增加，并且电荷信号的脉冲宽度随着相位差减小而减小。
实施例还涉及操作PLL以生成电荷输出信号，以在第一时间段期间对采样电容器充电，第一时间段被设置为阻止PLL锁定在作为振荡器输出信号的频率的次谐波的频率处。
在一个实施例中，可以由回路滤波器至少基于电荷输出信号来生成滤波器输出信号，并且可以由压控振荡器生成具有对应于滤波器输出信号的频率的振荡器输出信号。可以通过在分频器处对振荡器输出信号执行分频来生成分频器时钟信号。分频器时钟信号与振荡器输出信号具有相同的相位，但与振荡器输出信号具有不同的频率。
实施例还涉及一种存储PLL的数字表示的非暂态计算机可读介质，该数字表示可以通过控制PLL中的一个或多个电容器在其间被充电或放电的定时来阻止次谐波锁定。
附图说明
图1是根据一个实施例的锁相环(PLL)的高级框图。
图2是根据一个实施例的I型PLL的电荷泵和采样复位回路滤波器的框图。
图3是示出根据一个实施例的电荷泵和采样复位回路滤波器的操作的定时图。
图4是示出根据一个实施例的PLL的次谐波锁定的定时图。
图5A是示出根据一个实施例的I型PLL的相位/频率检测器(PFD)的第一部分的框图。
图5B是示出根据一个实施例的PFD的第二部分的框图。
图6是示出根据一个实施例的操作I型PLL的过程的流程图。
图7是示出根据一个实施例的存储I型PLL的表示的电子设备的框图。
具体实施方式
图和以下描述仅通过说明的方式涉及各种实施例。应当注意，从下面的讨论中，本文中公开的结构和方法的替代实施例将被容易地识别为可以在不脱离本文中讨论的原理的情况下可行的替代方案。现在将详细参考几个实施例，其示例在附图中示出。值得注意的是，在可行的情况下，类似或相似的附图标记可以在附图中使用，并且可以指示类似或相似的功能。
本公开的实施例涉及I型锁相环(PLL)，通过控制PLL中的一个或多个电容器的充电或放电的定时，该I型锁相环在振荡器输出信号的次谐波频率处不锁定。I型PLL的相位频率检测器(PFD)可以通过生成清除输出信号来阻止PLL的次谐波锁定，清除输出信号用来使PLL回路滤波器的采样电容器仅在采样电容器未被充电的时间段期间放电。例如，PFD可以包括用来控制在其间生成清除输出信号的时间的门控元件。通过确保采样电容器在其正被充电的时间段期间不被放电，回路滤波器的输出被维持在使PLL的压控振荡器(VCO)以预期频率而不是以预期频率的次谐波振荡的水平。
本文中所描述的术语“有效电压电平”是指对应于逻辑高电平的电压电平。例如，在具有电源电压VDD和接地电压GND的数字电路中，有效电压电平为VDD或在VDD的噪声容限内。
本文中所描述的术语“无效电压电平”是指对应于逻辑低电平的电压电平。例如，无效电压电平为GND或在GND内的噪声容限内。
在正常操作模式下，PLL相位锁定在PLL的VCO的振荡器输出信号的预期基频处。由于PLL的非理想性，PLL可能会不期望地相位锁定在振荡器输出信号的次谐波频率处。例如，由于PLL的非理想性，VCO可以以对应于振荡器输出信号的预期基频的次谐波的频率生成振荡器输出信号，这可能导致PLL相位锁定到预期VCO输出信号的次谐波频率。
阻止PLL次谐波锁定的一种技术是使用频率检测器回路，其帮助PLL锁定到作为VCO输出信号的基频的预期频率。频率检测器回路包括PLL的一些部件，并且还包括不是PLL的一部分的一些其它部件。被包括在频率检测器回路中的PLL的部件可以包括回路滤波器、VCO和分频器。不属于PLL的一部分的部件可以包括频率检测器、控制逻辑以及与PLL的电荷泵分离的第二电荷泵。在操作频率检测器回路时，通过禁用其相位检测器将PLL置于开环配置中。代替使用PLL的相位检测器，频率检测器回路使用频率检测器，其输出信号被馈送到第二电荷泵。还通过将第二电荷泵的输出馈送到PLL的回路滤波器中并且随后馈送到VCO和分频器来操作频率检测器回路。当分频器时钟信号(即分频器的输出)和参考时钟信号被馈送到频率检测器中时，频率检测器回路完成。通过比较参考时钟信号和分频器时钟信号的频率，频率检测器回路可以确保VCO以期望的频率振荡。在频率锁定过程完成后，PLL被切换回闭环配置以执行相位锁定，而频率检测器回路被禁用。
下面参考图2到5描述阻止PLL进入次谐波锁定的其它技术。
图1是根据一个实施例的PLL的高级框图。PLL 100接收参考时钟信号105作为输入，并且生成与参考时钟信号105具有相同相位的输出时钟信号135。为此，PLL 100除了其它部件之外还包括相位检测器110、回路滤波器120、VCO 130和分频器140。
相位检测器110比较参考时钟信号105的相位和输出时钟信号135的分频版本(即，时钟信号145)。相位检测器110确定参考时钟信号105和分频器时钟信号145之间的相位差，并且生成相位误差信号115。I型PLL通常使用单极相位检测器，其仅在参考时钟信号105超前或滞后于分频器时钟信号155的条件下(而非对于两个条件同时)生成相位误差信号115。在一个实施例中，单极相位检测器仅在参考时钟信号105超前于分频器时钟信号145时生成相位误差信号115。备选地，单极相位检测器仅在参考时钟信号105滞后于分频器时钟信号145时生成相位误差信号115。在某些实施例中，相位检测器还可以实现频率检测特征，由此相位检测器变成相位/频率检测器(PFD)。
相位误差信号115被输入到回路滤波器120。在一个实施例中，回路滤波器120是滤除相位误差信号的高频分量并且生成被馈送到VCO 130的控制电压信号125的低通滤波器。回路滤波器120的截止频率确定PLL的稳定性。回路滤波器120的特性确定PLL如何响应于非理想变化，例如参考时钟信号105的抖动。例如，如果参考时钟信号105包括抖动，则可能有利的是，设计回路滤波器120使得抖动不被传播到PLL的输出。
通常，PLL的回路滤波器具有小于参考时钟信号105的频率的十分之一的截止频率。回路滤波器120的截止频率由在回路滤波器120中使用的电容器的电容值来控制。具有大电容值的电容器在PLL中占据大的面积，并且因此可能增加制造包括PLL的集成电路(IC)的成本。例如，电容器可以占据回路滤波器的面积的90％，并且回路滤波器可以占据PLL的面积的大约50％。在一个实施例中，回路滤波器120包括电荷泵功能。PLL电荷泵可以是将正和负电流脉冲输出到回路滤波器120中的CMOS或双极开关电流源。I型PLL通常使用将正或负电流脉冲输出到回路滤波器120中的单极电荷泵。下面参考图2详细描述示例性回路滤波器。
VCO 130从回路滤波器120接收控制电压信号125，并且基于控制电压信号125的电压电平生成周期性输出信号。分频器140从VCO 130接收输出时钟信号135并且生成被馈送到相位检测器110中的分频器时钟信号145。分频器140对输出时钟信号135执行分频，以生成与输出时钟135具有相同的相位但与输出时钟信号135具有不同的频率的分频器时钟信号145。在一些实施例中，分频器140可以将输出时钟信号135的频率除以整数。例如，对于输出时钟信号135的每N个周期，分频器140可以生成分频器时钟信号145的一个周期。也就是说，输出时钟信号135的频率除以N。备选地，输出时钟信号135的频率可以除以整数的一部分以实现Frac-N分频器和Frac-N PLL。
图2是根据一个实施例的I型PLL的电荷泵和采样复位回路滤波器的框图。电荷泵210包括恒流源Ip，其用作到基于开关电容器的采样保持复位(SHR)回路滤波器220(下文中称为“SHR回路滤波器”)中的电流的源。除了其他部件，SHR回路滤波器220还包括开关S1至S3、采样电容器C1和保持电容器C2。开关S1由信号CHRG控制，以对采样电容器C1充电。与采样电容器C1的电荷相对应的电压电平由Vx表示。CHRG信号由相位检测器110生成，使得CHRG信号的脉冲宽度随着参考时钟信号105与分频器时钟信号145之间的相位差增加而增加。此外，CHRG信号的脉冲宽度随着相位差减小而减小。
开关S3由信号TRANS控制以在采样电容器C1与保持电容器C2之间传送电荷。对应于保持电容器C2的电荷的电压电平由Vo表示。TRANS信号由相位检测器110生成，使得当参考时钟信号105与分频器时钟信号145之间的相位差增加时，TRANS信号的脉冲宽度增加。另外，TRANS信号的脉冲宽度随着相位差减小而减小。开关S2由也由相位检测器110生成的信号CLR控制，以将采样电容器C1的电荷放电(或复位)到SHR回路滤波器220的低参考电压。
图3是示出根据一个实施例的电荷泵210和SHR回路滤波器220的操作的定时图。在图3中，x轴表示时间，y轴表示各种信号的电压。时间轴包括由竖直虚线表示的各种时间点t1至t12。图3示出了作为REF_CLK的参考时钟信号105和作为DIV_CLK的分频器时钟信号145。点t1和t5之间的时间段构成REF_CLK的一个周期。点t1和t5之间的时间表示REF_CLK的第一周期，t5和t9之间的时间表示REF_CLK的第二周期。在图3中，REF_CLK超前于DIV_CLK，因为在DIV_CLK的第一上升沿在t2出现之前，REF_CLK的第一上升沿在t1出现。
只有当REF_CLK超前于DIV_CLK时，SHR回路滤波器220生成电压信号Vx和Vo。备选地，只有当REF_CLK滞后于DIV_CLK时，才能实现SHR回路滤波器220以生成电压信号Vx和Vo。
相位检测器(例如，相位检测器110)基于输入信号REF_CLK和DIV_CLK生成信号CHRG、TRANS和CLR。CHRG信号用于控制采样电容器C1充电的时间。生成CHRG以表示表明REF_CLK和DIV_CLK的上升沿之间的相位差的第一时间段。例如，CHRG信号在点t1和t2之间处于表示REF_CLK和DIV_CLK的上升沿的差的有效电压电平(例如，接近电源电压VDD)。CLR信号用于控制开关S2将采样电容器C1的电荷放电到SHR回路滤波器220的低参考电压。生成CLR信号以表示当信号REF_CLK、DIV_CLK和TRANS中的每个处于无效电压电平(即，接近接地电压GND的电压电平)时的第二时间段。例如，CLR信号在点t4和t5之间具有表示当REF_CLK、DIV_CLK和TRANS信号中的每个处于无效电压电平的时间段的有效电压电平。
TRANS信号用于在采样电容器C1和保持电容器C2之间传送电荷。生成TRANS以表示表明REF_CLK和DIV_CLK的下降沿之间的相位差的第三时间段。例如，TRANS信号在点t3和t4之间具有表示REF_CLK和DIV_CLK的下降沿的时间差的有效电压电平。
在一些实施例中，第一时间段(即，有效电压电平处的CHRG)和第二时间段(即，有效电压电平处的CLR)之和等于REF_CLK的一半周期值。例如，第一和第二时间段之和由点t1和t2之间以及点t4和t5之间的时间段之和表示。当REF_CLK和DIV_CLK都具有50％的占空比时，第一时间段与第三时间段相同。第三时间段(即，在点t3和t4之间)和第二时间段(即，在点t4和t5之间)之和在点t3和t5之间表示。点t3和t5之间的时间段表示当REF_CLK处于无效电压电平的时间段。由于REF_CLK的占空比为50％，所以无效电压电平的时间段与有效电压电平的时间段相同，并且点t3和t5之间的时间段是REF_CLK的一半周期。
备选地或者另外地，第二时间段和第三时间段(即，在有效电压电平处的TRANS)之和等于REF_CLK的一半周期值。例如，第二和第三时间段之和由点t3和t5之间的时间段表示。如以上参考第一和第二时间段之和讨论的，当REF_CLK和DIV_CLK都具有50％的占空比时，点t3和t5之间的时间段是REF_CLK的一半周期。在一些实施例中，第一、第二和第三时间段之和可以小于REF_CLK的周期。例如，第一、第二和第三时间段之和由点t1至t2和点t3至t5的时间段之和表示。REF_CLK的时段由点t1和t5之间的时间段表示，其总是大于从点t1到t2和点t3到t5的时间段之和。
下面描述SHR回路滤波器220的操作。对于在t1点之前的时间段，CLR被设置为有效电压电平，以使能采样电容器C1的放电。在点t1和t2之间(第一时间段)，开关S1(由CHRG驱动)闭合，开关S2(由CLR驱动)和S3(由TRANS驱动)断开。因此，电流源Ip对采样电容器C1充电，并且增加电压电平Vx。在点t2处，Vx处于低于电压电平Vo(来自前一时钟周期)的电压电平。Vx和Vo的值保持不变，直到点当TRANS信号变为有效电压电平时的t3。在点t3和t4之间(第三时间段)，开关S3闭合，并且开关S1和S2断开，并且采样电容器C1和保持电容器C2上的电荷分布在两个电容器C1和C2之间，直到电压电平Vx和Vo基本相同。也就是说，在第三时间段期间，在采样电容器C1和保持电容器C2之间传送电荷，直到连接到开关S3的电容器C1和C2的极板基本上处于相同的电压电平。因为Vo在点t3高于Vx，所以Vx的电压电平增加并且Vo的电压电平降低，直到在t4点之前它们都保持相同。在点t4和t5之间(第二时间段)，开关S2闭合，并且开关S1和S3断开，使得采样电容器C1放电并且电压电平Vx变为无效电压电平(即GND)。电压电平Vo保持与点t4相同的电压电平。点t1和t5之间的时间标记REF_CLK的第一周期。
点t5和t9之间的时间表示REF_CLK的第二周期。在点t5和t6之间的时间段中，电流源Ip以与t1和t2之间的时间段内的操作相同的方式对采样电容器C1充电，如上所述。由于在第一时段期间Vx的电压电平低于Vo的电压电平，因此PLL的反馈回路可以改变VCO输出，以增加REF_CLK和DIV_CLK的上升沿之间的相位差，并且从而增加CHRG信号的脉冲宽度，如点t5和t6之间的时间所示，其中从点t5到t6的时间段大于从点t1到t2的时间段。因此，点t6处的电压电平Vx大于点t6处的电压电平Vo。如以上详细描述的，电压电平Vx和Vo以与在从点t2到t3的时间段期间的操作相同的方式保持恒定，直到点t7。以与从在点t3到t4的时间段期间的操作相同的方式，在点t7和t8之间，电容器C1和C2上的电荷分布在两个电容器C1和C2之间，直到电压电平Vx和Vo基本相同，如以上详细描述的。也就是说，在从点t7到t8的时间段期间，在采样电容器C1和保持电容器C2之间传送电荷，直到与开关S3连接的电容器C1和C2的极板基本上处于相同的电压电平。由于Vx现在高于点t7处的Vo，所以Vo的电压电平增加并且Vx的电压电平降低，在t8之前它们二者保持相同。在点t8和t9之间，采样电容器C1放电，并且电压电平Vx变为无效电压电平。电压电平Vo保持在与点t4相同的电压电平。
在点t9和t12之间的时间表示REF_CLK的第三周期的一部分。在点t9和t10之间的时间段期间，电流源Ip以与点t1和t2之间的时间段内的操作相同的方式对采样电容器C1充电，如以上详细描述的。由于Vx的电压电平在第二周期期间高于Vo的电压电平，所以PLL的反馈回路可以修改VCO输出，以降低REF_CLK和DIV_CLK的上升沿之间的相位差，并且从而降低CHRG信号的脉冲宽度，如点t9和t10之间的时间所示，其中从点t9到t10的时间段小于从点t5到t6的时间段。PLL可以在REF_CLK的每个后续周期中保持调整REF_CLK和DIV_CLK之间的相位差，直到回路达到稳态，其中采样电容器C1充电到基本上与前一周期的电压电平Vo相同的电压电平Vx。图3描绘了作为PLL已经达到稳态操作的时段的REF_CLK的第三周期。因此，在点t10，电压电平Vx与电压电平Vo基本相同。由于电压电平Vx和Vo基本相同，所以当开关S3从点t11至t12闭合时，电容器C1和C2之间不存在电荷分配。
总之，SHR回路滤波器220生成控制电压信号，其确定VCO的振荡频率，其进一步确定分频器时钟频率(例如，分频器时钟信号145的频率)。SHR回路滤波器220基于控制开关S1至S3的输入信号CHRG、TRANS和CLR生成VCO控制电压信号。信号CHRG、TRANS和CLR由相位检测器110生成。CHRG信号驱动开关S1以在参考时钟信号的第一时间段期间对采样电容器C1充电。CLR信号驱动开关S2以在不同于第一时间段的第二时间段期间将采样电容器C1放电到低参考电压。CHRG和CLR信号有助于通过采样电容器C1的充电和放电来设置电压电平Vx。TRANS信号驱动开关S3以在第三时间段期间在采样电容器C1和保持电容器C2之间分配电荷，直到两个电容器C1和C2在电容器两端具有基本相同的电压电平。保持电容器C2两端的电压电平是作为VCO控制电压(例如控制电压信号125)被输入的电压Vo。虽然PLL被设计为以预期基频锁相，但是PLL也可以锁相到次谐波频率，如以下图4描述的。
图4是示出根据一个实施例的PLL的次谐波锁定的定时图。当分频器时钟信号和参考时钟信号之间的相位锁定在与VCO输出信号的预期频率的次谐波相对应的分频器时钟信号的频率处发生时，发生次谐波锁定。例如，当作为振荡器输出信号的基频的预期振荡频率为2GHz时，除以10分频器可以将2GHz VCO信号下分频到200MHz。在正常工作模式下，PLL相位锁定在200MHz参考时钟信号和200MHz分频器时钟信号之间。然而，如果VCO以预期的2GHz的次谐波振荡(即，以导致100MHz的分频器时钟频率的1GHz)，则PLL可以在200MHz参考时钟信号和100MHz分频器时钟信号之间锁相。在图4中，x轴表示时间，y轴表示各种信号的电压。时间轴包括由竖直虚线表示的各个时间点，点t1至t7。图4示出了作为REF_CLK的参考时钟信号105和作为DIV_CLK的分频器时钟信号145。
如图4所示，DIV_CLK的频率大约是REF_CLK的频率的一半。也就是说，DIV_CLK的周期大约是REF_CLK的周期的两倍。如点t2所示的REF_CLK的第一上升沿触发相位检测器生成具有有效电压电平(例如，接近VDD)的CHRG信号。如点t6所示的DIV_CLK的第一上升沿触发相位检测器生成具有无效电压电平(例如接近GND)的CHRG信号。如点t1所示的REF_CLK的第一下降沿触发相位检测器生成具有有效电压电平(例如接近VDD)的TRANS信号。如点t3所示的DIV_CLK的第一下降沿触发相位检测器生成具有无效电压电平的TRANS信号。
如以上参考图2和3所讨论的，生成CLR信号以表示当信号REF_CLK、DIV_CLK和TRANS中的每个处于无效电压电平时的第二时间段。因为DIV_CLK的周期是REF_CLK的周期的两倍，所以当DIV_CLK保持在无效电压电平且CHRG信号处于有效电压电平时，REF_CLK切换。例如，在点t4和t5之间的时间段中，当信号REF_CLK、DIV_CLK和TRANS中的每个处于无效电压电平时，相位检测器在CHRG信号仍处于有效电压水平的时间段期间生成具有有效电压电平的CLR信号。这会导致如下所述的次谐波锁定的问题。
如图4所示，CHRG和TRANS信号都处于有效电压电平，这导致电流源Ip在从点t2到t3的时间段期间将采样电容器C1和保持电容器C2两者都充电到更高的相同的电压电平。在点t3和t4之间，当TRANS变为无效而CHRG保持在有效电压电平时，采样电容器C1保持充电以增加电压电平Vx，同时保持电容器C2保持其电荷以使电压电平Vo保持与在点t3相同。在点t4和t5之间的时间期间，由于信号REF_CLK、DIV_CLK和TRANS中的每个处于无效电压电平，所以CLR信号变为有效(即，CLR信号被拉至有效电压电平)。在点t4和t5之间的时间段中，CLR信号变为有效，而CHRG信号也变为有效。也就是说，当CHRG信号处于有效电压电平以保持开关S1闭合从而保持对采样电容器C1充电时，CLR信号闭合开关S2以对采样电容器C1放电。因此，Vx在点t4处变为无效并且保持无效，只要CLR处于有效水平，直到点t5。在点t5和t6之间，CLR信号变为无效而CHRG保持在有效电压电平，并且采样电容器C1被充电到低于现有电压电平Vo的电压电平。在点t7，CHRG信号变为低，TRANS信号变为高，并且采样电容器C1和保持电容器C2的电荷被分配直到Vx和Vo达到基本相同的电压电平。在点t1和t7之间重复上述过程，直到电压电平Vo达到对应于PLL的次谐波锁定的稳态值。
由于CLR信号变为有效以对采样电容器C1放电，同时通过将CHRG信号置于有效来对电容器C1充电，因此在CHRG处于有效电压电平的整个持续时间内，采样电容器C1不能被充电。因此，如果VCO生成振荡器输出信号以使得分频器时钟信号处于参考时钟信号的次谐波频率，则使用传统相位检测器的PLL将导致次谐波锁定。以下参考图5A和5B详细描述解决次谐波锁定问题的相位频率检测器(PFD)的实施例。
图5A和5B示出了根据一个实施例的示出可以阻止次谐波锁定的问题的I型PLL的PFD的框图。PFD可以放置门控元件以生成CLR信号，其有助于在采样电容器C1仍被充电的时间段期间阻止采样电容器C1的放电。图5A示出了可以生成CHRG信号的PFD的第一部分，图5B示出了可以生成TRANS和CLR信号的PFD的第二部分。除了其他部件之外，PFD的第一部分还包括两个D触发器505和510、两个反相器530和535以及或(OR)门540。
触发器505接收REF_CLK作为时钟输入，并且其D输入被连接到其电源电压(即，VDD以设置逻辑高值或有效电平)。触发器510接收DIV_CLK作为时钟输入，并且其D输入也被连接到其电源电压。在REF_CLK的上升沿，触发器505输出(CHRG信号)有效电平信号并且保持在有效电平，直到触发器505被复位。在触发器505的上升沿之后的DIV_CLK的第一上升沿处，触发器515的输出变为有效电平信号。当两个触发器505和515的输出信号被设置为有效电平时，OR门540的输出被设置为无效电平(即，GND)，并且两个触发器505和515被复位以将CHRG信号值更改为无效电压电平。因为在PLL中仅使用一个触发器的输出，所以PFD是单极PFD。
如图5B所示的PFD的第二部分包括D触发器550、两个AND门575和585以及五个反相器555、560、565、570和580。触发器550接收REF_CLK作为时钟输入，并且其D输入被连接到其电源电压。在REF_CLK的下降沿处，触发器550输出有效电平信号并且保持在有效电平，直到触发器550被复位。触发器550的输出Q被传递通过反相器560和565，反相器565的输出为TRANS信号。因此，当(在反相器560和565的传播延迟之后)触发器550的Q输出达到有效电平时，TRANS信号达到有效电平。TRANS信号保持在有效电平，直到触发器550被复位。当DIV_CLK达到无效值(在REF_CLK的下降沿之后的DIV_CLK的第一下降沿处)，触发器550被复位以将其Q输出设置为无效电平。在反相器560和565的传播延迟之后，TRANS信号将跟随Q输出到无效电平。
图5B所示的门控元件585生成CLR信号，CLR信号控制开关S2以将采样电容器C1放电到低参考电压(例如，SHR回路滤波器的接地)。在一个实施例中，门控元件585是执行逻辑AND运算的数字门。例如，门控元件585可以是图5B所示的2输入AND门。2输入AND门585接收CHRG信号的反相版本作为第一输入并且接收AND门575的输出作为第二输入，以生成CLR信号。AND门585的第一输入是接收CHRG信号作为其输入的反相器580的输出。AND门575是接收信号TRANS、DIV_CLK和REF_CLK的反相版本的3输入AND门。可以逻辑地组合2输入AND门585和3输入AND门575以有效地导致4输入AND门(未示出)。4输入AND门的四个输入是信号TRANS、REF_CLK、DIV_CLK和CHRG的反相版本。也就是说，只有当所有信号TRANS、REF_CLK、DIV_CLK和CHRG处于无效电压电平(即接近GND)时，CLR信号才达到有效电压电平(即接近VDD)。换句话说，PFD生成CLR信号以控制开关S2以对采样电容器C1放电，使得仅当采样电容器C1未被充电时并且仅当采样电容器C1和保持电容器C2之间没有电荷分布时采样电容器C1才被放电。这可以阻止采样电容器C1在图4的点t4和t5之间的时间段内仍然被充电时的放电。
通过阻止采样电容器C1在其被充电时的放电，PLL可以避免次谐波锁定问题。再次参考图4，当使用图5A和5B所示的PFD时，采样电容器C1将不会放电，并且因此Vx将不会在点t4切换到无效电平。相反，采样电容器C1将保持充电，只要CHRG信号保持在有效电平(即，直到点t6)并且电压电平Vx也将保持增加。然后在点t7，当TRANS信号达到有效电平时，在采样电容器C1和保持电容器C2之间发生电荷分布，并且电压电平Vo增加，直到Vx和Vo处于基本相同的电压电平。在某个数目的REF_CLK周期之后，电压电平Vo增加到足够的电平，以将分频器时钟信号锁定到参考时钟的基频(而不是次谐波频率)。以这种方式，可以阻止次谐波锁定的问题。
图5B示出了将反相器560的输出作为输入馈送到AND门575(而不是信号TRANS的实际反相版本)，TRANS的反相版本和反相器560的输出是在逻辑上相同的信号。
图6是示出根据一个实施例的I型PLL的操作的流程图。首先，SHR回路滤波器可以至少基于电荷输出信号(例如，CHRG信号)来生成610滤波器输出信号，电荷输出信号控制回路滤波器的采样电容器被充电的时间。例如，SHR回路滤波器至少基于CHRG信号来生成Vo输出信号，如以上参考图2和3所述。在一个实施例中，可以基于诸如传送输出信号(例如，TRANS信号)等其它信号来生成滤波器输出信号，传送输出信号控制开关在采样电容器和保持电容器之间传送电荷。备选地，可以基于诸如清除输出信号(例如，CLR信号)等其他信号来生成滤波器输出信号，滤波器输出信号使采样电容器将存储在采样电容器中的电荷放电到回路滤波器的低参考电压。以上参考图2和3还描述了TRANS以及CLR信号与滤波器输出信号Vo之间的关系。
PLL的VCO可以生成620具有对应于滤波器输出信号的频率的振荡器输出信号。分频器可以通过对振荡器输出信号执行分频来生成630分频器时钟信号，分频器时钟信号与振荡器输出信号具有相同的相位但与振荡器输出信号具有不同的频率。例如，如果分频器除以整数4，并且如果VCO生成4GHz的振荡器输出信号，则分频器将4GHz分频为1GHz但与4GHz振荡器输出的相位相同的分频器时钟信号。
PFD可以生成640电荷输出信号(即，CHRG信号)以在第一时间段期间控制开关对采样电容器充电，第一时间段被设置为阻止PLL锁定在与预期的VCO输出信号的次谐波频率相对应的频率处。例如，第一时间段是从图3的点t1到t2。第一时间段可以由CHRG信号的脉冲宽度限定，使得当参考时钟信号和分频器时钟信号之间的相位差增加时，电荷输出信号的脉冲宽度增加，并且当相位差减小时，电荷输出信号的脉冲宽度减小。PFD还可以生成清除输出信号(例如，CLR信号)，其使采样电容器在第二时间段期间将采样电容器的电荷放电到回路滤波器的低参考电压，第二时间段是不同于第一时间段的时间段。例如，第二时间段是从图3的点t4到t5。
PFD还可以生成在第三时间段期间引起电荷在采样电容器和保持电容器之间传送的传送输出信号(例如，TRANS信号)，第三时间段是不同于第二时间段的时间段。例如，第三时间段是从图3的点t3到t4。第三时间段可以由传送输出信号的脉冲宽度限定，使得传送输出信号的脉冲宽度随着参考时钟信号和分频器时钟信号之间的相位差增加而增加，并且传送信号的脉冲宽度随着相位差减小而减小。
为了阻止PLL锁定在对应于振荡器输出信号的频率的次谐波的分频器时钟信号的频率处，在第二时间段期间将CLR信号生成为有效电平，在第二时间段期间，在采样电容器和保持电容器之间不传送电荷，并且分频器时钟信号和参考时钟信号中的每个处于无效电压电平。
在一个实施例中，第一时间段和第二时间段之和等于参考时钟信号(即REF_CLK)的一半周期值。备选地或者另外地，第二时间段和第三时间段之和等于REF_CLK的一半周期值。备选地或者另外地，第一、第二和第三时间段之和可以小于REF_CLK的周期。上面参考图2描述了第一、第二和第三时间段之间的关系。
图7是根据一个实施例的可以存储PLL的表示的专用计算设备的框图。在一个实施例中，PLL内的I型PLL或部件的表示可以作为数据存储在非暂态计算机可读介质(例如，非易失性存储器718)中。该表示可以处于行为级、寄存器传输级、逻辑部件级、晶体管级和PLL的布局几何形状级。
在一些实施例中，计算机700包括用于传输数据的互连或总线702(或其他通信装置)。计算机700可以包括与总线702耦合用于处理信息的处理装置，例如一个或多个处理器704。处理器704可以包括一个或多个物理处理器和/或一个或多个逻辑处理器。虽然为简单起见，总线702被示出为单个互连，但是应当理解，总线702可以表示多个不同的互连或总线。图7所示的总线702是表示任何一个或多个单独的物理总线、点对点连接、或者通过适当的桥接器、适配器、控制器等连接的两者的抽象。
在一些实施例中，计算机700还包括被描绘为用于存储由处理器704执行的信息和指令的主存储器712的随机存取存储器(RAM)或其他动态存储器件。主存储器712可以包括应用的主动存储装置，包括由计算机700的用户在网络浏览活动中使用的浏览器应用。主存储器712还可以包括某些寄存器或其他专用存储器。
计算机700还可以包括只读存储器(ROM)716或者用于存储用于处理器704的静态信息和指令的其他静态存储设备。计算机700还可以包括用于存储某些元素的一个或多个非易失性存储器元件718，包括例如闪存、硬盘、固态驱动器。非易失性存储器元件718可以存储上面参考图2到5描述的I型PLL的表示，或者PLL内的部件可以作为数据存储。该表示可以处于行为级、寄存器传输级、逻辑部件级、晶体管级和PLL的布局几何形状级。
计算机700可以包括耦合到总线702的收发器模块720。收发器模块720还可以包括发射器模块和接收器模块。收发器模块720包括用以连接到其他设备(未示出)的一个或多个端口722。
计算机700还可以包括耦合到总线702并且被配置为检测来自通过端口722耦合的第二设备(未示出)的信息的电路逻辑740。计算机700还可以包括输出显示器726并且经由总线702耦合。在一些实施例中，显示器726可以包括用于向用户显示信息或内容的液晶显示器(LCD)或任何其他显示技术，包括三维(3D)显示器。备选地，显示器726可以包括也可以是输入设备724的一部分的触摸屏。在一些环境中，显示器726可以包括音频设备，诸如用于提供音频信息的扬声器。计算机700还可以包括功率器件730，其可以包括电源、电池、太阳能电池、燃料电池或者用于提供或生成电力的其它装置。由功率器件730提供的任何功率可以根据需要分配给计算机700的元件。
尽管已经示出和描述了本公开的特定实施例和应用，但是应当理解，实施例不限于本文中公开的精确构造和部件，并且可以在不脱离所附权利要求中所限定的本公开的精神和范围的情况下对本文中公开的本公开的方法和装置的布置、操作和细节做出各种修改、改变和变化。

Claims (20)

1.一种锁相环(PLL)，包括：
回路滤波器，包括经由开关元件并联耦合的采样电容器和保持电容器，所述回路滤波器被配置为至少基于电荷输出信号来生成滤波器输出信号，所述电荷输出信号指示所述采样电容器在其间被充电的第一时间段；
压控振荡器(VCO)，被耦合到所述回路滤波器并且被配置为生成具有对应于所述滤波器输出信号的频率的振荡器输出信号；
分频器，被耦合到所述VCO以接收所述振荡器输出信号，所述分频器被配置为对所述振荡器输出信号执行分频以生成分频器时钟信号，所述分频器时钟信号与所述振荡器输出信号具有相同的相位但是与所述振荡器输出信号具有不同的频率；以及
相位频率检测器，被耦合到所述分频器以接收所述分频器时钟信号，所述相位频率检测器被配置为基于所述分频器时钟信号与参考时钟信号之间的相位差来生成所述电荷输出信号，所述相位频率检测器还被配置为阻止所述PLL锁定在所述振荡器输出信号的频率的次谐波处。
2.根据权利要求1所述的PLL，其中所述相位频率检测器包括门控元件，所述门控元件被配置为生成清除输出信号，所述清除输出信号使所述采样电容器在不同于所述第一时间段的第二时间段期间将存储在所述采样电容器中的电荷放电到所述回路滤波器的低参考电压。
3.根据权利要求2所述的PLL，其中所述门控元件是执行逻辑AND运算的数字门。
4.根据权利要求2所述的PLL，其中所述第一时间段和所述第二时间段之和等于所述参考时钟信号的一半周期。
5.根据权利要求2所述的PLL，其中所述第二时间段被限定为在其间没有电荷经由所述开关元件在所述采样电容器与所述保持电容器之间被传送并且在其间所述分频器时钟信号和所述参考时钟信号中的每个时钟信号无效的时段。
6.根据权利要求2所述的PLL，其中所述相位频率检测器还被配置为生成传送输出信号，所述传送输出信号使电荷在不同于所述第二时间段的第三时间段期间在所述采样电容器与所述保持电容器之间传送。
7.根据权利要求6所述的PLL，其中所述第三时间段由所述传送输出信号的脉冲宽度限定，所述传送输出信号的所述脉冲宽度随着所述相位差增加而增加，并且所述传送信号的所述脉冲宽度随着所述相位差减小而减小。
8.根据权利要求6所述的PLL，其中所述第一时间段、所述第二时间段和所述第三时间段之和小于所述参考时钟信号的周期。
9.根据权利要求6所述的PLL，其中所述第二时间段和所述第三时间段之和等于所述参考时钟信号的一半周期。
10.根据权利要求1所述的PLL，其中所述第一时间段由所述电荷输出信号的脉冲宽度限定，所述电荷输出信号的所述脉冲宽度随着所述相位差增加而增加，并且所述电荷信号的所述脉冲宽度随着所述相位差减小而减小。
11.一种用于操作锁相环(PLL)的方法，包括：
由回路滤波器至少基于电荷输出信号来生成滤波器输出信号；
由压控振荡器生成具有对应于所述滤波器输出信号的频率的振荡器输出信号；
由分频器通过对所述振荡器输出信号执行分频来生成分频器时钟信号，所述分频器时钟信号与所述振荡器输出信号具有相同的相位但是与所述振荡器输出信号具有不同的频率；以及
由相位频率检测器生成所述电荷输出信号，以在第一时间段期间对采样电容器充电，所述第一时间段被设置为阻止所述PLL锁定在作为所述振荡器输出信号的频率的次谐波的频率处。
12.根据权利要求11所述的方法，还包括：
由所述相位频率检测器生成清除输出信号，所述清除输出信号使所述采样电容器在不同于所述第一时间段的第二时间段期间将存储在所述采样电容器中的电荷放电到所述回路滤波器的低参考电压。
13.根据权利要求12所述的方法，其中所述第一时间段和所述第二时间段之和等于所述参考时钟信号的一半周期。
14.根据权利要求12所述的方法，其中所述第二时间段被限定为在其间没有电荷在所述采样电容器与所述保持电容器之间被传送并且在其间所述分频器时钟信号和所述参考时钟信号中的每个时钟信号无效的时段。
15.根据权利要求12所述的方法，还包括：
由所述相位频率检测器生成传送输出信号，以使电荷在不同于所述第二时间段的第三时间段期间在所述采样电容器与所述保持电容器之间传送。
16.根据权利要求15所述的方法，其中所述第三时间段由所述传送输出信号的脉冲宽度限定，所述传送输出信号的所述脉冲宽度随着所述参考时钟信号与所述分频器时钟信号之间的相位差增加而增加，并且所述传送信号的所述脉冲宽度随着所述相位差减小而减小。
17.根据权利要求15所述的方法，其中所述第一时间段、所述第二时间段和所述第三时间段之和小于所述参考时钟信号的周期。
18.根据权利要求15所述的方法，其中所述第二时间段和所述第三时间段之和等于所述参考时钟信号的一半周期。
19.根据权利要求11所述的方法，其中所述第一时间段由所述电荷输出信号的脉冲宽度限定，所述电荷输出信号的所述脉冲宽度随着所述参考时钟信号与所述分频器时钟信号之间的相位差增加而增加，并且所述电荷输出信号的所述脉冲宽度随着所述相位差减小而减小。
20.一种非暂态计算机可读介质，存储锁相环(PLL)的表示，所述PLL包括：
回路滤波器，包括经由开关元件并联耦合的采样电容器和保持电容器，所述回路滤波器被配置为至少基于电荷输出信号来生成滤波器输出信号，所述电荷输出信号指示所述采样电容器在其间被充电的第一时间段；
压控振荡器(VCO)，被耦合到所述回路滤波器并且被配置为生成具有对应于所述滤波器输出信号的频率的振荡器输出信号；
分频器，被耦合到所述VCO以接收所述振荡器输出信号，所述分频器被配置为对所述振荡器输出信号执行分频以生成分频器时钟信号，所述分频器时钟信号与所述振荡器输出信号具有相同的相位但是与所述振荡器输出信号具有不同的频率；以及
相位频率检测器，被耦合到所述分频器以接收所述分频器时钟信号，所述相位频率检测器被配置为基于所述分频器时钟信号与参考时钟信号之间的相位差来生成所述电荷输出信号，所述相位频率检测器还被配置为阻止所述PLL锁定在所述振荡器输出信号的频率的次谐波处。
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