JP2000278124A - Ｐｌｌ回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 短時間かつ安定したＰＬＬを達成することが
できる。 【解決手段】 ＶＣＯ７の発振信号は分周器２で分周さ
れた後、位相比較器３に入力される。位相比較器３で、
分周器２とリファレンス信号との位相差が検出され、位
相誤差がループフィルタ４で平坦化されることで位相誤
差信号が得られる。また、ＶＣＯ７の発振信号は周波数
検出器９にも入力され、所定値または所定範囲に入って
いるか検出され、その検出結果に基づき、周波数誤差信
号が出力される。周波数誤差信号及び位相誤差信号は加
算された後、ＶＣＯ７に制御信号として入力され、発振
周波数が制御される。
できる。 【解決手段】 ＶＣＯ７の発振信号は分周器２で分周さ
れた後、位相比較器３に入力される。位相比較器３で、
分周器２とリファレンス信号との位相差が検出され、位
相誤差がループフィルタ４で平坦化されることで位相誤
差信号が得られる。また、ＶＣＯ７の発振信号は周波数
検出器９にも入力され、所定値または所定範囲に入って
いるか検出され、その検出結果に基づき、周波数誤差信
号が出力される。周波数誤差信号及び位相誤差信号は加
算された後、ＶＣＯ７に制御信号として入力され、発振
周波数が制御される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばデジタルテ
レビジョンのベースバンド信号等デジタル信号に同期し
たクロックを再生する回路として用いて好適なＰＬＬ回
路に関する。
レビジョンのベースバンド信号等デジタル信号に同期し
たクロックを再生する回路として用いて好適なＰＬＬ回
路に関する。
【０００２】
【従来の技術】近年、テレビジョンやラジオなどの無線
放送においても、デジタルデータによる送受新技術が開
発されており、衛星を介したデジタルテレビジョン放送
や、一部の国での地上波デジタルテレビジョン放送が実
用化されている。このようなデジタルテレビジョンのデ
ジタルデータを復調する際には、デジタルデータに同期
されるクロックによって復調することが必要である。そ
の為、デジタル復調回路には、デジタルデータに含まれ
るクロックを再生するクロック再生回路が備えられてい
る。一般に、このようなクロック再生回路は図３のよう
にデジタルデータをリファレンス信号とするＰＬＬ回路
で構成される。尚、再生クロックで復調することは、デ
ジタルテレビジョン信号に限ったことではなく、デジタ
ル復調全般に言えることである。
放送においても、デジタルデータによる送受新技術が開
発されており、衛星を介したデジタルテレビジョン放送
や、一部の国での地上波デジタルテレビジョン放送が実
用化されている。このようなデジタルテレビジョンのデ
ジタルデータを復調する際には、デジタルデータに同期
されるクロックによって復調することが必要である。そ
の為、デジタル復調回路には、デジタルデータに含まれ
るクロックを再生するクロック再生回路が備えられてい
る。一般に、このようなクロック再生回路は図３のよう
にデジタルデータをリファレンス信号とするＰＬＬ回路
で構成される。尚、再生クロックで復調することは、デ
ジタルテレビジョン信号に限ったことではなく、デジタ
ル復調全般に言えることである。
【０００３】図３において、まず、制御電圧に基づいて
発振周波数が制御されるＶＣＸＯ（電圧制御型水晶発振
器）１から発振信号が発生し、その発振信号が分周器２
で分周される。その後、位相比較器３で、リファレンス
信号とＶＣＸＯ１の分周出力信号との位相差が検出さ
れ、位相差に応じたデジタル信号が出力される。位相比
較器３の出力データはループフィルタ４で平坦化され、
ＰＷＭ（Pulse Width Modulation）回路５に入力され
る。
発振周波数が制御されるＶＣＸＯ（電圧制御型水晶発振
器）１から発振信号が発生し、その発振信号が分周器２
で分周される。その後、位相比較器３で、リファレンス
信号とＶＣＸＯ１の分周出力信号との位相差が検出さ
れ、位相差に応じたデジタル信号が出力される。位相比
較器３の出力データはループフィルタ４で平坦化され、
ＰＷＭ（Pulse Width Modulation）回路５に入力され
る。
【０００４】ＰＷＭ回路５はループフィルタ４の出力デ
ータに応じてＰＷＭパルスを発生する。ＰＷＭ回路５は
ループフィルタ４の出力データに基づいて「Ｈ」及び
「Ｌ」レベル比を有するパルスを出力する。ＰＷＭパル
スは、一定周波数のパルスであるが、入力データに応じ
て「Ｈ」レベル幅と「Ｌ」レベル幅との比率、即ちデュ
ーティー比が変化する。例えば、ループフィルタ４の出
力データが大きい場合、ＰＷＭパルスの「Ｈ」レベル幅
が広くなり、デューティー比が高くなる。逆に、ループ
フィルタ４の出力データが小さい場合、ＰＷＭパルスの
「Ｌ」レベル幅が広くなり、デューティー比が低くな
る。
ータに応じてＰＷＭパルスを発生する。ＰＷＭ回路５は
ループフィルタ４の出力データに基づいて「Ｈ」及び
「Ｌ」レベル比を有するパルスを出力する。ＰＷＭパル
スは、一定周波数のパルスであるが、入力データに応じ
て「Ｈ」レベル幅と「Ｌ」レベル幅との比率、即ちデュ
ーティー比が変化する。例えば、ループフィルタ４の出
力データが大きい場合、ＰＷＭパルスの「Ｈ」レベル幅
が広くなり、デューティー比が高くなる。逆に、ループ
フィルタ４の出力データが小さい場合、ＰＷＭパルスの
「Ｌ」レベル幅が広くなり、デューティー比が低くな
る。
【０００５】ＰＷＭパルスはＬＰＦ６に入力され、ＬＰ
Ｆ６はＰＷＭパルスの高周波成分を除去しかつ平滑する
ことにより、デジタル−アナログ変換する。ＰＷＭパル
スのデューティー比が高いとＬＰＦ６の出力レベルは高
くなり、またＰＷＭパルスのデューティー比が低いとＬ
ＰＦ６の出力レベルは低くなる。ＬＰＦ６の出力信号は
ＶＣＸＯ１に印加され、ＶＣＸＯ１の発振周波数がＬＰ
Ｆ６の出力信号に応じて制御される。
Ｆ６はＰＷＭパルスの高周波成分を除去しかつ平滑する
ことにより、デジタル−アナログ変換する。ＰＷＭパル
スのデューティー比が高いとＬＰＦ６の出力レベルは高
くなり、またＰＷＭパルスのデューティー比が低いとＬ
ＰＦ６の出力レベルは低くなる。ＬＰＦ６の出力信号は
ＶＣＸＯ１に印加され、ＶＣＸＯ１の発振周波数がＬＰ
Ｆ６の出力信号に応じて制御される。
【０００６】図３の回路においては、ＶＣＯ１は位相比
較器３でリファレンス信号とＶＣＯ１の出力信号との位
相誤差に基づき制御されるもので、ＶＣＯ１の発振周波
数がリファレンス信号の周波数に実質的に一致するよう
にＰＬＬ回路が制御される。
較器３でリファレンス信号とＶＣＯ１の出力信号との位
相誤差に基づき制御されるもので、ＶＣＯ１の発振周波
数がリファレンス信号の周波数に実質的に一致するよう
にＰＬＬ回路が制御される。
【０００７】
【発明が解決しようとする課題】図３のＰＬＬ回路にお
いては、発振周波数が高精度で設定されるため、発振器
としてＶＣＸＯが使用されている。ＶＣＸＯは水晶発振
子やバリキャップダイオードを必要とするため、図３の
回路を集積化することが好ましくなかった。また、衛星
デジタルテレビジョン放送等では、ベースバンドの伝送
速度が国や地域により異なるため、可変周波数範囲が狭
いＶＣＸＯでは仕向地毎に水晶発振子を変更する必要が
あった。
いては、発振周波数が高精度で設定されるため、発振器
としてＶＣＸＯが使用されている。ＶＣＸＯは水晶発振
子やバリキャップダイオードを必要とするため、図３の
回路を集積化することが好ましくなかった。また、衛星
デジタルテレビジョン放送等では、ベースバンドの伝送
速度が国や地域により異なるため、可変周波数範囲が狭
いＶＣＸＯでは仕向地毎に水晶発振子を変更する必要が
あった。
【０００８】上記不具合を解消するため、可変周波数範
囲が広いＶＣＯ（電圧制御発振器）を使用して、１つの
ＶＣＯですべての仕向地に対応させることが可能であ
る。しかしながら、ＶＣＯの可変周波数範囲が広いため
にＰＬＬの引き込み時間が大きくなったり、製造上のプ
ロセスのバラツキによりＶＣＯ自身の発振周波数がずれ
ることにより、ＰＬＬの引き込みが不可能になるという
問題があった。
囲が広いＶＣＯ（電圧制御発振器）を使用して、１つの
ＶＣＯですべての仕向地に対応させることが可能であ
る。しかしながら、ＶＣＯの可変周波数範囲が広いため
にＰＬＬの引き込み時間が大きくなったり、製造上のプ
ロセスのバラツキによりＶＣＯ自身の発振周波数がずれ
ることにより、ＰＬＬの引き込みが不可能になるという
問題があった。
【０００９】
【課題を解決するための手段】本発明は、発振周波数と
入力信号との位相誤差に応じて発振周波数信号を制御す
るＰＬＬ回路において、前記発振周波数信号及び基準信
号に応じて、発振周波数の誤差を検出する周波数検出器
を備え、周波数検出器の出力信号に応じて発振周波数を
補正することを特徴とする。
入力信号との位相誤差に応じて発振周波数信号を制御す
るＰＬＬ回路において、前記発振周波数信号及び基準信
号に応じて、発振周波数の誤差を検出する周波数検出器
を備え、周波数検出器の出力信号に応じて発振周波数を
補正することを特徴とする。
【００１０】少なくとも、電圧制御型発振器、入力信号
と電圧制御発振器の出力発振信号との位相差を検出する
位相比較器と、前記位相差に応じて前記電圧制御型発振
器の周波数を制御するための信号を出力するループフィ
ルタと、さらに、前記周波数検出器及びループフィルタ
の出力信号を加算する加算器とを備えることを特徴とす
る。
と電圧制御発振器の出力発振信号との位相差を検出する
位相比較器と、前記位相差に応じて前記電圧制御型発振
器の周波数を制御するための信号を出力するループフィ
ルタと、さらに、前記周波数検出器及びループフィルタ
の出力信号を加算する加算器とを備えることを特徴とす
る。
【００１１】特に、前記周波数検出器は、前記電圧制御
型発振器の出力信号の周波数をカウントする第１カウン
タと、該第１カウンタのカウント値が所定値または所定
の範囲に対して、大きいか、小さいか、または等しいか
検出する比較器と、該比較器の検出結果に応じてアップ
またはダウンカウントするアップダウンカウンタとから
成り、前記アップダウンカウンタのカウント値を出力信
号とすることを特徴とする。
型発振器の出力信号の周波数をカウントする第１カウン
タと、該第１カウンタのカウント値が所定値または所定
の範囲に対して、大きいか、小さいか、または等しいか
検出する比較器と、該比較器の検出結果に応じてアップ
またはダウンカウントするアップダウンカウンタとから
成り、前記アップダウンカウンタのカウント値を出力信
号とすることを特徴とする。
【００１２】さらに、前記ループフィルタの出力信号及
び第１係数を乗算する第１乗算器と、前記周波数検出器
の出力信号及び第２係数を乗算する第２乗算器を備える
ことを特徴とする。
び第１係数を乗算する第１乗算器と、前記周波数検出器
の出力信号及び第２係数を乗算する第２乗算器を備える
ことを特徴とする。
【００１３】またさらに、前記電圧制御型発振器の出力
信号の周波数をカウントする第１カウンタと、該第１カ
ウンタのカウント値が所定値または所定の範囲に対し
て、等しいことを検出する比較器と、該比較器の検出結
果が所定時間以上継続されると、ＰＬＬ回路がロックし
たことを示すロック検出信号を発生することを特徴とす
る。
信号の周波数をカウントする第１カウンタと、該第１カ
ウンタのカウント値が所定値または所定の範囲に対し
て、等しいことを検出する比較器と、該比較器の検出結
果が所定時間以上継続されると、ＰＬＬ回路がロックし
たことを示すロック検出信号を発生することを特徴とす
る。
【００１４】本発明に依れば、周波数検出器で発振周波
数の誤差を検出し、その誤差に応じて発振周波数を粗調
整する。また、発振周波数と入力信号との位相誤差に応
じて、発振周波数を微調整する。
数の誤差を検出し、その誤差に応じて発振周波数を粗調
整する。また、発振周波数と入力信号との位相誤差に応
じて、発振周波数を微調整する。
【００１５】
【発明の実施の形態】図１は本発明の実施の形態を示す
図であり、７は制御信号に基づいて発振周波数が制御す
るＶＣＯ、８は固定周波数の基準信号を発生する基準信
号発生器、９はＶＣＯ７の発振信号と基準信号と基づい
てＶＣＯ７の発振周波数と所望の周波数との誤差を検出
する周波数検出器、１０は周波数検出器９で誤差周波数
を検出する際目標となる周波数と、係数α及びβとを出
力するＣＰＵ、１１はループフィルタ４の出力データを
係数αに応じて減衰させる第１乗算器、１２は周波数検
出器９の出力データを係数βに応じて減衰させる第２乗
算器、１３は第１及び第２乗算器１１及び１２の出力デ
ータを加算する加算器である。尚、図１において、従来
例と同一の回路については図３と同一の符号を付し、説
明を省略する。
図であり、７は制御信号に基づいて発振周波数が制御す
るＶＣＯ、８は固定周波数の基準信号を発生する基準信
号発生器、９はＶＣＯ７の発振信号と基準信号と基づい
てＶＣＯ７の発振周波数と所望の周波数との誤差を検出
する周波数検出器、１０は周波数検出器９で誤差周波数
を検出する際目標となる周波数と、係数α及びβとを出
力するＣＰＵ、１１はループフィルタ４の出力データを
係数αに応じて減衰させる第１乗算器、１２は周波数検
出器９の出力データを係数βに応じて減衰させる第２乗
算器、１３は第１及び第２乗算器１１及び１２の出力デ
ータを加算する加算器である。尚、図１において、従来
例と同一の回路については図３と同一の符号を付し、説
明を省略する。
【００１６】図１のＰＬＬ回路には、位相比較器３を介
した位相系ループと、周波数検出器９を介した周波数系
ループとが備えられている。位相系ループの位相誤差信
号であるループフィルタ４の出力データと、周波数系ル
ープの周波数誤差信号である周波数検出器９の出力デー
タは、加算器１３で加算される。加算器１３の出力デー
タは、ＰＷＭ回路５に印加され、その出力データの大き
さに応じてデューティー比が設定されたＰＷＭパルスが
出力される。ＰＷＭパルスはＬＰＦ６で制御信号にアナ
ログ変換され、制御信号に応じてＶＣＯ７の発振周波数
が調節される。
した位相系ループと、周波数検出器９を介した周波数系
ループとが備えられている。位相系ループの位相誤差信
号であるループフィルタ４の出力データと、周波数系ル
ープの周波数誤差信号である周波数検出器９の出力デー
タは、加算器１３で加算される。加算器１３の出力デー
タは、ＰＷＭ回路５に印加され、その出力データの大き
さに応じてデューティー比が設定されたＰＷＭパルスが
出力される。ＰＷＭパルスはＬＰＦ６で制御信号にアナ
ログ変換され、制御信号に応じてＶＣＯ７の発振周波数
が調節される。
【００１７】ＶＣＯ７の発振信号は分周器２で分周され
た後、位相比較器３に入力される。位相比較器３で、分
周器２とリファレンス信号との位相差が検出され、位相
誤差がループフィルタ４で平坦化されることで位相誤差
信号が得られる。よって、位相系ループでは、ＶＣＯ７
の発振信号とリファレンス信号との位相が一致するよう
に、ＶＣＯ７の発振周波数が制御されるのである。
た後、位相比較器３に入力される。位相比較器３で、分
周器２とリファレンス信号との位相差が検出され、位相
誤差がループフィルタ４で平坦化されることで位相誤差
信号が得られる。よって、位相系ループでは、ＶＣＯ７
の発振信号とリファレンス信号との位相が一致するよう
に、ＶＣＯ７の発振周波数が制御されるのである。
【００１８】また、ＶＣＯ７の発振信号は周波数検出器
にも入力される。周波数検出器９では、基準信号発生器
８の基準信号を基準として、ＶＣＯ７の発振周波数が計
測され、計測された発振周波数がＣＰＵ１０によって設
定された所定値または所定範囲に入っているか検出され
る。計測された発振周波数が所定値または所定範囲に入
っていなければ、ＶＣＯ７の発振周波数が所定値または
所定範囲に入るようにＶＣＯ７を制御するためのデジタ
ルデータが周波数検出器９から出力される。周波数誤差
信号としてのデジタルデータはＶＣＯ７の発振周波数が
所定値及び所定範囲に入るまで更新される。その後、Ｖ
ＣＯ７の発振周波数が所定値または所定範囲に入ると、
周波数検出器９はその時点でのデジタルデータを固定値
にセットする。よって、周波数系ループでは、ＶＣＯ７
の発振周波数が所定値または所定範囲に入るように、Ｖ
ＣＯ７が制御される。
にも入力される。周波数検出器９では、基準信号発生器
８の基準信号を基準として、ＶＣＯ７の発振周波数が計
測され、計測された発振周波数がＣＰＵ１０によって設
定された所定値または所定範囲に入っているか検出され
る。計測された発振周波数が所定値または所定範囲に入
っていなければ、ＶＣＯ７の発振周波数が所定値または
所定範囲に入るようにＶＣＯ７を制御するためのデジタ
ルデータが周波数検出器９から出力される。周波数誤差
信号としてのデジタルデータはＶＣＯ７の発振周波数が
所定値及び所定範囲に入るまで更新される。その後、Ｖ
ＣＯ７の発振周波数が所定値または所定範囲に入ると、
周波数検出器９はその時点でのデジタルデータを固定値
にセットする。よって、周波数系ループでは、ＶＣＯ７
の発振周波数が所定値または所定範囲に入るように、Ｖ
ＣＯ７が制御される。
【００１９】上記の如く、位相系ループでＶＣＯ７の発
振周波数が微調整され、周波数系ループでＶＣＯ７の発
振周波数が粗調整されるのである。周波数系ループによ
りＶＣＯ７の発振周波数が粗調整されるので、ＰＬＬの
引き込みが短時間で可能になる。また、ＶＣＯ７の発振
周波数が所定値または所定範囲に入ったときに周波数誤
差信号は固定されるので、その後のＰＬＬは位相系ルー
プで制御されることになり、安定したＰＬＬの引き込み
を達成することができると共に、ジッタを低減すること
ができる。
振周波数が微調整され、周波数系ループでＶＣＯ７の発
振周波数が粗調整されるのである。周波数系ループによ
りＶＣＯ７の発振周波数が粗調整されるので、ＰＬＬの
引き込みが短時間で可能になる。また、ＶＣＯ７の発振
周波数が所定値または所定範囲に入ったときに周波数誤
差信号は固定されるので、その後のＰＬＬは位相系ルー
プで制御されることになり、安定したＰＬＬの引き込み
を達成することができると共に、ジッタを低減すること
ができる。
【００２０】尚、第１及び第２乗算器１１及び１２にお
いて、位相系ループ及び周波数系ループの各誤差信号の
適切なレベルに減衰させることにより、ＰＬＬの特性を
所望の特性に設定することが可能である。また、係数α
及びβはＣＰＵ１０によって設定されるため、簡単にＰ
ＬＬの特性を変更することが可能である。
いて、位相系ループ及び周波数系ループの各誤差信号の
適切なレベルに減衰させることにより、ＰＬＬの特性を
所望の特性に設定することが可能である。また、係数α
及びβはＣＰＵ１０によって設定されるため、簡単にＰ
ＬＬの特性を変更することが可能である。
【００２１】図２は図１の周波数検出器９の具体例を示
す図である。２１はＣＰＵ１０によって設定される分周
値ｎに応じてＶＣＯ７の発振信号ｆｖｃｏを分周するプ
ログラマブル分周器、２２はプログラマブル分周器２１
の出力が入力されるイネーブル端子を有し、イネーブル
期間基準信号ｆｃｋをクロックとしてカウントする第１
カウンタである。発振信号ｆｖｃｏの周波数が高いとイ
ネーブル期間が短くなり、第１カウンタ２２のカウント
値ＣＮＴ１が小さくなり、逆に発振信号ｆｖｃｏの周波
数が低いとカウント値ＣＮＴ１は大きくなる。よって、
カウント値ＣＮＴ１によって発振周波数ｆｖｃｏの周波
数の高低を判別することができる。
す図である。２１はＣＰＵ１０によって設定される分周
値ｎに応じてＶＣＯ７の発振信号ｆｖｃｏを分周するプ
ログラマブル分周器、２２はプログラマブル分周器２１
の出力が入力されるイネーブル端子を有し、イネーブル
期間基準信号ｆｃｋをクロックとしてカウントする第１
カウンタである。発振信号ｆｖｃｏの周波数が高いとイ
ネーブル期間が短くなり、第１カウンタ２２のカウント
値ＣＮＴ１が小さくなり、逆に発振信号ｆｖｃｏの周波
数が低いとカウント値ＣＮＴ１は大きくなる。よって、
カウント値ＣＮＴ１によって発振周波数ｆｖｃｏの周波
数の高低を判別することができる。
【００２２】２３は第１カウンタ２２のカウント値ＣＮ
Ｔ１を所定範囲と比較する第１比較器であり、所定範囲
はＣＰＵ１０から入力される目標値ＴＧＴ及び周波数範
囲ＲＮＧ１により決まり、下限値がＴＧＴ−ＲＮＧ１に
また上限値がＴＧＴ＋ＲＮＧ１に設定される。２４は第
１比較器２３の比較結果に応じてアップまたはダウンカ
ウントし、そのカウント値を周波数誤差信号として出力
するアップダウンカウンタである。アップダウンカウン
タ２４は、カウント値ＣＮＴ１が上限値より大きい場合
ダウンカウントされ、カウント値ＣＮＴ１が下限値より
小さい場合アップカウントされ、そして下限値及び上限
値の範囲に入るとカウント値を保持する。
Ｔ１を所定範囲と比較する第１比較器であり、所定範囲
はＣＰＵ１０から入力される目標値ＴＧＴ及び周波数範
囲ＲＮＧ１により決まり、下限値がＴＧＴ−ＲＮＧ１に
また上限値がＴＧＴ＋ＲＮＧ１に設定される。２４は第
１比較器２３の比較結果に応じてアップまたはダウンカ
ウントし、そのカウント値を周波数誤差信号として出力
するアップダウンカウンタである。アップダウンカウン
タ２４は、カウント値ＣＮＴ１が上限値より大きい場合
ダウンカウントされ、カウント値ＣＮＴ１が下限値より
小さい場合アップカウントされ、そして下限値及び上限
値の範囲に入るとカウント値を保持する。
【００２３】従って、発振周波数ｆｖｃｏが高いと周波
数誤差信号が大きくなる方向に更新され、ＶＣＯ７の発
振周波数ｆｖｃｏが低くなる方向に制御され、発振周波
数ｆｖｃｏが低いと周波数誤差信号が小さくなる方向に
更新され、ＶＣＯ７の発振周波数ｆｖｃｏが高くなる方
向に制御される。発振周波数ｆｖｃｏが所定の範囲に入
ると周波数誤差信号は固定され、図１のＰＬＬ回路の周
波数系ループによる周波数制御が完了する。
数誤差信号が大きくなる方向に更新され、ＶＣＯ７の発
振周波数ｆｖｃｏが低くなる方向に制御され、発振周波
数ｆｖｃｏが低いと周波数誤差信号が小さくなる方向に
更新され、ＶＣＯ７の発振周波数ｆｖｃｏが高くなる方
向に制御される。発振周波数ｆｖｃｏが所定の範囲に入
ると周波数誤差信号は固定され、図１のＰＬＬ回路の周
波数系ループによる周波数制御が完了する。
【００２４】図２においては、周波数範囲ＲＮＧ１を任
意に設定することが可能である。周波数範囲ＲＮＧ１を
小さくすることにより、周波数系ループによりＶＣＯ７
の発振周波数を狭い範囲で収束させることが可能であ
る。これによりＰＬＬの引き込み時間を短縮が可能であ
る。また、電源電圧や温度による変動、また経時変化に
よってＶＣＯ７の発振周波数が変動しても、周波数検出
器９によりＶＣＯ７の発振周波数を補正することができ
る。
意に設定することが可能である。周波数範囲ＲＮＧ１を
小さくすることにより、周波数系ループによりＶＣＯ７
の発振周波数を狭い範囲で収束させることが可能であ
る。これによりＰＬＬの引き込み時間を短縮が可能であ
る。また、電源電圧や温度による変動、また経時変化に
よってＶＣＯ７の発振周波数が変動しても、周波数検出
器９によりＶＣＯ７の発振周波数を補正することができ
る。
【００２５】ところで、第１カウンタ２２のカウント値
ＣＮＴ１は、周期１／（ｆｖｃｏ／ｎ）あたりの基準信
号ｆｃｋの数に相当し、それは１ｓｅｃあたりの基準信
号数の比率に等しいので、この関係を示すと次の式のよ
うになる。
ＣＮＴ１は、周期１／（ｆｖｃｏ／ｎ）あたりの基準信
号ｆｃｋの数に相当し、それは１ｓｅｃあたりの基準信
号数の比率に等しいので、この関係を示すと次の式のよ
うになる。
【００２６】
【数１】
【００２７】となる。さらに、式（１）をカウント値Ｃ
ＮＴ１について変形すると、
ＮＴ１について変形すると、
【００２８】
【数２】
【００２９】になる。分周値ｎ及び基準信号の周波数が
ある値に固定されているとすると、所望の発振周波数ｆ
ｖｃｏを得ようとする場合のカウント値ＣＮＴ１が得ら
れる。そのカウント値ＣＮＴ１に基づいて目標値ＴＮＴ
及び周波数範囲ＲＮＧ１が設定される。
ある値に固定されているとすると、所望の発振周波数ｆ
ｖｃｏを得ようとする場合のカウント値ＣＮＴ１が得ら
れる。そのカウント値ＣＮＴ１に基づいて目標値ＴＮＴ
及び周波数範囲ＲＮＧ１が設定される。
【００３０】また。式（１）を発振周波数ｆｖｃｏにつ
いて変形すると、
いて変形すると、
【００３１】
【数３】
【００３２】となる。上記のように目標値ＴＧＴがカウ
ント値ＣＮＴ１に基づいて設定されるので、発振周波数
ｆｖｃｏは基準信号周波数ｆｃｋ、目標値ＴＧＴ及び分
周値ｎを変更することにより任意に設定することが可能
である。その為、汎用のＶＣＯを使用することが可能で
ある。さらには、基準周波数ｆｃｋが固定であっても、
分周値ｎや目標値ＴＧＴによって任意に発振周波数ｆｖ
ｃｏを変更することが可能なので、図１の基準信号発生
回路８に汎用の発振子を使用することができると共に、
他ブロックで使用される発振子を兼用で使用することで
きる。
ント値ＣＮＴ１に基づいて設定されるので、発振周波数
ｆｖｃｏは基準信号周波数ｆｃｋ、目標値ＴＧＴ及び分
周値ｎを変更することにより任意に設定することが可能
である。その為、汎用のＶＣＯを使用することが可能で
ある。さらには、基準周波数ｆｃｋが固定であっても、
分周値ｎや目標値ＴＧＴによって任意に発振周波数ｆｖ
ｃｏを変更することが可能なので、図１の基準信号発生
回路８に汎用の発振子を使用することができると共に、
他ブロックで使用される発振子を兼用で使用することで
きる。
【００３３】図２においては、図１のＰＬＬ回路のロッ
クを検出する回路も示してある。図１のＰＬＬは周波数
系ループでＶＣＯ７の発振周波数が制御されてもロック
しているとは限らない。ＰＬＬがロックすると、ＶＣＯ
７の発振周波数が所定時間以上非常に狭い範囲に入って
いることを利用してロックを検出する。
クを検出する回路も示してある。図１のＰＬＬは周波数
系ループでＶＣＯ７の発振周波数が制御されてもロック
しているとは限らない。ＰＬＬがロックすると、ＶＣＯ
７の発振周波数が所定時間以上非常に狭い範囲に入って
いることを利用してロックを検出する。
【００３４】図２において、２５は第１カウンタ２２の
カウント値ＣＮＴ１を所定範囲と比較する第２比較器で
あり、所定範囲はＣＰＵ１０から入力される目標値ＴＧ
Ｔ及び周波数範囲ＲＮＧ２により決まり、下限値がＴＧ
Ｔ−ＲＮＧ２にまた上限値がＴＧＴ＋ＲＮＧ２に設定さ
れる。カウント値ＣＮＴ１がＴＧＴ±ＲＮＧ２の範囲に
はいると、第２比較器２５からイネーブル信号が出力さ
れる。２６は第２比較器２５のイネーブル信号の期間基
準信号ｆｃｋをカウントする第２カウンタであり、２７
は第２カウンタ２６のカウント値ＣＮＴ２がしきい値以
上になったときロック検出信号を出力する第３比較器で
ある。上記の回路により、ＶＣＯ７の発振周波数が所定
時間以上非常に狭い範囲に入っていることを検出するこ
とができる。
カウント値ＣＮＴ１を所定範囲と比較する第２比較器で
あり、所定範囲はＣＰＵ１０から入力される目標値ＴＧ
Ｔ及び周波数範囲ＲＮＧ２により決まり、下限値がＴＧ
Ｔ−ＲＮＧ２にまた上限値がＴＧＴ＋ＲＮＧ２に設定さ
れる。カウント値ＣＮＴ１がＴＧＴ±ＲＮＧ２の範囲に
はいると、第２比較器２５からイネーブル信号が出力さ
れる。２６は第２比較器２５のイネーブル信号の期間基
準信号ｆｃｋをカウントする第２カウンタであり、２７
は第２カウンタ２６のカウント値ＣＮＴ２がしきい値以
上になったときロック検出信号を出力する第３比較器で
ある。上記の回路により、ＶＣＯ７の発振周波数が所定
時間以上非常に狭い範囲に入っていることを検出するこ
とができる。
【００３５】尚、図２の第１及び第２カウンタ２２及び
２６は、カウント中にイネーブル信号の入力がとぎれる
と自動的にリセットされるものである。
２６は、カウント中にイネーブル信号の入力がとぎれる
と自動的にリセットされるものである。
【００３６】
【発明の効果】本発明に依れば、位相系ループと周波数
系ループとを備え、位相系ループでＶＣＯの発振周波数
が微調整され、周波数系ループでＶＣＯの発振周波数が
粗調整される。その為、短時間かつ安定したＰＬＬの引
き込みが可能になる。
系ループとを備え、位相系ループでＶＣＯの発振周波数
が微調整され、周波数系ループでＶＣＯの発振周波数が
粗調整される。その為、短時間かつ安定したＰＬＬの引
き込みが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すブロック図である。
【図２】図１の周波数検出器９の具体例を示すブロック
図である。
図である。
【図３】従来例を示すブロック図である。
２ 分周器 ３ 位相比較器 ４ ループフィルタ ５ ＰＷＭ回路 ６ ＬＰＦ ７ ＶＣＯ ８ 基準信号発生器 ９ 周波数検出器 １０ ＣＰＵ １１、１２ 乗算器 １３ 加算器
Claims (5)
- 【請求項１】 発振周波数と入力信号との位相誤差に応
じて発振周波数信号を制御するＰＬＬ回路において、 前記発振周波数信号及び基準信号に応じて、発振周波数
の誤差を検出する周波数検出器を備え、 周波数検出器の出力信号に応じて発振周波数を補正する
ことを特徴とするＰＬＬ回路。 - 【請求項２】 少なくとも、電圧制御型発振器、入力信
号と電圧制御発振器の出力発振信号との位相差を検出す
る位相比較器と、前記位相差に応じて前記電圧制御型発
振器の周波数を制御するための信号を出力するループフ
ィルタと、さらに、前記周波数検出器及びループフィル
タの出力信号を加算する加算器とを備えることを特徴と
する請求項１記載のＰＬＬ回路。 - 【請求項３】 前記周波数検出器は、 前記電圧制御型発振器の出力信号の周波数をカウントす
る第１カウンタと、 該第１カウンタのカウント値が所定値または所定の範囲
に対して、大きいか、小さいか、または等しいか検出す
る比較器と、 該比較器の検出結果に応じてアップまたはダウンカウン
トするアップダウンカウンタとから成り、前記アップダ
ウンカウンタのカウント値を出力信号とすることを特徴
とする請求項１記載のＰＬＬ回路。 - 【請求項４】 前記ループフィルタの出力信号及び第１
係数を乗算する第１乗算器と、前記周波数検出器の出力
信号及び第２係数を乗算する第２乗算器を備えることを
特徴とする請求項２記載のＰＬＬ回路。 - 【請求項５】 さらに、前記電圧制御型発振器の出力信
号の周波数をカウントする第１カウンタと、 該第１カウンタのカウント値が所定値または所定の範囲
に対して、等しいことを検出する比較器と、 該比較器の検出結果が所定時間以上継続されると、ＰＬ
Ｌ回路がロックしたことを示すロック検出信号を発生す
ることを特徴とする請求項１記載のＰＬＬ回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11083778A JP2000278124A (ja) | 1999-03-26 | 1999-03-26 | Ｐｌｌ回路 |
| TW089104687A TW465192B (en) | 1999-03-26 | 2000-03-15 | Phase locked loop |
| US09/532,287 US6351164B1 (en) | 1999-03-26 | 2000-03-23 | PLL circuit |
| KR10-2000-0014968A KR100438631B1 (ko) | 1999-03-26 | 2000-03-24 | Ｐｌｌ 회로 |
| DE60007679T DE60007679T2 (de) | 1999-03-26 | 2000-03-27 | PLL Schaltkreis |
| EP00302463A EP1039640B1 (en) | 1999-03-26 | 2000-03-27 | PLL circuit |
| CNB001048031A CN1207847C (zh) | 1999-03-26 | 2000-03-27 | 锁相环电路 |
| AT00302463T ATE257986T1 (de) | 1999-03-26 | 2000-03-27 | Pll schaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11083778A JP2000278124A (ja) | 1999-03-26 | 1999-03-26 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000278124A true JP2000278124A (ja) | 2000-10-06 |
Family
ID=13812085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11083778A Pending JP2000278124A (ja) | 1999-03-26 | 1999-03-26 | Ｐｌｌ回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6351164B1 (ja) |
| EP (1) | EP1039640B1 (ja) |
| JP (1) | JP2000278124A (ja) |
| KR (1) | KR100438631B1 (ja) |
| CN (1) | CN1207847C (ja) |
| AT (1) | ATE257986T1 (ja) |
| DE (1) | DE60007679T2 (ja) |
| TW (1) | TW465192B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6891402B2 (en) | 2001-11-21 | 2005-05-10 | Nec Corporation | Clock's out-of-synchronism state detection circuit and optical receiving device using the same |
| JP2010088071A (ja) * | 2008-10-03 | 2010-04-15 | Furuno Electric Co Ltd | 基準信号発生装置 |
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|---|---|---|---|---|
| US6633621B1 (en) * | 2000-03-20 | 2003-10-14 | Motorola, Inc. | Apparatus and method for synchronizing a clock using a phase-locked loop circuit |
| FI108688B (fi) | 2000-06-30 | 2002-02-28 | Nokia Corp | Menetelmä ja järjestely taajuuden asettamiseksi |
| EP1382172B1 (en) * | 2001-03-30 | 2008-10-15 | M&FC Holding, LLC | Enhanced wireless packet data communication system, method, and apparatus apllicable to both wide area networks and local area networks |
| JP3555883B2 (ja) * | 2001-06-08 | 2004-08-18 | 日本電気株式会社 | クロック再生方法及び受信クロック生成装置 |
| CN100403672C (zh) * | 2002-08-26 | 2008-07-16 | 联发科技股份有限公司 | 使用双模式相位频率检测器的锁相环 |
| JP4260034B2 (ja) * | 2004-01-30 | 2009-04-30 | 三洋電機株式会社 | クロック生成方法及びクロック生成装置 |
| DE102004007588B4 (de) * | 2004-02-17 | 2016-01-21 | Michael Gude | Frequenzgenerator mit digital einstellbarer Frequenz |
| WO2005086705A2 (en) * | 2004-03-04 | 2005-09-22 | Arizona Board Of Regents For And On Behalf Of Arizona State University | Methods and apparatus for electric supply |
| US7693247B2 (en) * | 2005-09-26 | 2010-04-06 | Infineon Technologies Ag | Phase locked loop having reduced inherent noise |
| US7545900B2 (en) * | 2005-11-15 | 2009-06-09 | Lsi Corporation | Low jitter and/or fast lock-in clock recovery circuit |
| JP4232120B2 (ja) * | 2006-12-22 | 2009-03-04 | 日本電気株式会社 | Ｐｌｌ回路及びディスク装置 |
| TWI372522B (en) * | 2007-01-10 | 2012-09-11 | Mstar Semiconductor Inc | Clock generator and associated self-test and switching-control method |
| US8040994B1 (en) * | 2007-03-19 | 2011-10-18 | Seagate Technology Llc | Phase coefficient generation for PLL |
| KR100944497B1 (ko) * | 2007-06-25 | 2010-03-03 | 삼성전자주식회사 | 디지털 주파수 검출기 및 이를 이용한 디지털 ｐｌｌ |
| CN101677236B (zh) * | 2008-09-19 | 2013-02-13 | 阿尔特拉公司 | 用于调整反馈时钟信号的数字环路滤波器和方法 |
| CN104330966B (zh) * | 2014-10-22 | 2017-02-08 | 中国人民解放军信息工程大学 | 多模高精度时间、频率标准设备 |
| CN107005243B (zh) * | 2014-10-23 | 2019-06-25 | 美国莱迪思半导体公司 | 具有次谐波锁定阻止功能的锁相环 |
| JP6720672B2 (ja) * | 2016-04-25 | 2020-07-08 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
| DE102016115657A1 (de) * | 2016-08-23 | 2018-03-01 | Infineon Technologies Ag | Phasenregelkreis |
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| KR950007435B1 (ko) * | 1991-10-25 | 1995-07-10 | 삼성전자주식회사 | 클럭 복원 회로 |
| DE59309625D1 (de) | 1992-10-02 | 1999-07-08 | Siemens Ag | Filter zur Einstellung der Bandbreite eines Regelkreises |
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| US5572558A (en) | 1994-11-17 | 1996-11-05 | Cirrus Logic, Inc. | PID loop filter for timing recovery in a sampled amplitude read channel |
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1999
- 1999-03-26 JP JP11083778A patent/JP2000278124A/ja active Pending
-
2000
- 2000-03-15 TW TW089104687A patent/TW465192B/zh not_active IP Right Cessation
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| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |