CN1269640A - 锁相环电路 - Google Patents

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Abstract

时间短且稳定的PLL。在由分频器2对VC07的振荡信号进行分频之后,将其输入到相位比较器3中。由相位比较器3控制分频器2与参考信号的相位差,通过由环形滤波器4使相位误差平坦化,可得到相位误差信号。另外,还把VC07的振荡信号输入到频率检测器9中,检测是否进入了规定值或规定范围,根据其检测结果,输出频率误差信号。在对频率误差信号及相位误差信号进行了加法运算之后,将其作为控制信号输入到VC07中,来控制振荡频率。

Description

锁相环电路
本发明涉及例如作为再生与数字电视的基带信号等数字信号同步的时钟的电路来使用的，优选的PLL电路。
近年来，在电视和广播等的无线电广播中，开发了数字数据的收发新技术，通过卫星的数字电视广播和在一部分国家中的地面数字电视广播，已经实用化了。在对这样的数字电视的数字数据进行解调时，必须利用与数字数据同步的时钟来进行解调。因此，在数字解调电路中，具备时钟再生电路，用来再生在数字数据中所包含的时钟。一般来说，如图3所示，这样的时钟再生电路由以数字数据作为参考信号的PLL电路构成。再者，利用再生时钟来进行解调并不局限于数字电视信号，可以说，是数字解调的总体。
在图3中，首先，从可根据控制电压来控制其振荡频率的VCOX(电压控制型晶体振荡器)1发生振荡信号，由分频器2对该振荡信号进行分频。其后，由相位比较器3来检测参考信号、与VCXO1的分频输出信号的相位差，输出对应于相位差的数字信号。由环形滤波器4把相位比较器3的输出数据平坦化，并将其输入到脉冲宽度调制(PWM)电路5中。
PWM电路5根据环形滤波器4的输出数据，发生PWM脉冲。PWM电路5根据环形滤波器4的输出数据，输出具有『H』及『L』电平比的脉冲。PWM脉冲是频率恒定的脉冲，但是，『H』电平的宽度与『L』电平的宽度之比、即占空比，根据输入数据而发生变化。例如，在环形滤波器4的输出数据大的情况下，PWM脉冲的『H』电平的宽度变宽，占空比变大。相反，在环形滤波器4的输出数据小的情况下，PWM脉冲的『L』电平的宽度变宽，占空比变小。
把PWM脉冲输入到LPF6中，LPF6通过除去PWM脉冲的高频分量、并加以平滑，来进行数一模变换。如果PWM脉冲的占空比大，则LPF6的输出电平变高，还有，如果PWM脉冲的占空比小，则LPF6的输出电平变低。把LPF6的输出信号施加到VCXO1上，根据LPF6的输出信号来控制VCXO1的振荡频率。
在图3的电路中，VCXO1是由相位比较器3根据参考信号与VCXO1的输出信号的相位误差来控制的，以使得VCXO1的振荡频率实质上与参考信号的频率一致的方式来控制PLL电路。
在图3的PLL电路中，由于以高精度来设定振荡频率，故作为振荡器使用了VCXO。由于VCXO需要石英振子或变容二极管，故在把图3的电路集成化方面，是不理想的。还有，在卫星数字电视广播等中，由于基带传送速度随国家和地区而不同，故在使用可变频率范围窄的VCXO时，需要对每一个目的地来改变石英振子。
为了消除上述不良情况，使用可变频率范围宽的VCO(电压控制振荡器)，使用一个VCO就能与全部目的地对应。但是，存在下述问题，为了使VCO的可变频率范围宽而引起PLL的引入时间变长，或者，由于制造上的工艺离散性而引起VCO本身的振荡频率偏离，由此，使得PLL不能引入。
在本发明的根据振荡频率信号与输入信号的相位误差对振荡频率信号进行控制的PLL电路中，其特征在于：具备根据上述振荡频率信号及基准信号来检测振荡频率的误差的频率检测器，根据频率检测器的输出信号来补正振荡频率。
其特征在于，至少具备：电压控制型振荡器；相位比较器，检测输入信号、与电压控制型振荡器的输出振荡信号的相位差；环形滤波器，根据上述相位差输出控制上述电压控制型振荡器的频率用的信号；以及加法器，对上述频率检测器及环形滤波器的输出信号进行加法运算。
其特征在于，上述频率检测器特别由下列部分构成：第1计数器，对上述电压控制型振荡器的输出信号的频率进行计数；比较器，检测该第1计数器的计数值是大于、小于、还是等于规定值或规定的范围；以及加减计器，根据该比较器的检测结果，进行加计数或减计数，把上述加减计数器的计数值作为上述频率检测器的输出信号。
其特征在于，还具备：第1乘法器，对上述环形滤波器的输出信号及第1系数进行乘法运算；以及第2乘法器，对上述频率检测器的输出信号及第2系数进行乘法运算。
其特征在于，进而具备：第1计数器，对上述电压控制型振荡器的输出信号的频率进行计数；以及比较器，检测该第1计数器的计数值等于规定值或规定的范围的情况，如果该比较器的检测结果持续了规定时间以上，则发生表示PLL电路已锁定的情况的锁定检测信号。
按照本发明，利用频率检测器来检测振荡频率的误差，根据该误差，对振荡频率进行粗调。另外，根据振荡频率信号与输入信号的相位误差，对振荡频率进行微调。
图1为示出本发明的实施例的框图；
图2为示出图1的频率检测器9的具体例的框图；以及
图3为示出现有例的框图。
图1为示出本发明的实施例的图，7为根据控制信号对其振荡频率进行控制的VCO，8为发生固定频率的基准信号的基准信号发生器，9为频率检测器，根据VCO7的振荡信号及基准信号，来检测VCO7的振荡频率与所希望的频率之误差，10为CPU，输出在利用频率检测器9对误差频率进行检测时成为目标的频率、以及系数α和β，11为根据系数α使环形滤波器4的输出数据衰减的第1乘法器，12为根据系数β使频率检测器9的输出数据衰减的第2乘法器，13为对第1及第2乘法器11及12的输出数据进行加法运算的加法器。再有，图1中，对于与现有例相同的电路标以相同的符号，省略其说明。
在图1的PLL电路中，具备通过相位比较器3的相位系统环和通过频率检测器9的频率系统环。由加法器13对作为相位系统环的相位误差信号的环形滤波器4的输出数据、和作为频率系统环的频率误差信号的频率检测器9的输出数据进行加法运算。把加法器13的输出数据施加到PWM电路5上，输出根据该输出数据的大小而设定了占空比的PWM脉冲。由LPF6把PWM脉冲模拟变换成为控制信号，根据控制信号来调整VCO7的振荡频率。
在由分频器2对VCO7的振荡信号进行分频之后，将其输入到相位比较器3中。由相位比较器3控制分频器2与参考信号的相位差，通过由环形滤波器4使相位误差平坦化，可得到相位误差信号。因此，由相位系统环对VCO7的振荡频率进行控制，以使VCO7的振荡信号与参考信号的相位一致。
另外，还把VCO7的振荡信号输入到频率检测器9中。在频率检测器9中，以基准信号发生器8的基准信号为基准，对VCO7的振荡频率进行计测，并检测所计测的振荡频率是否进入了由CPU10设定的规定值或规定范围。如果所计测的振荡频率不在规定值或规定范围内，则由频率检测器9输出对VCO7进行控制用的数字数据，以使VCO7的振荡频率进入规定值或规定范围内。更新作为频率误差信号的数字数据，一直到VCO7的振荡频率进入规定值及规定范围内。其后，如果VCO7的振荡频率进入规定值或规范内，频率检测器9就把在该瞬间的数字设定为固定值。因而，由频率系统环对VCO7进行控制，以使VCO7的振荡频率进入规定值或规定范围内。
如上所述，由相位系统环对VCO7的振荡频率进行微调，由频率系统环对VCO7的振荡频率进行粗调。由于由频率系统环来粗调VCO7的振荡频率，故可在短时间内实现PLL的引入。另外，由于当VCO7的振荡频率进入规定值或规定范围内时把频率误差信号固定，故其后由相位系统环来控制PLL，由此，可达到稳定了的PLL引入，同时，可减少跳动。
再有，通过在第1及第2乘法器11及12中使相位系统环及频率系统环的各误差信号衰减到适当的电平，可把PLL的特性设定成所希望的特性。另外，由于系数α和β由CPU10来设定，故可简单地变更PLL的特性。
图2为示出图1的频率检测器9的具体例的图。21为可编程序分频器，根据由CPU10设定的分频值n对VCO7的振荡信号fvco进行分频，22为第1计数器，具有输入可编程序分频器21的输出的允许端子，以允许期间的基准信号fck作为时钟，进行计数。如果振荡信号fvco的频率高，则允许期间变短，第1计数器22的计数值CNT1变小，反之，如果振荡信号fvco的频率低，则计数值CNT1变大。因此，可根据计数值CNT1来判别振荡频率fvco的频率高低。
23为把第1计数器22的计数值CNT1与规定范围进行比较的第1比较器，规定范围根据由CPU10输入的目标值TGT及频率范围RNG1来确定，将下限值设定为TGT-RNG1，另外，将上限值设定为TGT+RNG1。24为加减计数器，根据第1比较器23的比较结果，进行加或减计数，将其计数值作为频率误差信号而输出。加减计数器24在计数值CNT1比上限值大的情况下，进行减计数，在计数值CNT1比下限值小的情况下，进行加计数，而且，如果进入下限值与上限值的范围内，则保持该计数值。
因而，如果振荡频率fvco高，就更新成频率误差信号变大的方向，控制成vco7的振荡频率fvco变低的方向，如果振荡频率fvco低，就更新成频率误差信号变小的方向，控制成vco7的振荡频率fvco变高的方向。如果振荡频率fvco进入规定范围内，就把频率误差固定，结束利用图1的PLL电路的频率系统环的频率控制。
在图2中，可任意地设定频率范围RNG1。通过减小频率范围RNG1，可以利用频率系统环使VCO7的振荡频率收敛到窄范围内。由此，可缩短PLL的引入时间。另外，即使由于电源电压及温度的变动，还有，时间变化使VCO7的振荡频率发生变动，也可以利用频率检测器9来补正VCO7的振荡频率。
可是，由于第1计数器22的计数值CNT1相当于每1/(fvco/n)周期的基准信号fck之个数，该个数等于每1秒钟的基准信号个数之比，故可将这一关系示为下式：[式1]
      CNT1：1/(fvco/n)≈fck：1秒成为：    fvco/n≈fck/CNT1               ……(1)如果进而把式(1)对计数值CNT1进行变形，则成为：[式2]
      CNT1≈fck·n/fvco              ……(2)在将要把分频值n及基准信号的频率固定于某值时，可得到在想要得到所希望的振荡频率fvco的情况下的计数值CNT1。可根据该计数值CNT1，来设定目标值TGT及频率范围RNG1。
另外，如果把式(1)对振荡频率fvco进行变形，则成为：[式3]
      fvco≈fck·n/CNT1              ……(3)如上所述，由于根据计数值CNT1来设定目标值TGT，故通过变更基准信号频率fck、目标值TGT及分频值n，可任意设定振荡频率fvco。因此，可以使用通用的vco。由于即使基准频率fck进而是固定的，也可以利用分频值n式目标值TGT而任意地变更振荡频率fvco，故在图1的基准信号发生电路8中，可以使用通用的振子，同时，也可以兼用可在其它组件中使用的振子。
图2中，还示出了对图1的PLL电路的锁定进行检测的电路。即使由频率系统环来控制VCO7的振荡频率，图1的PLL也不一定锁定。如果PLL锁定了，则利用VCO7的振荡频率在规定的时间以上进入了非常窄范围内的情况，来检测锁定。
图2中，25为把第1计数器22的计数值CNT1与规定范围进行比较的第2比较器，规定范围根据由CPU10输入的目标值TGT及频率范围RNG2来确定，将下限值设定为TGT-RNG2，另外，将上限值设定为TGT+RNG2。如果计数值CNT1进入TGT±RNG2的范围内，则由第2比较器25输出允许信号。26为第2计数器，对第2比较器25的允许信号期间的基准信号fck进行计数，27为第3比较器，当第2计数器26的计数值CNT2变成阈值以上时，输出锁定检测信号。利用上述电路，可检测VCO7的振荡频率在规定的时间以上进入了非常窄的范围内的情况。
再者，图2的第1及第2计数器22及26，如果在计数中允许信号的输入中断了，则自动地被复位。
按照本发明，具备相位系统环和频率系统环，由相位系统环对VCO的振荡频率进行微调，由频率系统环对VCO的振荡频率进行粗调。因此，可实现时间短且稳定的PLL的引入。

Claims (5)

1.一种PLL电路，根据振荡频率信号与输入信号的相位误差对振荡频率信号进行控制，其特征在于：
具备根据上述振荡频率信号及基准信号来检测振荡频率的误差的频率检测器，
根据频率检测器的输出信号来补正振荡频率。
2.根据权利要求1中所述的PLL电路，其特征在于，至少具备：
电压控制型振荡器；
相位比较器，检测输入信号、与电压控制型振荡器的输出振荡信号的相位差；
环形滤波器，根据上述相位差输出控制上述电压控制型振荡器的频率用的信号；以及
加法器，对上述频率检测器及环形滤波器的输出信号进行加法运算。
3.根据权利要求1中所述的PLL电路，其特征在于，上述频率检测器包括：
第1计数器，对上述电压控制型振器的输出信号的频率进行计数；
比较器，检测该第1计数器的计数值是大于、小于、还是等于规定值或规定的范围；以及
加减计数器，根据该比较器的检测结果，进行加计数或减计数，
把上述加减计数器的计数值作为输出信号。
4.根据权利要求2中所述的PLL电路，其特征在于，还具备：
第1乘法器，对上述环形滤波器的输出信号及第1系数进行乘法运算；以及
第2乘法器，对上述频率检测器的输出信号及第2系数进行乘法运算。
5.根据权利要求1中所述的PLL电路，其特征在于，进而具备：
第1计数器，对上述电压控制型振荡器的输出信号的频率进行计数；以及
比较器，检测该第1计数器的计数值等于规定值或规定的范围，
如果该比较器的检测结果持续了规定时间以上，则发生表示PLL电路已锁定的锁定检测信号。
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