KR0157569B1 - 심볼클럭 복원장치 - Google Patents

심볼클럭 복원장치

Info

Publication number
KR0157569B1
KR0157569B1 KR1019950034438A KR19950034438A KR0157569B1 KR 0157569 B1 KR0157569 B1 KR 0157569B1 KR 1019950034438 A KR1019950034438 A KR 1019950034438A KR 19950034438 A KR19950034438 A KR 19950034438A KR 0157569 B1 KR0157569 B1 KR 0157569B1
Authority
KR
South Korea
Prior art keywords
frequency
signal
symbol clock
phase difference
fixed frequency
Prior art date
Application number
KR1019950034438A
Other languages
English (en)
Other versions
KR970024707A (ko
Inventor
최장진
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950034438A priority Critical patent/KR0157569B1/ko
Publication of KR970024707A publication Critical patent/KR970024707A/ko
Application granted granted Critical
Publication of KR0157569B1 publication Critical patent/KR0157569B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

본 발명은 디지탈 복조시스템의 심볼클럭(Symbol Clock) 복원장치에 관한 것이다. 본 발명에 의한 심볼클럭 복원장치는 고가의 전압제어수정발진기(VCXO) 대신 보다 저가인 고정주파수의 수정발진기를 사용하며, 고정주파수를 가변하여 원하는 발진주파수를 얻은 다음, 이로부터 심볼클럭을 복원한다. 따라서, 다수개의 전압제어수정발진기를 사용하는 기존의 방식에 비해, 본 발명은 1개의 수정발진자를 사용하므로써 고집적화, 저가격화를 구현해야 하는 민생용 디지탈 방송수신기등에 사용될 IC제작을 용이하게 하는 효과를 가져온다.

Description

심볼클럭 복원장치
제1도는 일반적인 심볼클럭 복원장치를 나타낸 구성도.
제2도는 본 발명에 의한 심볼클럭 복원장치를 나타낸 구성도.
제3도는 제2도에서 지연신호발생기(46)를 나타낸 상세구성도.
제4도는 본 발명의 동작을 설명하기 위한 신호타이밍도.
* 도면의 주요부분에 대한 부호의 설명
30,32 : A/D변환기 34 : 타이밍오차추출기
36 : 저역통과필터 38 : 가산기
40 : 적분기 42 : 어드레스발생기
44 : 고정주파수발진기 46 : 지연신호발생기
48 : 멀티플렉서1~16 : 지연기
본 발명은 디지탈 복조시스템의 심볼클럭(Symbol Clock) 복원장치에 관한 것으로, 특히 고정주파수로부터 얻은 다른 발진주파수를 이용하여 다양한 속도로 전송되는 변조신호에서 심볼클럭을 복원할 수 있도록 하는 장치에 관한 것이다.
제1도는 일반적으로 디지탈 위성방송 수신기등에 사용되는 QPSK(Quadrature Phase Shift Keying) 복조시스템에서의 심볼클럭 복원장치를 나타낸 구성도이다. 제1도의 심볼클럭 복원장치는 송신측으로부터 전송된 신호를 직각복조한 아날로그기저대역신호를 입력받는다. 제1A/D변환기(10)는 이중 동위상성분(I)의 아날로그기저대역신호를 전압제어발진기(20)로 부터 인가받는 주파수에 따라 표본화한다. 마찬가지로, 제2A/D변환기(12)는 직각위상성분(Q)의 아날로그기저대역신호를 표본화한다.
표본화된 디지탈신호에는 표본화주파수와 원래의 심볼클럭이 포함되어 있다. 여기서, 표본화주파수와 원래의 심블클럭의 위상과 주파수가 일치할 때 원래의 변조파에 포함된 것과 같은 심볼클럭이 복원된다. 타이밍오차추출기(14)는 디지탈변환된 신호를 인가받아 원래의 심볼클럭과 복원된 신호의 심볼클럭 사이에 위상차를 추출한다. 저역통과필터(16)는 위상차신호에서 저역성분신호만을 출력시켜 고역성분에 포함되어 있는 노이즈를 제거한다. D/A변환기(18)는 노이즈가 제거된 위상차신호를 인가받아 이를 아날로그소자인 전압제어발진기(20)에 공급하기 위하여 아날로그신호를 변환한다. 전압제어발진기(20)는 아날로그의 위상차신호를 인가받아 이에 비례하는 주파수를 발생하여 제 1 및 제2A/D변환기(10,12)로 공급한다. 이와 같은 제1도의 폐루프는 타이밍오차추출기(14)의 위상차가 '0(zero)'가 되는 방향으로 계속 구동된다.
이와 같은 일반적인 심볼클럭 복원장치에서 전압제어발진기(20)는 통상 수정진동자를 이용한 전압제어수정발진기(Voltage Controlled Crystal Oscillator; VCXO)를 사용한다. 그런데, 전압제어수정발진기(VCXO)는 출력주파수의 가변범위가 수백ppm 정도로 좁아 심볼클럭주파수를 다양하게 변화시킬 수가 없다. 심볼클럭주파수의 가변범위를 넓게 하기 위해서는 기본 발진주파수가 다른 다수개의 전압제어수정발진기(VCXO)를 사용하여야 한다.
따라서, 이와 같은 일반적인 심볼클럭 복원장치는 각기 다른 특성의 전압제어수정발진기(VCXO)를 제어해야 하므로 제어동작이 번거로운 불편함이 있었다. 또한, 다수의 발진소자를 사용하므로 고집적화에 불리하며, 전압제어수정발진기(VCXO)가 고가여서 저가격화를 이룰 수 없는 문제점이 있었다.
이와 같은 문제점들을 해결하기 위한 본 발명의 목적은 고가의 전압제어수정발진기(VCXO) 대신 보다 저가인 고정주파수발진기를 사용하고, 고정주파수를 가변하여 얻은 발진주파수를 이용하여 심볼클럭을 복원하는 장치를 제공함에 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 심볼클럭 복원장치는 아날로그기저대역신호를 표본화주파수에 따라 표본화하여 디지탈신호로 변환하는 아날로그/디지탈변환부, 상기 디지탈변환된 신호와 원래의 변조파에 포함된 심볼클럭 사이의 위상차를 검출하는 위상차검출부, 고정주파수를 발생하는 고정주파수발진기, 상기 고정주파수로부터 상기 위상차신호에 대응하는 가변발진주파수를 발생하여 상기 아날로그/디지탈변환부의 표본화주파수로 공급하는 가변주파수발생부를 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명을 상세히 설명하기로 한다.
제2도는 본 발명에 의한 디지탈 복조시스템의 심볼클럭 복원장치를 나타낸 구성도이다. 본 발명의 심볼클럭 복원장치는 먼저, 아날로그기저대역신호를 디지탈형태로 변환하기 위한 제 1 및 제2A/D변환기(30,32)를 구비한다. 제 1 및 제2A/D변환기(30,32)의 출력단에는 디지탈의 기저대역신호로부터 원래의 심볼클럭과 복원된 심볼클럭 사이의 위상차를 추출하기 위한 타이밍오차추출기(34)가 연결된다. 타이밍오차추출기(34)의 출력단에는 위상차신호에서 노이즈가 포함된 고역성분을 차단하기 위한 저역통과필터(36)가 연결된다.
저역통과필터(36)의 출력단에는 심볼클럭주파수를 원하는 대로 가변시키기 위하여 저역통과된 신호에 주파수비(Kr)를 더하여 출력하는 가산기(38)가 연결된다. 가산기(38)의 출력단에는 누적된 위상신호를 발생하기 위하여 누산기(401)와 플립플롭(402)으로 구성된 적분기(40)가 연결된다. 적분기(40)의 출력단에는 위상적분신호로부터 멀티플렉서(48)에 공급할 어드레스신호(ADDRESS)를 발생하는 어드레스발생기(42)가 연결된다.
한편, 본 발명의 심볼클럭 복원장치는 기존의 전압제어수정발진기(VCXO) 대신 고정주파수발진기(44)를 구비한다. 고정주파수발진기(44)의 출력단에는 고정주파수발진기(44)로부터 인가받는 기준주파수를 소정의 시간만큼씩 지연시켜 출력하기 위한 지연신호발생기(46)가 연결된다. 그리고, 지연신호발생기(46)의 출력단에는 어드레스발생기(42)로부터 인가받는 어드레스신호(ADDRESS)에 의해 지연된 신호들중 하나를 선택출력하여 A/D변환기들(30,32)로 궤환시키기 위한 멀티플렉서(48)가 연결된다.
제3도는 제2도에서 고정주파수발진기(44)와 지연신호발생기(46)를 나타낸 상세구성도이다. 먼저, 고정주파수발진기(44)는 수정진동자를 이용하여 고정주파수를 발생시킨다. 지연신호발생기(46)는 다수개의 지연기들(1~16)이 차례로 연결되어, 1차 지연된 신호(T0), 2차 지연된 신호(T1) …… 를 발생한다.
이와 같은 구성으로 된 본 발명에 의한 심볼클럭 복원장치의 동작을 제4도의 타이밍도를 참조하여 좀 더 자세히 설명하기로 한다.
본 발명에 의한 심볼클럭 복원장치에서, 제 1 및 제2A/D변환기(30,32)에는 직각복조된 아날로그기저대역신호(I,Q)가 입력된다. 제 1 및 제2A/D변환기(30,32)는 이 신호를 심볼클럭주파수에 따라 표본화하므로써 심볼클럭을 복원한다. 타이밍오차추출기(34)는 원래의 변조파와 복원된 신호에 포함된 심볼클럭 사이의 오차성분인 위상차신호를 추출한다. 저역통과필터(36)는 위상차신호에서 저역성분만을 출력하여 고역성분에 포함되어 있는 노이즈를 제거한다. 가산기(38)는 노이즈가 제거된 위상차신호에 주파수비(Kr)를 더하여 출력한다. 주파수비(Kr)는 심볼클럭주파수를 가변시키기 위한 값으로, 고정주파수발진기(44)로부터의 고정주파수와 멀티플렉서(48)의 출력주파수로 표현되는 함수이다.
적분기(40)는 현재 출력되는 위상차신호를 이용하여 이후의 심볼클럭 주파수를 제어하기 위한 값을 발생한다. 즉, 적분기(40)는 플립플롭(402)을 통해 위상을 지연시키고, 누산기(401)에서 소정시간 지연된 위상을 계속적으로 누적하므로써 적분된 위상신호를 출력한다. 어드레스발생기(42)는 적분기(40)로부터 출력되는 신호중 상위로부터 임의의 비트(본 발명에서는 4비트)만을 취하여 멀티플렉서(48)에 어드레스신호(ADDRESS)로 공급한다.
한편, 지연신호발생기(46)는 고정주파수발진기(44)로부터 인가받는 고정주파수를 다수의 지연기들(1~16)을 이용하여 소정시간만큼씩 지연시켜 출력한다. 여기서, 지연시간는 멀티플렉서(48)의 어드레스신호(ADDRESS)가 4비트 이므로 (고정주파수/24)가 된다. 예를 들어, 고정주파수의 발생주기가 16ns라면 각각의 지연시간은 16/24=1ns가 된다. 따라서, 지연신호발생기(46)는 1ns만큼씩 지연된 신호를 발생하여 멀티플렉서(48)로 출력한다. 제4도의 (a)는 이러한 지연신호들(T0~T15)을 나타내며, 멀티플렉서(48)는 어드레스신호(ADDRESS)에 따라 지연신호들(T0~T15)중 하나를 선택하여 출력한다(제4도의 (a)~(c) 참조). 여기서, 멀티플렉서(48)의 출력주기가 18ns라면 주파수비(Kr)는 (18-16)×224-4=221이 된다. 이와 같은 조건일 때 멀티플렉서(48)의 어드레스신호(ADDRESS)는 제4도에 도시한 바와 같이, T0, T2, T4…로 2씩 증가하는 신호가 된다. 그리고, 멀티플렉서(48)는 선택출력된 신호를 제 1 및 제2A/D변환기(30,32)에 궤환입력시킨다. 제4도의 (d)는 제1 및 제2A/D변환기(30,32)에서 멀티플렉서(48)의 출력주파수를 1/2분주하여 심볼클럭주파수로 사용하는 일 예를 나타낸다.
앞서도 언급한 바와 같이, 심볼클럭주파수는 고정주파수와 멀티플렉서(48)의 출력주파수의 함수인 주파수비(Kr)를 변경하므로써 고정주파수보다 큰 발진주파수를 얻을 수 있다.
이와 같이, 본 발명은 고가의 전압제어수정발진기(VCXO) 대신 보다 저가인 고정주파수발진기를 사용하고, 고정주파수로부터 원하는 발진주파수를 얻어 심볼클럭을 복원한다. 특히, 본 발명은 고정주파수와 발진주파수의 함수인 주파수비(Kr)만을 소프트웨어로 간단히 변경하므로써 발진주파수를 원하는 대로 가변할 수 있다.
따라서, 본 발명에 의한 심볼클럭 복원장치는 발진주파수의 가변범위를 넓히기 위해서 기존에 다수의 발진소자를 사용하는 것에 비해, 1개의 수정진동자만을 사용하므로 고집적화된 IC를 구현해야 하는 민생용 디지탈 방송 수신기나 통신등의 복조시스템의 제작을 용이하게 하는 효과를 가져온다.

Claims (4)

  1. 심볼클럭 복원장치에 있어서, 아날로그기저대역신호를 표본화주파수에 따라 표본화하여 디지탈신호로 변환하는 아날로그/디지탈변환부; 상기 디지탈변환된 신호와 원래의 변조파에 포함된 심볼클럭 사이의 위상차를 검출하는 위상차검출부; 고정주파수를 발생하는 고정주파수발진기; 상기 고정주파수로부터 상기 위상차신호에 대응하는 가변발진주파수를 발생하여 상기 아날로그/디지탈변환부의 표본화주파수로 공급하는 가변주파수발생부를 포함하는 심볼클럭 복원장치.
  2. 제1항에 있어서, 상기 가변주파수발생부는 상기 위상차신호를 적분하는 위상적분기; 상기 위상적분신호로부터 멀티플렉서에 공급할 어드레스신호를 발생하는 어드레스발생기; 상기 고정주파수를 소정시간만큼씩 지연시킨 신호들을 발생하여 멀티플렉서로 인가하는 지연신호발생기; 및 상기 어드레스신호에 따라 상기 지연신호들중 한개를 선택하여 상기 표본화주파수를 발생하는 멀티플렉서를 포함하는 심볼클럭 복원장치.
  3. 제2항에 있어서, 상기 위상차검출부와 가변주파수발생부 사이에는 멀티플렉서의 출력주파수를 가변하기 위하여, 상기 고정주파수와 멀티플렉서의 출력주파수의 함수인 주파수비를 상기 위상차신호에 더하여 출력하는 가산기가 더 연결되는 것을 특징으로 하는 심볼클럭 복원장치.
  4. 제1항에 있어서, 상기 고정주파수발진기는 수정진동자로 구성된 수정발진기를 사용하는 것을 특징으로 하는 심볼클럭 복원장치.
KR1019950034438A 1995-10-07 1995-10-07 심볼클럭 복원장치 KR0157569B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950034438A KR0157569B1 (ko) 1995-10-07 1995-10-07 심볼클럭 복원장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950034438A KR0157569B1 (ko) 1995-10-07 1995-10-07 심볼클럭 복원장치

Publications (2)

Publication Number Publication Date
KR970024707A KR970024707A (ko) 1997-05-30
KR0157569B1 true KR0157569B1 (ko) 1998-11-16

Family

ID=19429548

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950034438A KR0157569B1 (ko) 1995-10-07 1995-10-07 심볼클럭 복원장치

Country Status (1)

Country Link
KR (1) KR0157569B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000278124A (ja) * 1999-03-26 2000-10-06 Sanyo Electric Co Ltd Ｐｌｌ回路

Also Published As

Publication number Publication date
KR970024707A (ko) 1997-05-30

Similar Documents

Publication Publication Date Title
JP3322677B2 (ja) シンボルタイミング復旧回路及び方法
US5425057A (en) Phase demodulation method and apparatus using asynchronous sampling pulses
EP0526836A2 (en) QPSK demodulator with automatic frequency control
JPH1174940A (ja) ディジタル復調器
EP0306941B1 (en) Variable bit rate clock recovery circuit
US20070164793A1 (en) Apparatus for generating clock pulses using a direct digital synthesizer
AU748475B2 (en) Data sampling method and device
KR0157569B1 (ko) 심볼클럭 복원장치
JP3120833B2 (ja) バースト信号復調装置
JP2994836B2 (ja) 復調器のａｆｃ回路
US5850161A (en) Digital FM demodulator using pulse generators
JP2841935B2 (ja) 位相復調器
KR100247349B1 (ko) 심볼타이밍복구장치
JP3252566B2 (ja) スペクトラム拡散通信における自動周波数制御回路及びその受信装置
JPH0770995B2 (ja) 位相同期ループ
KR100463502B1 (ko) 에이치디티브이의디지탈복조기
JPH08335892A (ja) スペクトラム拡散通信装置
JP3503745B2 (ja) 準同期検波方式による復調器
JPH09199997A (ja) Ａｆｃ回路
KR100413412B1 (ko) 디지탈 잔류측파대(vsb) 복조장치
KR100779106B1 (ko) 정현파를 사용하지 않는 디지털 믹서 및 그 디지털 믹서를이용한 기저대역신호 생성 방법
KR100459158B1 (ko) 아날로그/디지탈 통신 시스템에서의 반송파 복원장치
JPH09326694A (ja) クロック信号生成回路
JPH11177645A (ja) 搬送波再生回路および搬送波再生方法
JP2841873B2 (ja) 同期保持回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090629

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee