JPH1174940A - ディジタル復調器 - Google Patents
ディジタル復調器Info
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- JPH1174940A JPH1174940A JP10165703A JP16570398A JPH1174940A JP H1174940 A JPH1174940 A JP H1174940A JP 10165703 A JP10165703 A JP 10165703A JP 16570398 A JP16570398 A JP 16570398A JP H1174940 A JPH1174940 A JP H1174940A
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- frequency
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- adder
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/16—Multiple-frequency-changing
- H03D7/165—Multiple-frequency-changing at least two frequency changers being located in different paths, e.g. in two paths with carriers in quadrature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/007—Demodulation of angle-, frequency- or phase- modulated oscillations by converting the oscillations into two quadrature related signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J7/00—Automatic frequency control; Automatic scanning over a band of frequencies
- H03J7/02—Automatic frequency control
- H03J7/04—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/02—Amplitude-modulated carrier systems, e.g. using on-off keying; Single sideband or vestigial sideband modulation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/455—Demodulation-circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J7/00—Automatic frequency control; Automatic scanning over a band of frequencies
- H03J7/02—Automatic frequency control
- H03J7/04—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant
- H03J7/06—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant using counters or frequency dividers
- H03J7/065—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant using counters or frequency dividers the counter or frequency divider being used in a phase locked loop
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Multimedia (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】
【課題】 ディジタル復調器の価格を低めるために高価
のＶＣＯを使用せずに、周波数及び位相検出器を構成す
るにおいて乗算器を少なく使用してハ−ドウェィアを単
純に成す。 【解決手段】 チューナから出力されるＩＦ信号を発振
器から出力される局部発振信号と混合して基底帯域信号
にて変換する。基底帯域信号を低域フィルタとＡ／Ｄ変
換器を通過させた後、遅延器とヒルベルト変換器によっ
て複素信号に変換する。複素信号においてＤＰＬＬを利
用して位相誤差を検出し、複素信号と位相誤差を複素乗
算器にて乗算して位相誤差を補償する。ＤＰＬＬは初期
に一旦入力周波数誤差だけ周波数を追跡して動作するの
で、ＦＤＤを使用してＡＦＣを遂行し、周波数ロックが
掛かった後ＤＰＬＬを動作させて残留位相エラを補償す
る。
のＶＣＯを使用せずに、周波数及び位相検出器を構成す
るにおいて乗算器を少なく使用してハ−ドウェィアを単
純に成す。 【解決手段】 チューナから出力されるＩＦ信号を発振
器から出力される局部発振信号と混合して基底帯域信号
にて変換する。基底帯域信号を低域フィルタとＡ／Ｄ変
換器を通過させた後、遅延器とヒルベルト変換器によっ
て複素信号に変換する。複素信号においてＤＰＬＬを利
用して位相誤差を検出し、複素信号と位相誤差を複素乗
算器にて乗算して位相誤差を補償する。ＤＰＬＬは初期
に一旦入力周波数誤差だけ周波数を追跡して動作するの
で、ＦＤＤを使用してＡＦＣを遂行し、周波数ロックが
掛かった後ＤＰＬＬを動作させて残留位相エラを補償す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、高画質テレビジョ
ン（ＨＤＴＶ）のディジタル復調器に係るもので、特
に、ＨＤＴＶ伝送標準規格であるＶＳＢ方式にて伝送さ
れた信号を基底帯域信号に復元するディジタル復調器に
関するものである。
ン（ＨＤＴＶ）のディジタル復調器に係るもので、特
に、ＨＤＴＶ伝送標準規格であるＶＳＢ方式にて伝送さ
れた信号を基底帯域信号に復元するディジタル復調器に
関するものである。
【０００２】
【従来の技術】一般的に使用される復調器（demodulato
r）はいろいろな種類があり、そのうち、伝統的なアナ
ログ方式としては、添付された図面である図１に示され
るように、入力されるＩＦ信号（IF input）を混合器
１，３において各々位相遷移器２から出力されるｃｏｓ
（ωＩＦｔ）とその信号の９０°位相遷移された信号を
各々混合して基底帯域（base band）に変換させ、前記
混合器１，３から各々出力される基底帯域信号を２個の
アナログ低域フィルタ（ＬＰＦ）４，５にて各々低域フ
ィルタリングして高周波成分を除去した後、得られる基
底帯域信号を２個のアナログ／ディジタル（Ａ／Ｄ）変
換器６，７で各々ディジタル信号に変換してＩ，Ｑ信号
を得る。
r）はいろいろな種類があり、そのうち、伝統的なアナ
ログ方式としては、添付された図面である図１に示され
るように、入力されるＩＦ信号（IF input）を混合器
１，３において各々位相遷移器２から出力されるｃｏｓ
（ωＩＦｔ）とその信号の９０°位相遷移された信号を
各々混合して基底帯域（base band）に変換させ、前記
混合器１，３から各々出力される基底帯域信号を２個の
アナログ低域フィルタ（ＬＰＦ）４，５にて各々低域フ
ィルタリングして高周波成分を除去した後、得られる基
底帯域信号を２個のアナログ／ディジタル（Ａ／Ｄ）変
換器６，７で各々ディジタル信号に変換してＩ，Ｑ信号
を得る。
【０００３】この方法の場合、混合器、低域フィルタ、
アナログ／ディジタル変換器等を全て２個ずつ使用しな
ければならなく、制御するのがややこしく、比較的高価
な部品であるＶＣＯ（Voltage controlled oscillato
r）等を使用しなければならない問題点がある。さら
に、アナログ方式はＡＳＩＣ（Application specific I
C）化するのが難しいとの欠点も有している。
アナログ／ディジタル変換器等を全て２個ずつ使用しな
ければならなく、制御するのがややこしく、比較的高価
な部品であるＶＣＯ（Voltage controlled oscillato
r）等を使用しなければならない問題点がある。さら
に、アナログ方式はＡＳＩＣ（Application specific I
C）化するのが難しいとの欠点も有している。
【０００４】他のディジタル復調方法としては、図２の
ように、ＩＦ信号をサンプルリングして基底帯域にダウ
ンコンバージョン（down conversion）する方式があ
る。これは入力されるＩＦ信号をその周波数より最小限
４倍になるサンプルリング（sampling）周波数を使用し
てアナログ／ディジタル変換器８によってディジタル信
号に変換し、乗算器９で乗算し、このように得られるサ
ンプルリングされた信号を配列器（sorter）１０で配列
（sorting）して基底帯域Ｉ，Ｑ信号に変換する。
ように、ＩＦ信号をサンプルリングして基底帯域にダウ
ンコンバージョン（down conversion）する方式があ
る。これは入力されるＩＦ信号をその周波数より最小限
４倍になるサンプルリング（sampling）周波数を使用し
てアナログ／ディジタル変換器８によってディジタル信
号に変換し、乗算器９で乗算し、このように得られるサ
ンプルリングされた信号を配列器（sorter）１０で配列
（sorting）して基底帯域Ｉ，Ｑ信号に変換する。
【０００５】前記のようなサンプルリングによってＶＳ
Ｂ受信信号をディジタル復調する従来のディジタル復調
器（digital demodulator）の典型的な例は図３の通り
である。ここで、参照番号１１は入力されるＩＦ信号を
電圧制御発振器１８で得られる発振周波数と混合する混
合器である。１２は前記混合器１２から得られる周波数
を１０．７６ＭＨｚ帯域へ低域フィルタリングして高周
波を除去する低域フィルタである。１３は前記低域フィ
ルタ１２から得られる信号を２１．５２ＭＨｚサンプル
リング周波数にてサンプルリングしてディジタル信号に
変換するアナログ／ディジタル変換器である。１４は前
記アナログ／ディジタル変換器１４から得られるディジ
タル信号を５．３８ＭＨｚと混合する混合器である。
Ｂ受信信号をディジタル復調する従来のディジタル復調
器（digital demodulator）の典型的な例は図３の通り
である。ここで、参照番号１１は入力されるＩＦ信号を
電圧制御発振器１８で得られる発振周波数と混合する混
合器である。１２は前記混合器１２から得られる周波数
を１０．７６ＭＨｚ帯域へ低域フィルタリングして高周
波を除去する低域フィルタである。１３は前記低域フィ
ルタ１２から得られる信号を２１．５２ＭＨｚサンプル
リング周波数にてサンプルリングしてディジタル信号に
変換するアナログ／ディジタル変換器である。１４は前
記アナログ／ディジタル変換器１４から得られるディジ
タル信号を５．３８ＭＨｚと混合する混合器である。
【０００６】また、参照番号１５は前記混合器１４から
発生した信号を配列して基底帯域のＩ，Ｑ信号を発生す
る配列器であり、１６は前記配列器１５から得られる基
底帯域のＩ，Ｑ信号より周波数と位相エラーを検出し、
その検出値に伴うパルス幅変調信号（ＰＷＭ）を発生す
る周波数／位相検出器である。しくお願いいたします。
発生した信号を配列して基底帯域のＩ，Ｑ信号を発生す
る配列器であり、１６は前記配列器１５から得られる基
底帯域のＩ，Ｑ信号より周波数と位相エラーを検出し、
その検出値に伴うパルス幅変調信号（ＰＷＭ）を発生す
る周波数／位相検出器である。しくお願いいたします。
【０００７】さらに、参照番号１７は、前記周波数／位
相検出器１６から発生するパルス幅変調信号を低域フィ
ルタリングする低域フィルタであり、参照番号１８は前
記低域フィルタ１７から発生する制御電圧に従って出力
される発振周波数を制御する電圧制御発振器である。
相検出器１６から発生するパルス幅変調信号を低域フィ
ルタリングする低域フィルタであり、参照番号１８は前
記低域フィルタ１７から発生する制御電圧に従って出力
される発振周波数を制御する電圧制御発振器である。
【０００８】このような構成を有する従来のＩＦサンプ
ルリング方式を利用したディジタル復調器は、ディジタ
ル方式とアナログ方式を適当に混合した形態であるが、
この構造をＨ／Ｗにて具現する場合、解決しがたい幾つ
かの問題点がある。
ルリング方式を利用したディジタル復調器は、ディジタ
ル方式とアナログ方式を適当に混合した形態であるが、
この構造をＨ／Ｗにて具現する場合、解決しがたい幾つ
かの問題点がある。
【０００９】第１に、この方式が適用されるためには、
高い出力周波数スウィング（swing、１００ＫＨｚ）を
有するＶＣＸＯ（電圧制御修正発振器）または精密な制
御が可能なＶＣＯ（電圧制御発振器）が要求される。し
かし、実際に製作可能なＶＣＸＯは０−６Ｖの制御入力
に対し出力スウィングは最大２００ｐｐｍ（８ＫＭｚat
４０ＭＨｚ）程度であり、電圧制御発振器ＶＣＯの場
合は０−６Ｖの制御入力に最小１０％（４ＭＨｚ ａｔ
４０ＭＨｚ）であるので、望ましい出力周波数スウィ
ング（１００ＫＭｚ）の条件を満足させることができな
い。
高い出力周波数スウィング（swing、１００ＫＨｚ）を
有するＶＣＸＯ（電圧制御修正発振器）または精密な制
御が可能なＶＣＯ（電圧制御発振器）が要求される。し
かし、実際に製作可能なＶＣＸＯは０−６Ｖの制御入力
に対し出力スウィングは最大２００ｐｐｍ（８ＫＭｚat
４０ＭＨｚ）程度であり、電圧制御発振器ＶＣＯの場
合は０−６Ｖの制御入力に最小１０％（４ＭＨｚ ａｔ
４０ＭＨｚ）であるので、望ましい出力周波数スウィ
ング（１００ＫＭｚ）の条件を満足させることができな
い。
【００１０】第２に、このような条件を満足するＶＣＯ
があるとしても、この精密な制御のために、１．４ＭＨ
ｚ以上において動作する最小１８ｂｉｔ以上のディジタ
ル／アナログ変換器（ＤＡＣ）が要求される等Ｈ／Ｗ具
現時に克服しがたい問題点を有するようになる。
があるとしても、この精密な制御のために、１．４ＭＨ
ｚ以上において動作する最小１８ｂｉｔ以上のディジタ
ル／アナログ変換器（ＤＡＣ）が要求される等Ｈ／Ｗ具
現時に克服しがたい問題点を有するようになる。
【００１１】一方、ＶＳＢ方式のＩＦ信号をディジタル
基底帯域信号に変換する方法はいろいろあるが、その中
でヒルベルト変換を利用したディジタル復調器が図４に
図示される。ここで、参照番号１９は入力されるＶＳＢ
ＩＦ信号をディジタル信号に変換するアナログ／ディ
ジタル変換器であり、２０は前記Ａ／Ｄ変換器１９で変
換されたディジタル信号をヒルベルト変換時まで遅延さ
せる遅延器であり、２１は前記遅延器２０を通じたディ
ジタル信号をデシメーションフィルタにてフィルタリン
グして基底帯域Ｉ信号を出力するデシメーション部であ
る。
基底帯域信号に変換する方法はいろいろあるが、その中
でヒルベルト変換を利用したディジタル復調器が図４に
図示される。ここで、参照番号１９は入力されるＶＳＢ
ＩＦ信号をディジタル信号に変換するアナログ／ディ
ジタル変換器であり、２０は前記Ａ／Ｄ変換器１９で変
換されたディジタル信号をヒルベルト変換時まで遅延さ
せる遅延器であり、２１は前記遅延器２０を通じたディ
ジタル信号をデシメーションフィルタにてフィルタリン
グして基底帯域Ｉ信号を出力するデシメーション部であ
る。
【００１２】さらに、参照番号２２は前記Ａ／Ｄ変換器
１９で変換されたディジタル信号をヒルベルト変換フィ
ルタにてフィルタリングするヒルベルト変換部２２であ
り、２３はそのヒルベルト変換部２２で得られるディジ
タル信号をデシメーションフィルタにてフィルタリング
して基底帯域Ｑ信号を出力するデシメーション部であ
る。
１９で変換されたディジタル信号をヒルベルト変換フィ
ルタにてフィルタリングするヒルベルト変換部２２であ
り、２３はそのヒルベルト変換部２２で得られるディジ
タル信号をデシメーションフィルタにてフィルタリング
して基底帯域Ｑ信号を出力するデシメーション部であ
る。
【００１３】このような構成を有するヒルベルト変換に
よるディジタル処理方式は、周知のように、受信される
ＶＳＢ方式の信号より抽出されたＩＦ信号をＡ／Ｄ変換
器１９で設定されたサンプルリング周波数にてサンプル
リングし、量子化してディジタル信号にて変換するよう
になり、その変換された信号は遅延器２０によってヒル
ベルト変換時まで遅延が成された後、デシメーション部
２１においてデシメーションフィルタリングされ基底帯
域のＩ信号になり、前記Ａ／Ｄ変換器１９から出力され
るディジタル信号はヒルベルト変換部２２においてヒル
ベルトフィルタによってフィルタリングされた後、デシ
メーション部２３においてデシメーションフィルタリン
グされ基底帯域のＱ信号になる。
よるディジタル処理方式は、周知のように、受信される
ＶＳＢ方式の信号より抽出されたＩＦ信号をＡ／Ｄ変換
器１９で設定されたサンプルリング周波数にてサンプル
リングし、量子化してディジタル信号にて変換するよう
になり、その変換された信号は遅延器２０によってヒル
ベルト変換時まで遅延が成された後、デシメーション部
２１においてデシメーションフィルタリングされ基底帯
域のＩ信号になり、前記Ａ／Ｄ変換器１９から出力され
るディジタル信号はヒルベルト変換部２２においてヒル
ベルトフィルタによってフィルタリングされた後、デシ
メーション部２３においてデシメーションフィルタリン
グされ基底帯域のＱ信号になる。
【００１４】さらに、ＶＳＢ方式の復調器においては、
入力される信号より周波数と位相誤差を検出して受信信
号を補償する周波数／位相検出器があるが、その中で代
表的な方式は平衡型４次相関器（Balanced Quadricorre
lator）を利用して周波数と位相を推定するものがあ
る。このような平衡型４次相関器方式は図５と同様であ
る。
入力される信号より周波数と位相誤差を検出して受信信
号を補償する周波数／位相検出器があるが、その中で代
表的な方式は平衡型４次相関器（Balanced Quadricorre
lator）を利用して周波数と位相を推定するものがあ
る。このような平衡型４次相関器方式は図５と同様であ
る。
【００１５】ここで、参照番号２４，２５は位相遷移器
（図示せず）から発生される周波数と入力される信号
（Ｖｉｎ（ｔ））を混合する混合器であり、２６，２７
は前記混合器２４，２５で各々得られる信号を低域フィ
ルタリングする低域フィルタである。さらに、参照番号
２８，２９は前記低域フィルタ２６，２７から各々得ら
れる信号（Ｖ１（ｔ）），（ＶＱ（ｔ））を各々微分す
る微分器、３０は前記微分器２８の出力信号と前記低域
フィルタ２７の出力信号を混合する混合器、３１は前記
低域フィルタ２６の出力信号と微分器２９の出力信号を
混合する混合器であり、参照番号３２は前記２個の混合
器３０，３１の各出力信号を加算して周波数及び位相エ
ラー信号（ＶＤ（ｔ））を出力する加算器である。
（図示せず）から発生される周波数と入力される信号
（Ｖｉｎ（ｔ））を混合する混合器であり、２６，２７
は前記混合器２４，２５で各々得られる信号を低域フィ
ルタリングする低域フィルタである。さらに、参照番号
２８，２９は前記低域フィルタ２６，２７から各々得ら
れる信号（Ｖ１（ｔ）），（ＶＱ（ｔ））を各々微分す
る微分器、３０は前記微分器２８の出力信号と前記低域
フィルタ２７の出力信号を混合する混合器、３１は前記
低域フィルタ２６の出力信号と微分器２９の出力信号を
混合する混合器であり、参照番号３２は前記２個の混合
器３０，３１の各出力信号を加算して周波数及び位相エ
ラー信号（ＶＤ（ｔ））を出力する加算器である。
【００１６】このような構成を有する従来のＶＳＢ方式
用復調器に適用される周波数及び位相検出器は、混合器
２４，２５において受信信号（ＶＩＮ（ｔ））に各々ｃ
ｏｓω０ｔとｓｉｎω０ｔを乗算し、その結果を２個の
低域フィルタ（ＬＰＦ）２６，２７で各々低域フィルタ
リングして基底帯域信号であるＶ１（ｔ），ＶＱ（ｔ）
を得た後、これを微分器２８，２９にて微分してその変
化率を求めることにより周波数推定誤差及び位相を検出
するようになる。
用復調器に適用される周波数及び位相検出器は、混合器
２４，２５において受信信号（ＶＩＮ（ｔ））に各々ｃ
ｏｓω０ｔとｓｉｎω０ｔを乗算し、その結果を２個の
低域フィルタ（ＬＰＦ）２６，２７で各々低域フィルタ
リングして基底帯域信号であるＶ１（ｔ），ＶＱ（ｔ）
を得た後、これを微分器２８，２９にて微分してその変
化率を求めることにより周波数推定誤差及び位相を検出
するようになる。
【００１７】ここで、受信信号Ｖｉｎ（ｔ）を式（１）
とすれば、低域フィルタ２６，２７の各出力は、式
（２）、（３）となり、微分器２８，２９の出力は式
（４）、（５）となる。 Ｖｉｎ（ｔ）＝Ｖｓ ｃｏｓ（ωｉｔ＋θ） ・・・（１） ＶＩ （ｔ）＝ＶｓＫｍｃｏｓ（△ωｔ＋θ） ・・・（２） ＶＱ （ｔ）＝ＶｓＫｍｓｉｎ（△ωｔ＋θ） ・・・（３） ＴｄｄｖＩ（ｔ）／ｄｔ＝△ωＴｄＶｓＫｍｓｉｎ（△ωｔ＋θ） ・・・（４） ＴｄｄｖＱ（ｔ）／ｄｔ＝−△ωＴｄＶｓＫｍｃｏｓ（△ωｔ＋θ） ・・・（５）
とすれば、低域フィルタ２６，２７の各出力は、式
（２）、（３）となり、微分器２８，２９の出力は式
（４）、（５）となる。 Ｖｉｎ（ｔ）＝Ｖｓ ｃｏｓ（ωｉｔ＋θ） ・・・（１） ＶＩ （ｔ）＝ＶｓＫｍｃｏｓ（△ωｔ＋θ） ・・・（２） ＶＱ （ｔ）＝ＶｓＫｍｓｉｎ（△ωｔ＋θ） ・・・（３） ＴｄｄｖＩ（ｔ）／ｄｔ＝△ωＴｄＶｓＫｍｓｉｎ（△ωｔ＋θ） ・・・（４） ＴｄｄｖＱ（ｔ）／ｄｔ＝−△ωＴｄＶｓＫｍｃｏｓ（△ωｔ＋θ） ・・・（５）
【００１８】なお、Ｔｄ は微分器の利得であり、△ω
＝ωｉ−ωｏである。従って、式（６）が成立する。 Ｖｄ（ｔ）＝ＶＱ（ｔ）（ｄｖＩ（ｔ）／ｄｔ） −ＶＱ（ｔ）（ｄｖＱ（ｔ）／ｄｔ） ＝２Ｔｄ（ＶｓＫｍ）２△ω ・・（６）
＝ωｉ−ωｏである。従って、式（６）が成立する。 Ｖｄ（ｔ）＝ＶＱ（ｔ）（ｄｖＩ（ｔ）／ｄｔ） −ＶＱ（ｔ）（ｄｖＱ（ｔ）／ｄｔ） ＝２Ｔｄ（ＶｓＫｍ）２△ω ・・（６）
【００１９】前記式（６）に示されるように、入力位相
θに関係なく周波数誤差を推定することができる。さら
に、この構造をディジタル化する場合、乗算器の代わり
に相対的に簡単なＸＯＲゲ−トのみを使用しても満足で
きるような水準の周波数誤差補償が可能である。
θに関係なく周波数誤差を推定することができる。さら
に、この構造をディジタル化する場合、乗算器の代わり
に相対的に簡単なＸＯＲゲ−トのみを使用しても満足で
きるような水準の周波数誤差補償が可能である。
【００２０】さらに、前記式（３）において、△ωが０
であり、≪１であれば、式（７）になる。 ＶＱ （ｔ）＝ＶｓＫｍｓｉｎ（θ）≒ ＶｓＫｍθ ・・・（７） 即ち、Ｑ信号より位相誤差を推定することができる。
であり、≪１であれば、式（７）になる。 ＶＱ （ｔ）＝ＶｓＫｍｓｉｎ（θ）≒ ＶｓＫｍθ ・・・（７） 即ち、Ｑ信号より位相誤差を推定することができる。
【００２１】上述した図５のBalanced Quadricorrelato
rをディジタル化すれば、図６と同様になる。図６にお
いて、参照番号２４，２５，２６，２７，３０，３１，
３２は図５の２４，２５，２６，２７，３０，３１，３
２と同一な機能を遂行し、参照番号３３，３４は前記低
域フィルタ２６，２７から各々出力されるアナログ基底
帯域信号をディジタル基底帯域信号に変換するアナログ
／ディジタル変換器であり、３５，３６は前記アナログ
／ディジタル変換器３３，３４から各々出力される信号
を一定時間遅延する遅延器である。
rをディジタル化すれば、図６と同様になる。図６にお
いて、参照番号２４，２５，２６，２７，３０，３１，
３２は図５の２４，２５，２６，２７，３０，３１，３
２と同一な機能を遂行し、参照番号３３，３４は前記低
域フィルタ２６，２７から各々出力されるアナログ基底
帯域信号をディジタル基底帯域信号に変換するアナログ
／ディジタル変換器であり、３５，３６は前記アナログ
／ディジタル変換器３３，３４から各々出力される信号
を一定時間遅延する遅延器である。
【００２２】さらに、参照番号３７は、前記加算器３２
で得られる周波数誤差信号をディジタル信号に変換する
アナログ／ディジタル変換器、３８は前記アナログ／デ
ィジタル変換器の出力をフィルタリングするループフィ
ルタ、３９は前記ループフィルタ３８を通じた信号を制
御電圧として、発振周波数を変さらする電圧制御発振
器、４０はその電圧制御発振器３９から出力される発振
周波数を９０°位相遷移させる位相遷移器である。
で得られる周波数誤差信号をディジタル信号に変換する
アナログ／ディジタル変換器、３８は前記アナログ／デ
ィジタル変換器の出力をフィルタリングするループフィ
ルタ、３９は前記ループフィルタ３８を通じた信号を制
御電圧として、発振周波数を変さらする電圧制御発振
器、４０はその電圧制御発振器３９から出力される発振
周波数を９０°位相遷移させる位相遷移器である。
【００２３】図６においては微分器が無いが、これは式
（８）のように近似化され、 ｄｖ(ｔ)／ｄｔ≒[ｖ（ｋ△Ｔ）−ｖ((ｋ−１）△Ｔ)]／△Ｔ ・・・（８） ここで、ｋ△Ｔ＝ｎと置けば、式（９）となり、 Ｖｄ(ｔ)≒[ＶＩ(ｎ)ＶＱ(ｎ−１)−ＶＩ(ｎ−１)ＶＱ(ｎ)]／△Ｔ ・・・（９） Balanced Quadricorrelatorディジタル化することがで
きる。
（８）のように近似化され、 ｄｖ(ｔ)／ｄｔ≒[ｖ（ｋ△Ｔ）−ｖ((ｋ−１）△Ｔ)]／△Ｔ ・・・（８） ここで、ｋ△Ｔ＝ｎと置けば、式（９）となり、 Ｖｄ(ｔ)≒[ＶＩ(ｎ)ＶＱ(ｎ−１)−ＶＩ(ｎ−１)ＶＱ(ｎ)]／△Ｔ ・・・（９） Balanced Quadricorrelatorディジタル化することがで
きる。
【００２４】
【発明が解決しようとする課題】ところが、前述したよ
うな従来のＶＳＢ方式ディジタル復調器は、高価である
ＶＣＯを使用するために経済性が低下し、周波数及び位
相検出器は多数の乗算器を使用するためにハードウエア
の構成が複雑であるという問題点があった。また、復調
器を構成する回路の一部はアナログ処理方式を使用する
ために、ハードウエア及びＡＳＩＣ具現も難しい問題点
があった。
うな従来のＶＳＢ方式ディジタル復調器は、高価である
ＶＣＯを使用するために経済性が低下し、周波数及び位
相検出器は多数の乗算器を使用するためにハードウエア
の構成が複雑であるという問題点があった。また、復調
器を構成する回路の一部はアナログ処理方式を使用する
ために、ハードウエア及びＡＳＩＣ具現も難しい問題点
があった。
【００２５】本発明は、従来のＶＳＢ方式の復調器にお
ける前記問題点を解決するために提案されたもので、本
発明の目的は、ヒルベルト変換（Hilbert Transform）
の応用により高価の部品である電圧制御発振器ＶＣＯを
使用せずに価格が低廉なる固定発振器（fixed oscillat
or）を使用してＶＳＢ方式の信号を復調することができ
るディジタル復調器を提供するものである。本発明の他
の目的は、ハードウエアをディジタルで構成してＡＳＩ
Ｃ具現時より容易に回路設計が可能なディジタル復調器
を提供するものである。
ける前記問題点を解決するために提案されたもので、本
発明の目的は、ヒルベルト変換（Hilbert Transform）
の応用により高価の部品である電圧制御発振器ＶＣＯを
使用せずに価格が低廉なる固定発振器（fixed oscillat
or）を使用してＶＳＢ方式の信号を復調することができ
るディジタル復調器を提供するものである。本発明の他
の目的は、ハードウエアをディジタルで構成してＡＳＩ
Ｃ具現時より容易に回路設計が可能なディジタル復調器
を提供するものである。
【００２６】
【課題を解決するための手段】前記目的を達成するため
に、本発明によるディジタル復調器は、所定の周波数信
号を発生させる局部発振手段と、中間周波数信号と前記
局部発振手段から出力される局部発振周波数信号を混合
（mix）するミキシング手段と、前記ミキシング手段か
ら出力される信号をＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段の出力からＩ，Ｑ信号を生成する
Ｉ，Ｑ信号生成手段と、前記Ｉ，Ｑ信号の位相誤差を補
償する補償手段とで構成されたことを特徴とするもので
ある。
に、本発明によるディジタル復調器は、所定の周波数信
号を発生させる局部発振手段と、中間周波数信号と前記
局部発振手段から出力される局部発振周波数信号を混合
（mix）するミキシング手段と、前記ミキシング手段か
ら出力される信号をＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換手段の出力からＩ，Ｑ信号を生成する
Ｉ，Ｑ信号生成手段と、前記Ｉ，Ｑ信号の位相誤差を補
償する補償手段とで構成されたことを特徴とするもので
ある。
【００２７】また、前記Ｉ，Ｑ信号生成手段は、前記Ａ
／Ｄ変換手段の出力信号をヒルベルト変換するヒルベル
ト変換手段と、前記Ａ／Ｄ変換手段の出力信号を前記ヒ
ルベルト変換手段の遅延時間だけ遅延させる遅延手段に
て構成されたことを特徴とするものである。
／Ｄ変換手段の出力信号をヒルベルト変換するヒルベル
ト変換手段と、前記Ａ／Ｄ変換手段の出力信号を前記ヒ
ルベルト変換手段の遅延時間だけ遅延させる遅延手段に
て構成されたことを特徴とするものである。
【００２８】また、前記補償手段は、前記Ａ／Ｄ変換手
段の出力信号を周波数補償する周波数補償手段と、前記
Ａ／Ｄ変換手段の出力信号を位相補償する位相補償手段
にて構成されたことを特徴とするものである。
段の出力信号を周波数補償する周波数補償手段と、前記
Ａ／Ｄ変換手段の出力信号を位相補償する位相補償手段
にて構成されたことを特徴とするものである。
【００２９】また、前記補償手段は、初期に周波数誤差
を補償し、周波数ロック（lock）が掛かった後、位相誤
差を補償することを特徴とするものである。
を補償し、周波数ロック（lock）が掛かった後、位相誤
差を補償することを特徴とするものである。
【００３０】また、前記局部発振手段の発振周波数は、
中間周波数のパイロット信号と混合された時、その差周
波数が基底帯域でない付近の周波数であることを特徴と
するものである。
中間周波数のパイロット信号と混合された時、その差周
波数が基底帯域でない付近の周波数であることを特徴と
するものである。
【００３１】また、他の発明に係るディジタル復調器
は、所定の周波数信号を発生させる局部発振手段と、中
間周波数信号と前記局部発振手段から出力される局部発
振周波数信号を混合するミキシング手段と、前記ミキシ
ング手段から出力される信号をＡ／Ｄ変換するＡ／Ｄ変
換手段と、前記Ａ／Ｄ変換手段の出力信号をヒルベルト
変換するヒルベルト変換手段と、前記Ａ／Ｄ変換手段の
出力信号を遅延させる遅延手段と、前記遅延手段及びヒ
ルベルト変換手段から各々出力される信号と、その位相
誤差信号を乗算する乗算手段と、前記乗算手段から出力
されるＩ，Ｑ基底帯域信号においてパイロット信号が通
過されるようにフィルタリングするフィルタ手段と、前
記フィルタ手段から出力される信号の周波数誤差を検出
する周波数誤差検出手段と、前記フィルタ手段から出力
される信号と前記周波数誤差検出手段で検出される周波
数誤差信号をフィルタリングし、そのフィルタリングさ
れた信号中一つを選択して出力するループフィルタ部
と、前記ループフィルタ部から信号を入力して位相誤差
制御信号を発生させる数値制御発振手段とを設けること
を特徴とするものである。
は、所定の周波数信号を発生させる局部発振手段と、中
間周波数信号と前記局部発振手段から出力される局部発
振周波数信号を混合するミキシング手段と、前記ミキシ
ング手段から出力される信号をＡ／Ｄ変換するＡ／Ｄ変
換手段と、前記Ａ／Ｄ変換手段の出力信号をヒルベルト
変換するヒルベルト変換手段と、前記Ａ／Ｄ変換手段の
出力信号を遅延させる遅延手段と、前記遅延手段及びヒ
ルベルト変換手段から各々出力される信号と、その位相
誤差信号を乗算する乗算手段と、前記乗算手段から出力
されるＩ，Ｑ基底帯域信号においてパイロット信号が通
過されるようにフィルタリングするフィルタ手段と、前
記フィルタ手段から出力される信号の周波数誤差を検出
する周波数誤差検出手段と、前記フィルタ手段から出力
される信号と前記周波数誤差検出手段で検出される周波
数誤差信号をフィルタリングし、そのフィルタリングさ
れた信号中一つを選択して出力するループフィルタ部
と、前記ループフィルタ部から信号を入力して位相誤差
制御信号を発生させる数値制御発振手段とを設けること
を特徴とするものである。
【００３２】また、前記ヒルベルト変換手段は、入力信
号を多数個のシフトレジスタに順次シフトさせる第１シ
フトレジスタと、前記第１シフトレジスタの最終遅延出
力をさらに多数個のシフトレジスタにシフトさせる第２
シフトレジスタと、前記入力信号と前記第１及び第２シ
フトレジスタから各々出力された信号を選択的に加算す
る多数個の加算器を設けた第１加算部と、前記第１加算
部内の各加算器から出力される信号と設定されるタップ
係数を乗算する多数個の乗算器にて成された乗算部と、
前記乗算部内の多数個の乗算器から各々出力される信号
を選択的に加算する多数個の加算器にて成された第２加
算部とで構成されたことを特徴とするものである。
号を多数個のシフトレジスタに順次シフトさせる第１シ
フトレジスタと、前記第１シフトレジスタの最終遅延出
力をさらに多数個のシフトレジスタにシフトさせる第２
シフトレジスタと、前記入力信号と前記第１及び第２シ
フトレジスタから各々出力された信号を選択的に加算す
る多数個の加算器を設けた第１加算部と、前記第１加算
部内の各加算器から出力される信号と設定されるタップ
係数を乗算する多数個の乗算器にて成された乗算部と、
前記乗算部内の多数個の乗算器から各々出力される信号
を選択的に加算する多数個の加算器にて成された第２加
算部とで構成されたことを特徴とするものである。
【００３３】また、前記ヒルベルト変換部は、入力信号
を多数個のシフトレジスタに順次シフトさせる第１シフ
トレジスタ部と、前記第１シフトレジスタ部の出力を、
さらに多数個のシフトレジスタにシフトさせる第２シフ
トレジスタ部と、前記入力信号と前記第１及び第２シフ
トレジスタ部から各々出力された信号を選択的に加算す
る多数個の加算器を設けた第１加算部と、前記第１加算
部内の各加算器から出力される信号に対応する貯蔵され
た信号を出力するＲＯＭと、前記ＲＯＭから出力される
多数個の信号を選択的に加算する多数個の加算器にて成
された第２加算部とで構成されたことを特徴とするもの
である。
を多数個のシフトレジスタに順次シフトさせる第１シフ
トレジスタ部と、前記第１シフトレジスタ部の出力を、
さらに多数個のシフトレジスタにシフトさせる第２シフ
トレジスタ部と、前記入力信号と前記第１及び第２シフ
トレジスタ部から各々出力された信号を選択的に加算す
る多数個の加算器を設けた第１加算部と、前記第１加算
部内の各加算器から出力される信号に対応する貯蔵され
た信号を出力するＲＯＭと、前記ＲＯＭから出力される
多数個の信号を選択的に加算する多数個の加算器にて成
された第２加算部とで構成されたことを特徴とするもの
である。
【００３４】また、前記ヒルベルト変換手段は、前記Ａ
／Ｄ変換器１１３から出力されるＩｎ 信号を複素（com
plex）信号Ｑｎ に変換することを特徴とするものであ
る。
／Ｄ変換器１１３から出力されるＩｎ 信号を複素（com
plex）信号Ｑｎ に変換することを特徴とするものであ
る。
【００３５】また、前記乗算手段は、前記ヒルベルト変
換手段から出力される複素信号が上側（upper-side）複
素信号である場合、その信号を基底帯域信号に造る第１
複素乗算器と、前記ヒルベルト変換部から出力される複
素信号が下側（lower-side）複素信号である場合、その
信号を基底帯域信号に造る第２複素乗算器とで構成され
たことを特徴とするものである。
換手段から出力される複素信号が上側（upper-side）複
素信号である場合、その信号を基底帯域信号に造る第１
複素乗算器と、前記ヒルベルト変換部から出力される複
素信号が下側（lower-side）複素信号である場合、その
信号を基底帯域信号に造る第２複素乗算器とで構成され
たことを特徴とするものである。
【００３６】また、前記フィルタ手段は、基底帯域Ｉ信
号をフィルタリングするための低域フィルタと、基底帯
域Ｑ信号を低域フィルタリングするための低域フィルタ
とで構成されたことを特徴とするものである。
号をフィルタリングするための低域フィルタと、基底帯
域Ｑ信号を低域フィルタリングするための低域フィルタ
とで構成されたことを特徴とするものである。
【００３７】また、前記フィルタ手段は、相互直列に連
結され４段従属フィルタを構成する４個のＩＩＲフィル
タと、前記４個のＩＩＲフィルタの間に接続され、前記
フィルタ等から出力される信号を１クロック遅延させる
３個の遅延器と、前端から入力されるクロック信号を１
／２分周して前記遅延器に供給する３個の分周器とで構
成されることを特徴とするものである。
結され４段従属フィルタを構成する４個のＩＩＲフィル
タと、前記４個のＩＩＲフィルタの間に接続され、前記
フィルタ等から出力される信号を１クロック遅延させる
３個の遅延器と、前端から入力されるクロック信号を１
／２分周して前記遅延器に供給する３個の分周器とで構
成されることを特徴とするものである。
【００３８】また、前記フィルタ手段は、前記乗算手段
において入力される信号（Ｉ，Ｑ信号）よりパイロット
（pilot）信号のみを通過させることを特徴とするもの
である。
において入力される信号（Ｉ，Ｑ信号）よりパイロット
（pilot）信号のみを通過させることを特徴とするもの
である。
【００３９】また、前記周波数誤差検出手段は、前記フ
ィルタ手段から出力されるＩ信号を遅延させる第１遅延
器と、前記フィルタ手段から出力されるＱ信号を遅延さ
せる第２遅延器と、前記第１遅延器の出力信号と前記Ｑ
信号を排他的論理和する第１排他的論理和素子と、前記
第２遅延器の出力信号と前記Ｉ信号を排他的論理和する
第２排他的論理和素子と、前記第１及び第２排他的論理
和素子の各出力信号を加算する加算器とで構成されるこ
とを特徴とするものである。
ィルタ手段から出力されるＩ信号を遅延させる第１遅延
器と、前記フィルタ手段から出力されるＱ信号を遅延さ
せる第２遅延器と、前記第１遅延器の出力信号と前記Ｑ
信号を排他的論理和する第１排他的論理和素子と、前記
第２遅延器の出力信号と前記Ｉ信号を排他的論理和する
第２排他的論理和素子と、前記第１及び第２排他的論理
和素子の各出力信号を加算する加算器とで構成されるこ
とを特徴とするものである。
【００４０】また、前記ループフィルタ手段は、前記周
波数誤差検出手段から入力される周波数誤差信号をフィ
ルタリングする周波数誤差フィルタ部と、前記フィルタ
手段から出力される位相誤差信号をフィルタリングする
位相誤差フィルタ部と、前記周波数誤差フィルタ部から
出力される信号をラッチするＤフリップフロップと、前
記位相誤差フィルタ部から出力される信号を制御信号に
従って選択して出力するマルチプレクサと、前記マルチ
プレクサから出力される信号をシフトするビットシフト
器と、前記ビットシフト器の出力と前記Ｄフリップフロ
ップの出力を加算して出力する加算器とで構成されるこ
とを特徴とするものである。
波数誤差検出手段から入力される周波数誤差信号をフィ
ルタリングする周波数誤差フィルタ部と、前記フィルタ
手段から出力される位相誤差信号をフィルタリングする
位相誤差フィルタ部と、前記周波数誤差フィルタ部から
出力される信号をラッチするＤフリップフロップと、前
記位相誤差フィルタ部から出力される信号を制御信号に
従って選択して出力するマルチプレクサと、前記マルチ
プレクサから出力される信号をシフトするビットシフト
器と、前記ビットシフト器の出力と前記Ｄフリップフロ
ップの出力を加算して出力する加算器とで構成されるこ
とを特徴とするものである。
【００４１】また、前記第１複素乗算器は、入力される
Ｉｎ 信号と前記数値制御発振手段から入力される位相
誤差制御信号を各々乗算する第１及び第２乗算器と、前
記ヒルベルト変換手段から得られる上側ヒルベルト変換
された信号（Ｑｎ−ｕｐｐｅ ｒ ）と前記数値制御発振
手段から得られる位相誤差制御信号を乗算する第３及び
第４乗算器と、前記第１乗算器の出力と前記第３乗算器
の出力信号を加算して基底帯域Ｉ信号を出力する第１加
算器と、前記第２乗算器の出力と前記第４乗算器の出力
を加算して基底帯域Ｑ信号を出力する第２加算器とで構
成されたことを特徴とするものである。
Ｉｎ 信号と前記数値制御発振手段から入力される位相
誤差制御信号を各々乗算する第１及び第２乗算器と、前
記ヒルベルト変換手段から得られる上側ヒルベルト変換
された信号（Ｑｎ−ｕｐｐｅ ｒ ）と前記数値制御発振
手段から得られる位相誤差制御信号を乗算する第３及び
第４乗算器と、前記第１乗算器の出力と前記第３乗算器
の出力信号を加算して基底帯域Ｉ信号を出力する第１加
算器と、前記第２乗算器の出力と前記第４乗算器の出力
を加算して基底帯域Ｑ信号を出力する第２加算器とで構
成されたことを特徴とするものである。
【００４２】また、前記第２複素乗算器は、入力される
Ｉｎ 信号と数値制御発振手段から入力される位相誤差
制御信号を乗算する第１及び第２乗算器と、前記ヒルベ
ルト変換手段から得られる下側ヒルベルト変換された信
号（Ｑｎ−ｌｏｗｅｒ）と前記数値制御発振手段から入
力される位相誤差制御信号を乗算する第３及び第４乗算
器と、前記第１乗算器の出力と前記第３乗算器の出力信
号を加算して基底帯域Ｉ信号を出力する第１加算器と、
前記第２乗算器の出力と前記第４乗算器の出力を加算し
て基底帯域Ｑ信号を出力する第２加算器とで構成された
ことを特徴とするものである。
Ｉｎ 信号と数値制御発振手段から入力される位相誤差
制御信号を乗算する第１及び第２乗算器と、前記ヒルベ
ルト変換手段から得られる下側ヒルベルト変換された信
号（Ｑｎ−ｌｏｗｅｒ）と前記数値制御発振手段から入
力される位相誤差制御信号を乗算する第３及び第４乗算
器と、前記第１乗算器の出力と前記第３乗算器の出力信
号を加算して基底帯域Ｉ信号を出力する第１加算器と、
前記第２乗算器の出力と前記第４乗算器の出力を加算し
て基底帯域Ｑ信号を出力する第２加算器とで構成された
ことを特徴とするものである。
【００４３】また、前記ＩＩＲフィルタは、前記乗算手
段から入力される信号をクロックの１周期だけ遅延させ
る第１遅延器と、前記第１遅延器の出力と乗算器の出力
を加算する第１加算器と、前記第１加算器の出力と入力
信号を加算する第２加算器と、前記第２加算器の出力信
号をクロックの１周期だけ遅延させる第２遅延器と、前
記第２遅延器から出力される信号に０．７５を乗算する
乗算器とで構成されることを特徴とするものである。
段から入力される信号をクロックの１周期だけ遅延させ
る第１遅延器と、前記第１遅延器の出力と乗算器の出力
を加算する第１加算器と、前記第１加算器の出力と入力
信号を加算する第２加算器と、前記第２加算器の出力信
号をクロックの１周期だけ遅延させる第２遅延器と、前
記第２遅延器から出力される信号に０．７５を乗算する
乗算器とで構成されることを特徴とするものである。
【００４４】また、前記加算器は、入力される基底帯域
信号が上側信号である場合、前記第１排他的論理和素子
の出力信号から前記第２排他的論理和素子の出力信号を
減算することを特徴とするものである。
信号が上側信号である場合、前記第１排他的論理和素子
の出力信号から前記第２排他的論理和素子の出力信号を
減算することを特徴とするものである。
【００４５】また、前記加算器は、入力される基底帯域
信号が下側信号である場合、前記第２排他的論理和素子
の出力信号から前記第１排他的論理和素子の出力信号を
減算することを特徴とするものである。
信号が下側信号である場合、前記第２排他的論理和素子
の出力信号から前記第１排他的論理和素子の出力信号を
減算することを特徴とするものである。
【００４６】さらに、前記乗算器は、前記第２遅延器の
出力を右の方に各々１ビット、２ビットシフトさせる２
個のシフト器と、前記２個のシフト器の出力を加算する
加算器とで構成されることを特徴とするものである。
出力を右の方に各々１ビット、２ビットシフトさせる２
個のシフト器と、前記２個のシフト器の出力を加算する
加算器とで構成されることを特徴とするものである。
【００４７】
【発明の実施の形態】本発明を要約すると次の通りであ
る。本発明によるディジタル復調器は、予め設定された
発振周波数を発生する発振器と、前記発振器の出力と受
信されたＩＦ信号を混合する混合器と、混合器の出力信
号を低域フィルタリングする低域フィルタと、低域フィ
ルタの出力信号をディジタル信号に変換するアナログ／
ディジタル変換器と、アナログ／ディジタル変換器の出
力信号を遅延させる遅延器と、前記アナログ／ディジタ
ル変換器の出力信号を複素信号に変換するヒルベルト変
換部と、前記遅延器及びヒルベルト変換部から各々出力
される信号と数値制御発振器から出力される発振周波数
を選択的に乗算する複素乗算部と、前記複素乗算部から
出力されるＩ，Ｑ基底帯域信号を狭帯域ディジタル低域
フィルタリングして直流成分信号を出力するマルチレー
ト低域フィルタ部と、前記マルチレート低域フィルタ部
から出力される信号の符号部を遅延及び組合わせて周波
数誤差を検出する周波数誤差検出部と、前記マルチレー
ト低域フィルタ部で得られる位相誤差と前記周波数誤差
検出部から出力される周波数誤差を補償する制御電圧を
発生して、前記数値制御発振器をコントロールするルー
プフィルタ部にて成される。
る。本発明によるディジタル復調器は、予め設定された
発振周波数を発生する発振器と、前記発振器の出力と受
信されたＩＦ信号を混合する混合器と、混合器の出力信
号を低域フィルタリングする低域フィルタと、低域フィ
ルタの出力信号をディジタル信号に変換するアナログ／
ディジタル変換器と、アナログ／ディジタル変換器の出
力信号を遅延させる遅延器と、前記アナログ／ディジタ
ル変換器の出力信号を複素信号に変換するヒルベルト変
換部と、前記遅延器及びヒルベルト変換部から各々出力
される信号と数値制御発振器から出力される発振周波数
を選択的に乗算する複素乗算部と、前記複素乗算部から
出力されるＩ，Ｑ基底帯域信号を狭帯域ディジタル低域
フィルタリングして直流成分信号を出力するマルチレー
ト低域フィルタ部と、前記マルチレート低域フィルタ部
から出力される信号の符号部を遅延及び組合わせて周波
数誤差を検出する周波数誤差検出部と、前記マルチレー
ト低域フィルタ部で得られる位相誤差と前記周波数誤差
検出部から出力される周波数誤差を補償する制御電圧を
発生して、前記数値制御発振器をコントロールするルー
プフィルタ部にて成される。
【００４８】そして、中間周波数信号を局部発振器信号
と混合して基底帯域付近のＩ信号を発生させる。基底帯
域付近のＩ信号をヒルベルト変換してＱ信号を生成す
る。Ｉ信号とＱ信号各々にその位相誤差に該当する複素
数信号を乗算して位相誤差を除去して基底帯域信号を復
調する。初期に一旦ＤＦＬＬ（Digital Frequency Lock
Loop）を動作させて周波数誤差を補償し、一定時間が経
過し周波数ロックが掛かった後ＤＰＬＬ（Digital Phas
e Lock Loop）を動作させて残留位相エラー及び周波数
エラーを補償する。
と混合して基底帯域付近のＩ信号を発生させる。基底帯
域付近のＩ信号をヒルベルト変換してＱ信号を生成す
る。Ｉ信号とＱ信号各々にその位相誤差に該当する複素
数信号を乗算して位相誤差を除去して基底帯域信号を復
調する。初期に一旦ＤＦＬＬ（Digital Frequency Lock
Loop）を動作させて周波数誤差を補償し、一定時間が経
過し周波数ロックが掛かった後ＤＰＬＬ（Digital Phas
e Lock Loop）を動作させて残留位相エラー及び周波数
エラーを補償する。
【００４９】以下、本発明の好ましき実施の形態の作用
及び効果を添付した図面に基づいて詳細に説明すれば次
の通りである。図ＡはＶＳＢ方式ＨＤＴＶの受信機構成
を示すブロック図である。チューナ１０１は、アンテナ
より受信される信号をマイクロプロセッサ１００の制御
に従ってチャンネル同調させる。ＳＡＷフィルタ１０２
は、前記チューナ１００で同調されたチャンネルの信号
を設定帯域にフィルタリングする。増幅器１０３は、前
記ＳＡＷフィルタ１０２を介した信号を所定のレベルに
増幅する。
及び効果を添付した図面に基づいて詳細に説明すれば次
の通りである。図ＡはＶＳＢ方式ＨＤＴＶの受信機構成
を示すブロック図である。チューナ１０１は、アンテナ
より受信される信号をマイクロプロセッサ１００の制御
に従ってチャンネル同調させる。ＳＡＷフィルタ１０２
は、前記チューナ１００で同調されたチャンネルの信号
を設定帯域にフィルタリングする。増幅器１０３は、前
記ＳＡＷフィルタ１０２を介した信号を所定のレベルに
増幅する。
【００５０】可変増幅器１０５は、ＡＧＣコントロ−ラ
１０４で発生する利得制御信号に従って前記増幅器１０
３の出力を増幅する。混合器１０６は、発振器１０７で
発生する発振周波数と前記可変増幅器１０５を介した信
号をミキシングする。低域フィルタ１０８は、その混合
器１０６から出力される信号を低域フィルタリングす
る。Ａ／Ｄ変換器１０９は、前記低域フィルタ１０８か
ら出力されるアナログ信号をそれに相応するディジタル
信号に変換して後端のディジタル復調器に出力する。
１０４で発生する利得制御信号に従って前記増幅器１０
３の出力を増幅する。混合器１０６は、発振器１０７で
発生する発振周波数と前記可変増幅器１０５を介した信
号をミキシングする。低域フィルタ１０８は、その混合
器１０６から出力される信号を低域フィルタリングす
る。Ａ／Ｄ変換器１０９は、前記低域フィルタ１０８か
ら出力されるアナログ信号をそれに相応するディジタル
信号に変換して後端のディジタル復調器に出力する。
【００５１】このような構成を有する一般的なＨＤＴＶ
の受信機は、周知のように、マイクロプロセッサ１００
のチューニング制御に従ってチューナ１０１により受信
される信号（５５−７５０ＭＨｚ）より望むチャンネル
のみを同調させるようになり、ＳＡＷフィルタ１０２
は、このように同調されたチャンネル信号を設定された
帯域（４４ＭＨｚ）にフィルタリングするようになる。
の受信機は、周知のように、マイクロプロセッサ１００
のチューニング制御に従ってチューナ１０１により受信
される信号（５５−７５０ＭＨｚ）より望むチャンネル
のみを同調させるようになり、ＳＡＷフィルタ１０２
は、このように同調されたチャンネル信号を設定された
帯域（４４ＭＨｚ）にフィルタリングするようになる。
【００５２】次に、増幅器１０３は、そのフィルタリン
グされた信号を所定のレベルに増幅するようになり、可
変増幅器１０５は、自動利得制御器であるＡＧＣコント
ローラ１０４で得られる利得制御値に従って増幅度を異
ならせて、前記増幅器１０３の出力信号を可変増幅する
ようになる。
グされた信号を所定のレベルに増幅するようになり、可
変増幅器１０５は、自動利得制御器であるＡＧＣコント
ローラ１０４で得られる利得制御値に従って増幅度を異
ならせて、前記増幅器１０３の出力信号を可変増幅する
ようになる。
【００５３】一方、混合器１０６は、前記可変増幅器１
０５で増幅された信号と発振器１０７から発生される発
振周波数をミキシングして出力するようになり、低域フ
ィルタ１０８は、そのミキシング信号を設定帯域にて低
域フィルタリングしてアナログ中間周波信号（ＩＦ信
号）を出力するようになり、アナログ／ディジタル変換
器１０９は、そのアナログ中間周波信号をディジタルＩ
Ｆ信号に変換して後端のディジタル復調器に出力する。
０５で増幅された信号と発振器１０７から発生される発
振周波数をミキシングして出力するようになり、低域フ
ィルタ１０８は、そのミキシング信号を設定帯域にて低
域フィルタリングしてアナログ中間周波信号（ＩＦ信
号）を出力するようになり、アナログ／ディジタル変換
器１０９は、そのアナログ中間周波信号をディジタルＩ
Ｆ信号に変換して後端のディジタル復調器に出力する。
【００５４】図Ｂに本発明によるディジタル復調器の一
実施の形態が図示される。発振器１１０は、予め設定さ
れた発振周波数を発生する。ミキサ１１１は、前記発振
器１１０の出力と受信されたＩＦ信号を混合する。低域
フィルタ１１２は、前記ミキサ１１１の出力信号を低域
フィルタリングする。アナログ／ディジタル変換器１１
３は、低域フィルタ１１２の出力信号をディジタル信号
に変換する。ヒルベルト変換部１１５は、前記アナログ
／ディジタル変換器１１３の出力信号を複素信号に変換
する。遅延器１１４は、アナログ／ディジタル変換器１
１３の出力信号を遅延させる。
実施の形態が図示される。発振器１１０は、予め設定さ
れた発振周波数を発生する。ミキサ１１１は、前記発振
器１１０の出力と受信されたＩＦ信号を混合する。低域
フィルタ１１２は、前記ミキサ１１１の出力信号を低域
フィルタリングする。アナログ／ディジタル変換器１１
３は、低域フィルタ１１２の出力信号をディジタル信号
に変換する。ヒルベルト変換部１１５は、前記アナログ
／ディジタル変換器１１３の出力信号を複素信号に変換
する。遅延器１１４は、アナログ／ディジタル変換器１
１３の出力信号を遅延させる。
【００５５】複素乗算部１１６は、前記遅延器１１４及
びヒルベルト変換部１１５から各々出力される信号と数
値制御発振器１２７から出力される発振周波数を選択的
に乗算する。マルチレート低域フィルタ部１１７は、マ
ルチレートＬＰＦ１１８、１１９を有し、前記複素乗算
部１１６から出力されるＩ，Ｑ基底帯域信号をディジタ
ル低域フィルタリングして直流成分信号を出力する。周
波数誤差検出部１２０は、前記マルチレート低域フィル
タ部１１７から出力される信号の符号部を遅延及び組合
わせて周波数誤差を検出する。ループフィルタ部１２６
は、前記マルチレート低域フィルタ部１１７で得られる
位相誤差と前記周波数誤差検出部１２０から出力される
周波数誤差を補償する信号を発生して前記数値制御発振
器１２７を制御する。
びヒルベルト変換部１１５から各々出力される信号と数
値制御発振器１２７から出力される発振周波数を選択的
に乗算する。マルチレート低域フィルタ部１１７は、マ
ルチレートＬＰＦ１１８、１１９を有し、前記複素乗算
部１１６から出力されるＩ，Ｑ基底帯域信号をディジタ
ル低域フィルタリングして直流成分信号を出力する。周
波数誤差検出部１２０は、前記マルチレート低域フィル
タ部１１７から出力される信号の符号部を遅延及び組合
わせて周波数誤差を検出する。ループフィルタ部１２６
は、前記マルチレート低域フィルタ部１１７で得られる
位相誤差と前記周波数誤差検出部１２０から出力される
周波数誤差を補償する信号を発生して前記数値制御発振
器１２７を制御する。
【００５６】このような構成を有する本発明によるＶＳ
Ｂ方式ディジタル復調器の作用を添付した図面である図
３乃至図８に基づいて詳細に説明すれば次の通りであ
る。図３に本発明によるディジタル復調器の各ブロック
から出力される信号のスペクトラムが図示される。ＶＳ
Ｂディジタル復調器に入力されるＩＦ信号のパイロット
周波数は４６．６９ＭＨｚである（図３（ａ）に矢印で
表示する）。ＩＦミキサ１１１において、前記４６．６
９ＭＨｚのＩＦ信号と４９．３８ＭＨｚの発振信号（発
振器１１０において発生）を混合して、パイロット周波
数が２．６９ＭＨｚであり、図３の（ｂ）のような出力
スペクトラムを有する信号を造る。
Ｂ方式ディジタル復調器の作用を添付した図面である図
３乃至図８に基づいて詳細に説明すれば次の通りであ
る。図３に本発明によるディジタル復調器の各ブロック
から出力される信号のスペクトラムが図示される。ＶＳ
Ｂディジタル復調器に入力されるＩＦ信号のパイロット
周波数は４６．６９ＭＨｚである（図３（ａ）に矢印で
表示する）。ＩＦミキサ１１１において、前記４６．６
９ＭＨｚのＩＦ信号と４９．３８ＭＨｚの発振信号（発
振器１１０において発生）を混合して、パイロット周波
数が２．６９ＭＨｚであり、図３の（ｂ）のような出力
スペクトラムを有する信号を造る。
【００５７】前記ＩＦ入力信号は式（１０）のように表
示される。ここで、ｄはパイロット（pilot）信号であ
り、ｓ（ｔ）とハットｓ（ｔ）はＶＳＢ復調された信号
であり、互いにヒルベルト変換と類似した線形変換関係
にある。
示される。ここで、ｄはパイロット（pilot）信号であ
り、ｓ（ｔ）とハットｓ（ｔ）はＶＳＢ復調された信号
であり、互いにヒルベルト変換と類似した線形変換関係
にある。
【００５８】
【数１】
【００５９】ヒルベルト変換とＶＳＢ変換は互いに類似
した関係にあり、図４のようなヒルベルト変換フィルタ
は、ロールオフファクタ（roll off factor）が０（zer
o）であるＶＳＢフィルタと等価として見ることができ
る。従って、今後の叙述においてはヒルベルト変換とＶ
ＳＢ変換を区分せずに使用することにする。
した関係にあり、図４のようなヒルベルト変換フィルタ
は、ロールオフファクタ（roll off factor）が０（zer
o）であるＶＳＢフィルタと等価として見ることができ
る。従って、今後の叙述においてはヒルベルト変換とＶ
ＳＢ変換を区分せずに使用することにする。
【００６０】前記のようにミキサ１１で得られる信号を
低域フィルタ１１２を通過させ、図３（ｃ）のように、
±９３．３８ＭＨｚのイメ−ジスペクトラムを除去す
る。ここで、ＩＦミキサ１１１及び低域フィルタ１１２
を通過した後の信号は、式（１１）に示すものとなる。
低域フィルタ１１２を通過させ、図３（ｃ）のように、
±９３．３８ＭＨｚのイメ−ジスペクトラムを除去す
る。ここで、ＩＦミキサ１１１及び低域フィルタ１１２
を通過した後の信号は、式（１１）に示すものとなる。
【００６１】
【数２】
【００６２】この信号をＡ／Ｄ変換器１１３でシンボル
（symbol）周波数の２倍に該当する２１．５２ＭＨｚで
サンプルリングしてＡ／Ｄ変換して図３（ｄ）に図示さ
れたスペクトラム信号を生成し、その信号を遅延器１１
４及びヒルベルト変換部１１５に各々出力する。ここ
で、Ａ／Ｄ変換器１１３を通過した後の信号は、式（１
２）になる。なお、ｎは整数である。
（symbol）周波数の２倍に該当する２１．５２ＭＨｚで
サンプルリングしてＡ／Ｄ変換して図３（ｄ）に図示さ
れたスペクトラム信号を生成し、その信号を遅延器１１
４及びヒルベルト変換部１１５に各々出力する。ここ
で、Ａ／Ｄ変換器１１３を通過した後の信号は、式（１
２）になる。なお、ｎは整数である。
【００６３】
【数３】
【００６４】ヒルベルト変換部１１５は図４に図示され
たものと同じヒルベルト変換フィルタを使用して、前記
Ａ／Ｄ変換器１１３から出力されるＩｎ 信号を複素
（ｃｏｍｐｌｅｘ）信号Ｑｎ にて造る。即ち、Ａ／Ｄ
変換器１１３から出力される信号をヒルベルト変換すれ
ば、式（１３）になり、これを複素型（ｃｏｍｐｌｅｘ
ｆｏｒｍ）にて示せば、式（１４）のように示すこと
ができる。
たものと同じヒルベルト変換フィルタを使用して、前記
Ａ／Ｄ変換器１１３から出力されるＩｎ 信号を複素
（ｃｏｍｐｌｅｘ）信号Ｑｎ にて造る。即ち、Ａ／Ｄ
変換器１１３から出力される信号をヒルベルト変換すれ
ば、式（１３）になり、これを複素型（ｃｏｍｐｌｅｘ
ｆｏｒｍ）にて示せば、式（１４）のように示すこと
ができる。
【００６５】
【数４】
【００６６】以後、数値制御発振器１２７と複素乗算部
１１６、ループフィルタ部１２６にて構成されるＤＦＰ
ＬＬ（Ｄｉｇｉｔａｌ ｆｒｅｑｕｅｎｃｙ ａｎｄ
ｐｈａｓｅ ｌｏｃｋ ｌｏｏｐ）を利用して基底帯域
信号を復元する。ここで、ＤＦＰＬＬが正確な周波数と
位相誤差を検出した場合、複素乗算部１１６を通過した
後の信号は、式（１５）にて与えられて、望む基底帯域
信号を得ることができる。
１１６、ループフィルタ部１２６にて構成されるＤＦＰ
ＬＬ（Ｄｉｇｉｔａｌ ｆｒｅｑｕｅｎｃｙ ａｎｄ
ｐｈａｓｅ ｌｏｃｋ ｌｏｏｐ）を利用して基底帯域
信号を復元する。ここで、ＤＦＰＬＬが正確な周波数と
位相誤差を検出した場合、複素乗算部１１６を通過した
後の信号は、式（１５）にて与えられて、望む基底帯域
信号を得ることができる。
【００６７】
【数５】
【００６８】この過程においてＤＰＬＬを利用して位相
誤差を補償するが、ＤＰＬＬは初期に一応入力周波数誤
差ほど周波数を追跡してこそ動作するので、ＡＦＣ（Au
tomatic Frequency Control）が必要になる。本発明に
おいてはBalanced Quadricorrelator 方式を応用したＦ
ＤＤ（Frequency Difference Detector）を使用してＡ
ＦＣを遂行し、周波数ロックが掛かった後ＤＰＬＬを動
作させ、残留位相エラを補償する。
誤差を補償するが、ＤＰＬＬは初期に一応入力周波数誤
差ほど周波数を追跡してこそ動作するので、ＡＦＣ（Au
tomatic Frequency Control）が必要になる。本発明に
おいてはBalanced Quadricorrelator 方式を応用したＦ
ＤＤ（Frequency Difference Detector）を使用してＡ
ＦＣを遂行し、周波数ロックが掛かった後ＤＰＬＬを動
作させ、残留位相エラを補償する。
【００６９】図４に本発明に適用されるヒルベルト変換
フィルタの一実施の形態が図示される。前記Ａ／Ｄ変換
器１１３から出力される信号を多数個のシフトレジスタ
にて順次シフトさせる第１シフトレジスタ部１１５ａ
と、前記第１シフトレジスタ部１１５ａの最終遅延出力
をさらに多数個のシフトレジスタにてシフトさせる第２
シフトレジスタ部１１５ｂと、前記入力信号と前記第１
及び第２シフトレジスタ部１１５ａ，１１５ｂにおいて
各々出力された信号を選択的に加算する多数個の加算器
を設けた第１加算部１１５ｃと、前記第１加算部１１５
ｃ内の各加算器から出力される信号と設定されるタップ
係数（ｈ０，ｈ２，ｈ４，ｈ６，ｈ８，ｈ１０，ｈ１
２，ｈ１４）を乗算する多数個の乗算器にて成された乗
算部１１５ｄと、前記乗算部１１５ｄ内の多数個の乗算
器において各々出力される信号を選択的に加算する多数
個の加算器にて成された第２加算部１１５ｅにて構成さ
れる。
フィルタの一実施の形態が図示される。前記Ａ／Ｄ変換
器１１３から出力される信号を多数個のシフトレジスタ
にて順次シフトさせる第１シフトレジスタ部１１５ａ
と、前記第１シフトレジスタ部１１５ａの最終遅延出力
をさらに多数個のシフトレジスタにてシフトさせる第２
シフトレジスタ部１１５ｂと、前記入力信号と前記第１
及び第２シフトレジスタ部１１５ａ，１１５ｂにおいて
各々出力された信号を選択的に加算する多数個の加算器
を設けた第１加算部１１５ｃと、前記第１加算部１１５
ｃ内の各加算器から出力される信号と設定されるタップ
係数（ｈ０，ｈ２，ｈ４，ｈ６，ｈ８，ｈ１０，ｈ１
２，ｈ１４）を乗算する多数個の乗算器にて成された乗
算部１１５ｄと、前記乗算部１１５ｄ内の多数個の乗算
器において各々出力される信号を選択的に加算する多数
個の加算器にて成された第２加算部１１５ｅにて構成さ
れる。
【００７０】このような構成を有するヒルベルト変換フ
ィルタを利用したヒルベルト変換によって前記Ａ／Ｄ変
換器１１３を通過した後の信号が式（１６）であるの
で、この信号を上側ヒルベルト変換（陽の周波数成分を
通過させ、陰の周波数成分を抑圧するもの）すれば、式
（１７）になり、これを複素型にて示せば、式（１８）
のように示すことができる。さらに、下側ヒルベルト変
換により式（１９）になり、これを複素型にて示せば、
式（２０）のように示すことができる。
ィルタを利用したヒルベルト変換によって前記Ａ／Ｄ変
換器１１３を通過した後の信号が式（１６）であるの
で、この信号を上側ヒルベルト変換（陽の周波数成分を
通過させ、陰の周波数成分を抑圧するもの）すれば、式
（１７）になり、これを複素型にて示せば、式（１８）
のように示すことができる。さらに、下側ヒルベルト変
換により式（１９）になり、これを複素型にて示せば、
式（２０）のように示すことができる。
【００７１】
【数６】
【００７２】下記した表１はタップ数３１個の下側（Ｌ
ｏｗｅｒ ｓｉｄｅ）（上側（Ｕｐｐｅｒ ｓｉｄｅ）
のスペクトラムを除去）ヒルベルト変換フィルタ及び上
側ヒルベルト変換フィルタの係数を示す。
ｏｗｅｒ ｓｉｄｅ）（上側（Ｕｐｐｅｒ ｓｉｄｅ）
のスペクトラムを除去）ヒルベルト変換フィルタ及び上
側ヒルベルト変換フィルタの係数を示す。
【００７３】
【表１】
【００７４】表１で示されるように、ヒルベルト変換フ
ィルタは次のような特徴を有している。第１に、３１個
のタップ中において中央タップをはじめとした１５個の
タップの係数は０である。これら１５個のタップは遅延
の役割だけ遂行するのみで、フィルタの出力値の計算に
は使用されない。フィルタの現在の出力値は残りの１６
個のタップに入っている値によって決定される。
ィルタは次のような特徴を有している。第１に、３１個
のタップ中において中央タップをはじめとした１５個の
タップの係数は０である。これら１５個のタップは遅延
の役割だけ遂行するのみで、フィルタの出力値の計算に
は使用されない。フィルタの現在の出力値は残りの１６
個のタップに入っている値によって決定される。
【００７５】第２に、中央タップを基準として左右のタ
ップは互いに反対の符号であり、その絶対値は同様であ
る。第３に、下側と上側ヒルベルト変換フィルタの係数
は互いに反対符号を有する。従って、前記の性質を利用
すればフィルタに使用される乗算器の数を大いに減らす
ことができる。
ップは互いに反対の符号であり、その絶対値は同様であ
る。第３に、下側と上側ヒルベルト変換フィルタの係数
は互いに反対符号を有する。従って、前記の性質を利用
すればフィルタに使用される乗算器の数を大いに減らす
ことができる。
【００７６】図４はヒルベルト変換フィルタの１例であ
り、８個の乗算器、３０個のシフトレジスタ、１５個の
２入力加、減算器のみにて設計した３１タップヒルベル
ト変換フィルタである。
り、８個の乗算器、３０個のシフトレジスタ、１５個の
２入力加、減算器のみにて設計した３１タップヒルベル
ト変換フィルタである。
【００７７】一方、ヒルベルト変換された複素信号は基
底帯域信号でないので、さらに、基底帯域へのダウン変
換が必要であり、これと同時に周波数及び位相誤差補償
が必要である。ダウンコンバ−ジョン及び位相誤差補償
は複素乗算部１１６と数値制御発振器（Numerically co
ntrolled oscillator）を利用して同時に遂行し、周波
数と位相誤差の推定は後に連なる周波数誤差検出部１２
０において成される。
底帯域信号でないので、さらに、基底帯域へのダウン変
換が必要であり、これと同時に周波数及び位相誤差補償
が必要である。ダウンコンバ−ジョン及び位相誤差補償
は複素乗算部１１６と数値制御発振器（Numerically co
ntrolled oscillator）を利用して同時に遂行し、周波
数と位相誤差の推定は後に連なる周波数誤差検出部１２
０において成される。
【００７８】即ち、前記複素乗算部１１６は２種類（Up
per/Lower side）にてヒルベルト変換された信号を数値
制御発振器１２７において入力される位相誤差信号と複
素乗算して位相を補償する。
per/Lower side）にてヒルベルト変換された信号を数値
制御発振器１２７において入力される位相誤差信号と複
素乗算して位相を補償する。
【００７９】図５に上側ヒルベルト変換信号を基底帯域
信号にて造るための複素乗算器が図示される。乗算器１
１６ａ及び１１６ｂは前記遅延器１１４において得られ
るＩｎ 信号と数値制御発振器１２７において得られる
コサイン（ｃｏｓ）及びサイン（ｓｉｎ）値を乗算す
る。数値制御発振器１２７はコサイン（ｃｏｓ）及びサ
イン（ｓｉｎ）値が貯蔵されたＲＯＭテ−ブル（ＲＯＭ
ｔａｂｌｅ）にて構成され、ループフィルタ部１２６
において入力されるデ−タに従って対応されるコサイン
（ｃｏｓ）及びサイン（ｓｉｎ）値を出力する。
信号にて造るための複素乗算器が図示される。乗算器１
１６ａ及び１１６ｂは前記遅延器１１４において得られ
るＩｎ 信号と数値制御発振器１２７において得られる
コサイン（ｃｏｓ）及びサイン（ｓｉｎ）値を乗算す
る。数値制御発振器１２７はコサイン（ｃｏｓ）及びサ
イン（ｓｉｎ）値が貯蔵されたＲＯＭテ−ブル（ＲＯＭ
ｔａｂｌｅ）にて構成され、ループフィルタ部１２６
において入力されるデ−タに従って対応されるコサイン
（ｃｏｓ）及びサイン（ｓｉｎ）値を出力する。
【００８０】乗算器１１６ｃ及び１１６ｄは前記ヒルベ
ルト変換部１１５において得られる上側ヒルベルト変換
された信号（Ｑｎ−ｕｐｐｅｒ ）と前記数値制御発振
器１２７において得られるコサイン（ｃｏｓ）及びサイ
ン（ｓｉｎ）値を乗算する。加算器１１６ｅは前記乗算
器１１６ａの出力と前記乗算器１１６ｃの出力信号を加
算して基底帯域Ｉ信号を出力する。加算器１１６ｆは前
記乗算器１１６ｂの出力と前記乗算器１１６ｄの出力を
加算して基底帯域Ｑ信号を出力する。
ルト変換部１１５において得られる上側ヒルベルト変換
された信号（Ｑｎ−ｕｐｐｅｒ ）と前記数値制御発振
器１２７において得られるコサイン（ｃｏｓ）及びサイ
ン（ｓｉｎ）値を乗算する。加算器１１６ｅは前記乗算
器１１６ａの出力と前記乗算器１１６ｃの出力信号を加
算して基底帯域Ｉ信号を出力する。加算器１１６ｆは前
記乗算器１１６ｂの出力と前記乗算器１１６ｄの出力を
加算して基底帯域Ｑ信号を出力する。
【００８１】前記ヒルベルト変換部１１５から出力され
た信号を複素型にて示せば、式（２１）のように示すこ
とができ、周波数及び位相の推定値を各々ω，θとすれ
ば、複素乗算部１１６はヒルベルト変換フィルタから出
力される複素信号と数値制御発振器１２７から出力され
るコサイン（ｃｏｓ）及びサイン（ｓｉｎ）値の積を出
力する。上側ヒルベルト変換フィルタを使用する場合、
式（２２）になる。
た信号を複素型にて示せば、式（２１）のように示すこ
とができ、周波数及び位相の推定値を各々ω，θとすれ
ば、複素乗算部１１６はヒルベルト変換フィルタから出
力される複素信号と数値制御発振器１２７から出力され
るコサイン（ｃｏｓ）及びサイン（ｓｉｎ）値の積を出
力する。上側ヒルベルト変換フィルタを使用する場合、
式（２２）になる。
【００８２】
【数７】
【００８３】図６に下側ヒルベルト変換された信号を基
底帯域にて造るための複素乗算器が図示される。乗算器
１１６ｇ及び１１６ｈは前記遅延器１１４から得られる
Ｉｎ 信号と数値制御発振器１２７から得られるコサイ
ン及びサイン発振信号を乗算する。乗算器１１６ｉ及び
１１６ｊは前記ヒルベルト変換部１１５から得られる下
側ヒルベルト変換された信号（Ｑｎ−ｌｏｗｅｒ ）と
前記数値制御発振器１２７から得られるコサイン及びサ
イン発振信号を乗算する。
底帯域にて造るための複素乗算器が図示される。乗算器
１１６ｇ及び１１６ｈは前記遅延器１１４から得られる
Ｉｎ 信号と数値制御発振器１２７から得られるコサイ
ン及びサイン発振信号を乗算する。乗算器１１６ｉ及び
１１６ｊは前記ヒルベルト変換部１１５から得られる下
側ヒルベルト変換された信号（Ｑｎ−ｌｏｗｅｒ ）と
前記数値制御発振器１２７から得られるコサイン及びサ
イン発振信号を乗算する。
【００８４】加算器１１６ｋは前記乗算器１１６ｇの出
力と前記乗算器１１６ｉの出力信号を加算して基底帯域
Ｉ信号を出力する。加算器１１６ｍは前記乗算器１１６
ｈの出力と前記乗算器１１６ｊの出力を加算して基底帯
域Ｑ信号を出力する。前記ヒルベルト変換部１１５から
出力された信号を複素型にて示せば、式（２３）のよう
に示すことができ、周波数及び位相の推定値を各々ω，
θとすれば、複素乗算器の出力はヒルベルト変換フィル
タの出力である複素信号と数値制御発振器１２７の出力
の積にて表示され、下側ヒルベルト変換フィルタを使用
する場合、式（２４）になる。
力と前記乗算器１１６ｉの出力信号を加算して基底帯域
Ｉ信号を出力する。加算器１１６ｍは前記乗算器１１６
ｈの出力と前記乗算器１１６ｊの出力を加算して基底帯
域Ｑ信号を出力する。前記ヒルベルト変換部１１５から
出力された信号を複素型にて示せば、式（２３）のよう
に示すことができ、周波数及び位相の推定値を各々ω，
θとすれば、複素乗算器の出力はヒルベルト変換フィル
タの出力である複素信号と数値制御発振器１２７の出力
の積にて表示され、下側ヒルベルト変換フィルタを使用
する場合、式（２４）になる。
【００８５】
【数８】
【００８６】このような過程にて得られる基底帯域信号
Ｉ，Ｑはパイロットフィルタ部１１７においてフィルタ
リングされ、パイロット信号が通過されるが、ここで、
パイロットフィルタ部１１７は、基底帯域Ｉ信号を低域
フィルタリングするための第１低域フィルタ部１１８
と、基底帯域Ｑ信号を低域フィルタリングするための第
２低域フィルタ部１１９にて成り、前記２個の低域フィ
ルタ部１１８，１１９はその詳細構成が同一である。
Ｉ，Ｑはパイロットフィルタ部１１７においてフィルタ
リングされ、パイロット信号が通過されるが、ここで、
パイロットフィルタ部１１７は、基底帯域Ｉ信号を低域
フィルタリングするための第１低域フィルタ部１１８
と、基底帯域Ｑ信号を低域フィルタリングするための第
２低域フィルタ部１１９にて成り、前記２個の低域フィ
ルタ部１１８，１１９はその詳細構成が同一である。
【００８７】図７に本発明による低域フィルタの詳細構
成を示す回路図が図示される。本発明による低域フィル
タ部１１８は、４個のＩＩＲフィルタ１１８ａ−１１８
ｄが直列に連結された４段従属フィルタ（ｃａｓｃａｄ
ｅ ｆｉｌｔｅｒ）にて構成される。
成を示す回路図が図示される。本発明による低域フィル
タ部１１８は、４個のＩＩＲフィルタ１１８ａ−１１８
ｄが直列に連結された４段従属フィルタ（ｃａｓｃａｄ
ｅ ｆｉｌｔｅｒ）にて構成される。
【００８８】前記４個のフィルタ１１８ａ−１１８ｄの
間には３個の遅延器１１８ｈ−１１８ｊが接続され、前
記３個の遅延器１１８ｈ−１１８ｊは３個のフィルタ１
１８ａ−１１８ｃから出力される信号を１クロック遅延
させる。３個の分周器１１８ｅ−１１８ｇは前端におい
て入力されるクロック信号を１／２分周して前記３個の
遅延器１１８ｈ−１１８ｊにて出力する。
間には３個の遅延器１１８ｈ−１１８ｊが接続され、前
記３個の遅延器１１８ｈ−１１８ｊは３個のフィルタ１
１８ａ−１１８ｃから出力される信号を１クロック遅延
させる。３個の分周器１１８ｅ−１１８ｇは前端におい
て入力されるクロック信号を１／２分周して前記３個の
遅延器１１８ｈ−１１８ｊにて出力する。
【００８９】図８に本発明によるＩＩＲフィルタの構成
を示すブロック図が図示される。本発明によるＩＩＲフ
ィルタ１１８ａは、複素乗算部１１６から入力される信
号をクロックの１周期（１／１０．７６ＭＨｚ）だけ遅
延させる第１遅延器１４１と、前記第１遅延器１４１の
出力と乗算器１４５の出力を加算する第１加算器１４３
と、前記第１加算器１４３の出力と入力信号を加算する
第２加算器１４２と、前記第２加算器１４２の出力信号
をクロックの１周期だけ遅延させる第２遅延器１４４
と、前記第２遅延器から出力される信号に０．７５を乗
算する乗算器１４５にて構成される。
を示すブロック図が図示される。本発明によるＩＩＲフ
ィルタ１１８ａは、複素乗算部１１６から入力される信
号をクロックの１周期（１／１０．７６ＭＨｚ）だけ遅
延させる第１遅延器１４１と、前記第１遅延器１４１の
出力と乗算器１４５の出力を加算する第１加算器１４３
と、前記第１加算器１４３の出力と入力信号を加算する
第２加算器１４２と、前記第２加算器１４２の出力信号
をクロックの１周期だけ遅延させる第２遅延器１４４
と、前記第２遅延器から出力される信号に０．７５を乗
算する乗算器１４５にて構成される。
【００９０】このような構成を有するパイロットフィル
タ部１１７は、伝送された信号（Ｉ，Ｑ信号）よりパイ
ロット信号のみを抽出する機能を成す。一般的に、ＦＩ
Ｒフィルタを使用すれば信号処理速度（ｒａｔｅ）２
１．５２ＭＨｚより１００ｋＨｚ程度の通過帯域を有す
る低域フィルタを具現するためには１００個以上のタッ
プが必要である。
タ部１１７は、伝送された信号（Ｉ，Ｑ信号）よりパイ
ロット信号のみを抽出する機能を成す。一般的に、ＦＩ
Ｒフィルタを使用すれば信号処理速度（ｒａｔｅ）２
１．５２ＭＨｚより１００ｋＨｚ程度の通過帯域を有す
る低域フィルタを具現するためには１００個以上のタッ
プが必要である。
【００９１】しかし、本発明においては同じ係数を有す
るＩＩＲ（Ｉｎｆｉｎｉｔｅ ｉｍｐｕｌｓｒｅｓｐｏ
ｎｓｅ）低域フィルタ４個が連続に連結されている４段
従属フィルタを設計して必要なタップ数を大いに減らし
た。一つのステ−ジ（ｓｔａｇｅ）毎に２倍ダウンサン
プルしてデシメーションの効果をフィルタの通過帯域も
また、１ステ−ジ毎に１／２に減り、結局狭帯域低域フ
ィルタを造ることができるようになる。
るＩＩＲ（Ｉｎｆｉｎｉｔｅ ｉｍｐｕｌｓｒｅｓｐｏ
ｎｓｅ）低域フィルタ４個が連続に連結されている４段
従属フィルタを設計して必要なタップ数を大いに減らし
た。一つのステ−ジ（ｓｔａｇｅ）毎に２倍ダウンサン
プルしてデシメーションの効果をフィルタの通過帯域も
また、１ステ−ジ毎に１／２に減り、結局狭帯域低域フ
ィルタを造ることができるようになる。
【００９２】これをさらに具体的に説明すれば次の通り
である。前記複素乗算部１１６の出力が上側である場
合、式（２５）であり、パイロットフィルタ部１１７の
出力は式（２６）であるので、ωＩＦ≒ωであれば、前
記出力の虚数部（ｉｍａｇｉｎａｒｙ ｐａｒｔ）より
位相誤差を推定することができる。即ち、式（２７）の
ように示される。
である。前記複素乗算部１１６の出力が上側である場
合、式（２５）であり、パイロットフィルタ部１１７の
出力は式（２６）であるので、ωＩＦ≒ωであれば、前
記出力の虚数部（ｉｍａｇｉｎａｒｙ ｐａｒｔ）より
位相誤差を推定することができる。即ち、式（２７）の
ように示される。
【００９３】
【数９】
【００９４】ここで、ＩＩＲフィルタの乗算器１４５に
提供されるタップ係数を０．７５にて設定して図９に図
示されたように、遅延器１４４の出力を２個のシフト器
１２８，１２９にて右の方へ各々１ビット（０．５），
２ビット（０．２５）シフトさせ、その出力を加算器１
３０にて加算することにより乗算器を使用しなくても簡
単に具現することができる。
提供されるタップ係数を０．７５にて設定して図９に図
示されたように、遅延器１４４の出力を２個のシフト器
１２８，１２９にて右の方へ各々１ビット（０．５），
２ビット（０．２５）シフトさせ、その出力を加算器１
３０にて加算することにより乗算器を使用しなくても簡
単に具現することができる。
【００９５】併せて、前記複素乗算部１１６の出力が下
側である場合、式（２８）であり、パイロットフィルタ
部１１７の出力は、式（２９）であるので、ωＩＦ≒ω
であれば狭帯域低域フィルタのＱ信号より位相誤差を推
定することができる。即ち、式（３０）のように示され
る。
側である場合、式（２８）であり、パイロットフィルタ
部１１７の出力は、式（２９）であるので、ωＩＦ≒ω
であれば狭帯域低域フィルタのＱ信号より位相誤差を推
定することができる。即ち、式（３０）のように示され
る。
【００９６】
【数１０】
【００９７】このように得られる位相誤差信号は周波数
誤差検出部１２０に入力され周波数誤差が次の式のよう
に検出される。
誤差検出部１２０に入力され周波数誤差が次の式のよう
に検出される。
【００９８】
【数１１】
【００９９】周波数誤差検出部１２０は、前記パイロッ
トフィルタ部１１７から出力されるＩ信号を遅延させる
遅延器１２１と、前記パイロットフィルタ部１１７から
出力されるＱ信号を遅延させる遅延器１２２と、前記遅
延器１２１の出力信号と前記Ｑ信号を排他的論理和する
排他的論理和素子１２３と、前記遅延器１２２の出力信
号と前記Ｉ信号を排他的論理和する排他的論理和素子１
２４と、前記排他的論理和素子１２３，１２４の各出力
信号を加算してその結果値を周波数誤差信号にて出力す
る加算器１２５にて構成される。
トフィルタ部１１７から出力されるＩ信号を遅延させる
遅延器１２１と、前記パイロットフィルタ部１１７から
出力されるＱ信号を遅延させる遅延器１２２と、前記遅
延器１２１の出力信号と前記Ｑ信号を排他的論理和する
排他的論理和素子１２３と、前記遅延器１２２の出力信
号と前記Ｉ信号を排他的論理和する排他的論理和素子１
２４と、前記排他的論理和素子１２３，１２４の各出力
信号を加算してその結果値を周波数誤差信号にて出力す
る加算器１２５にて構成される。
【０１００】ここで、加算器１２５は前記ヒルベルト変
換信号が上側である場合、前記排他的論理和素子１２３
の出力信号から前記排他的論理和素子１２４の出力を減
算する。さらに、前記加算器１２５は前記ヒルベルト変
換信号が下側である場合、前記排他的論理和素子１２４
の出力から前記排他的論理和素子１２３の出力信号を減
算する。
換信号が上側である場合、前記排他的論理和素子１２３
の出力信号から前記排他的論理和素子１２４の出力を減
算する。さらに、前記加算器１２５は前記ヒルベルト変
換信号が下側である場合、前記排他的論理和素子１２４
の出力から前記排他的論理和素子１２３の出力信号を減
算する。
【０１０１】このように成される周波数誤差検出部１２
０は、前記複素乗算部１１６の出力信号が上側である場
合には、入力される位相誤差が式（３１）であるので、
周波数誤差として、式（３２）を求めるようになる。
０は、前記複素乗算部１１６の出力信号が上側である場
合には、入力される位相誤差が式（３１）であるので、
周波数誤差として、式（３２）を求めるようになる。
【０１０２】
【数１２】
【０１０３】シミュレ−ション（Ｓｉｍｕｌａｔｉｏ
ｎ）及び実際ハ−ドウェィア具現実験結果２の補数（２
のｃｏｍｐｌｅｍｅｎｔ）にて表現される各信号の符号
（ｓｉｇｎ）ビットのみを取って乗算をＸＯＲにて代替
しても周波数誤差推定が可能なることを確認した。この
場合、正常状態において若干の（数ｋＨｚ ｏｒｄｅ
ｒ）周波数誤差が残るようになるが、この誤差はＤＰＬ
Ｌを利用して補正することができる。
ｎ）及び実際ハ−ドウェィア具現実験結果２の補数（２
のｃｏｍｐｌｅｍｅｎｔ）にて表現される各信号の符号
（ｓｉｇｎ）ビットのみを取って乗算をＸＯＲにて代替
しても周波数誤差推定が可能なることを確認した。この
場合、正常状態において若干の（数ｋＨｚ ｏｒｄｅ
ｒ）周波数誤差が残るようになるが、この誤差はＤＰＬ
Ｌを利用して補正することができる。
【０１０４】図１０、図１１はこの方法にて具現された
周波数誤差検出器であり、ここで、ｍは遅延の個数を意
味し、周波数誤差検出器の収斂速度と関係がある。ｍが
大きければ収斂速度が速くなる反面、正常状態の誤差が
相対的に大きくなり、ｍが小さければ収斂速度は遅いが
正常状態の誤差を小さくすることができる。
周波数誤差検出器であり、ここで、ｍは遅延の個数を意
味し、周波数誤差検出器の収斂速度と関係がある。ｍが
大きければ収斂速度が速くなる反面、正常状態の誤差が
相対的に大きくなり、ｍが小さければ収斂速度は遅いが
正常状態の誤差を小さくすることができる。
【０１０５】このようにして位相誤差と周波数誤差が求
められれば、ループフィルタ部１２６は、これを利用し
て周波数誤差と位相誤差を補償することができる制御値
を求めるようになり、その制御値を前記数値制御発振器
１２７に提供して周波数誤差と位相誤差が補償されるよ
うになる。
められれば、ループフィルタ部１２６は、これを利用し
て周波数誤差と位相誤差を補償することができる制御値
を求めるようになり、その制御値を前記数値制御発振器
１２７に提供して周波数誤差と位相誤差が補償されるよ
うになる。
【０１０６】図１２に本発明に適用されるループフィル
タ部の構成を示すブロック図が図示される。本発明によ
るループフィルタ部１２６は、前記周波数誤差検出部１
２０から入力される周波数誤差信号をフィルタリングす
る周波数誤差フィルタ部１８１と、前記パイロットフィ
ルタ部１１７から出力される位相誤差信号をフィルタリ
ングする位相誤差フィルタ部１８２と、前記周波数誤差
フィルタ部１８１から出力される信号をラッチするＤフ
リップフロップ１８３と、前記位相誤差フィルタ部１８
２から出力される信号を制御信号に従って選択して出力
するマルチプレクサ１８４と、前記マルチプレクサ１８
４から出力される信号をシフトするビットシフト器１８
５と、前記ビットシフト器１８５の出力と前記Ｄフリッ
プフロップ１８３の出力を加算して出力する加算器１８
６にて構成される。
タ部の構成を示すブロック図が図示される。本発明によ
るループフィルタ部１２６は、前記周波数誤差検出部１
２０から入力される周波数誤差信号をフィルタリングす
る周波数誤差フィルタ部１８１と、前記パイロットフィ
ルタ部１１７から出力される位相誤差信号をフィルタリ
ングする位相誤差フィルタ部１８２と、前記周波数誤差
フィルタ部１８１から出力される信号をラッチするＤフ
リップフロップ１８３と、前記位相誤差フィルタ部１８
２から出力される信号を制御信号に従って選択して出力
するマルチプレクサ１８４と、前記マルチプレクサ１８
４から出力される信号をシフトするビットシフト器１８
５と、前記ビットシフト器１８５の出力と前記Ｄフリッ
プフロップ１８３の出力を加算して出力する加算器１８
６にて構成される。
【０１０７】イネ−ブル信号（ｅｎａ）が“１”である
時、前記Ｄフリップフロップ１８３がラッチ状態になっ
てその入力信号を出力し、前記マルチプレクサ１８４は
その入力中において“０”を選択して出力する。イネ−
ブル信号が“０”である時、前記Ｄフリップフロップ１
８３がその出力状態を維持し、前記マルチプレクサ１８
４は位相誤差フィルタ部１８２の出力信号を選択して出
力する。
時、前記Ｄフリップフロップ１８３がラッチ状態になっ
てその入力信号を出力し、前記マルチプレクサ１８４は
その入力中において“０”を選択して出力する。イネ−
ブル信号が“０”である時、前記Ｄフリップフロップ１
８３がその出力状態を維持し、前記マルチプレクサ１８
４は位相誤差フィルタ部１８２の出力信号を選択して出
力する。
【０１０８】前記のように説明したように、ＤＦＰＬＬ
（Digital Frequency Phase Lock Loop ）の動作
は初期に一旦ＤＦＬＬを動作させ周波数誤差を補償し、
一定時間が経過して周波数ロック（ｌｏｃｋ）が掛かっ
た後、ＤＰＬＬを動作させ残留位相エラ及び周波数エラ
を補償する方法を使用した。さらに、動作中チャンネル
状態の変化等にてロックが解かれる場合には外部マイク
ロプロセッサ（図面には図示省略）よりｓｔａｒｔ−ｕ
ｐ信号を受け、上記の動作を繰り返す。
（Digital Frequency Phase Lock Loop ）の動作
は初期に一旦ＤＦＬＬを動作させ周波数誤差を補償し、
一定時間が経過して周波数ロック（ｌｏｃｋ）が掛かっ
た後、ＤＰＬＬを動作させ残留位相エラ及び周波数エラ
を補償する方法を使用した。さらに、動作中チャンネル
状態の変化等にてロックが解かれる場合には外部マイク
ロプロセッサ（図面には図示省略）よりｓｔａｒｔ−ｕ
ｐ信号を受け、上記の動作を繰り返す。
【０１０９】ここで、外部マイクロプロセッサ（図１の
１００）と連結されイネ−ブル信号を使用してＤＦＬＬ
とＤＰＬＬのスイッチング動作を具現し、ループフィル
タの係数は全てｂｉｔシフト演算のみにて具現が可能な
るよう設計してＨ／Ｗの複雑度を大幅に減らした。
１００）と連結されイネ−ブル信号を使用してＤＦＬＬ
とＤＰＬＬのスイッチング動作を具現し、ループフィル
タの係数は全てｂｉｔシフト演算のみにて具現が可能な
るよう設計してＨ／Ｗの複雑度を大幅に減らした。
【０１１０】図１３はパイロットフィルタ部に使用され
るＩＩＲフィルタの他の実施の形態である。本実施の形
態のＩＩＲフィルタは、複素乗算部１１６から入力され
る信号と乗算器１３１の出力信号を加算する第１加算器
１３２と、前記第１加算器１３２の出力信号を遅延させ
る第１遅延器１３３と、前記第１遅延器１３３の出力信
号と前記複素乗算部１１６から入力される信号を加算す
る第２加算器１３４と、前記第２加算器１３４の出力信
号を遅延させる第２遅延器１３５と、前記第２遅延器１
３５の出力信号とタップ係数（０．７５）を乗算して前
記加算器１３２に入力させる乗算器１３１にて構成され
る。この場合、インパルス応答は同様であるが、このよ
うな構成によってさらに速い速度で動作させることがで
きるＨ／Ｗを造ることができる長点がある。
るＩＩＲフィルタの他の実施の形態である。本実施の形
態のＩＩＲフィルタは、複素乗算部１１６から入力され
る信号と乗算器１３１の出力信号を加算する第１加算器
１３２と、前記第１加算器１３２の出力信号を遅延させ
る第１遅延器１３３と、前記第１遅延器１３３の出力信
号と前記複素乗算部１１６から入力される信号を加算す
る第２加算器１３４と、前記第２加算器１３４の出力信
号を遅延させる第２遅延器１３５と、前記第２遅延器１
３５の出力信号とタップ係数（０．７５）を乗算して前
記加算器１３２に入力させる乗算器１３１にて構成され
る。この場合、インパルス応答は同様であるが、このよ
うな構成によってさらに速い速度で動作させることがで
きるＨ／Ｗを造ることができる長点がある。
【０１１１】図１４はヒルベルト変換フィルタの他の実
施の形態であり、乗算部１１５ｄをＲＯＭ１３６にて置
き換えた例である。この場合、乗算器より相対的にＨ／
Ｗ嵩が小さいＲＯＭテーブルを利用することができるの
で、ＡＳＩＣ具現時有利な構造になる。
施の形態であり、乗算部１１５ｄをＲＯＭ１３６にて置
き換えた例である。この場合、乗算器より相対的にＨ／
Ｗ嵩が小さいＲＯＭテーブルを利用することができるの
で、ＡＳＩＣ具現時有利な構造になる。
【０１１２】
【発明の効果】以上において詳細に述べたように、本発
明によるディジタル復調器は、高価の部品であるＶＣＯ
等を使用することなく、廉価な発振器（Ｏｓｃｉｌｌａ
ｔｏｒ）を利用することにより経済的に利点がある。さ
らに、周波数誤差及び位相誤差を検出する検出器を４個
の乗算器にて構成されるディジタルフィルタとディジタ
ルロジック回路のみを利用して具現することによりＨ／
Ｗの量を大幅に減らすことができ、併せて全部（ｆｕｌ
ｌ）ディジタル方式であるのでＨ／Ｗ及びＡＳＩＣ具現
時多くの長点を有するようになり、信号処理性能もまた
優秀なる利点がある。
明によるディジタル復調器は、高価の部品であるＶＣＯ
等を使用することなく、廉価な発振器（Ｏｓｃｉｌｌａ
ｔｏｒ）を利用することにより経済的に利点がある。さ
らに、周波数誤差及び位相誤差を検出する検出器を４個
の乗算器にて構成されるディジタルフィルタとディジタ
ルロジック回路のみを利用して具現することによりＨ／
Ｗの量を大幅に減らすことができ、併せて全部（ｆｕｌ
ｌ）ディジタル方式であるのでＨ／Ｗ及びＡＳＩＣ具現
時多くの長点を有するようになり、信号処理性能もまた
優秀なる利点がある。
【図１】 ＶＳＢ方式ＨＤＴＶの受信機構成を示すブロ
ック図である。
ック図である。
【図２】 本発明によるディジタル復調器の一実施の形
態である。
態である。
【図３】 本発明によるディジタル復調器の各ブロック
から出力される信号のスペクトラムである。
から出力される信号のスペクトラムである。
【図４】 本発明によるヒルベルト変換部の一実施の形
態の詳細な構成図である。
態の詳細な構成図である。
【図５】 上側ヒルベルト変換信号を基底帯域信号にて
造るための複素乗算器である。
造るための複素乗算器である。
【図６】 下側ヒルベルト変換された信号を基底帯域に
て造るための複素乗算器である。
て造るための複素乗算器である。
【図７】 本発明による低域フィルタの詳細な構成を示
す回路図である。
す回路図である。
【図８】 本発明によるＩＩＲフィルタの構成を示すブ
ロック図である。
ロック図である。
【図９】 本発明によるＩＩＲフィルタに使用される乗
算器の他の実施の形態である。
算器の他の実施の形態である。
【図１０】 本発明による周波数誤差検出部の他の実施
の形態である。
の形態である。
【図１１】 本発明による周波数誤差検出部のさらに他
の実施の形態である。
の実施の形態である。
【図１２】 本発明によるループフィルタ手段の詳細な
構成図である。
構成図である。
【図１３】 本発明に適用される無限インパルス応答
（ＩＩＲ）フィルタの他の実施の形態である。
（ＩＩＲ）フィルタの他の実施の形態である。
【図１４】 本発明においてＲＯＭテ−ブルを使用した
ヒルベルト変換手段の他の実施の形態である。
ヒルベルト変換手段の他の実施の形態である。
【図１５】 従来のＶＳＢアナログ復調器である。
【図１６】 従来のＶＳＢディジタル復調器である。
【図１７】 従来のＶＳＢディジタル復調器の典型的な
１例である。
１例である。
【図１８】 従来のヒルベルト変換を利用したディジタ
ル復調器である。
ル復調器である。
【図１９】 ＶＳＢ−４ＤＧにて伝送された信号より周
波数及び位相を検出する装置の１例である。
波数及び位相を検出する装置の１例である。
【図２０】 従来ディジタル化された平衡型４次相関器
（ＢａｌａｎｃｅｄＱｕａｄｒｉｃｏｒｒｅｌａｔｏ
ｒ）である。
（ＢａｌａｎｃｅｄＱｕａｄｒｉｃｏｒｒｅｌａｔｏ
ｒ）である。
１１０ 発振器、１１１ 混合器、 １１２ 低域フィ
ルタ、１１３ Ａ／Ｄ変換器、１１４ 遅延器、１１５
ヒルベルト変換器、１１６ 複素乗算器、 １１７
パイロットフィルタ部、１２０ 周波数誤差検出部、１
２６ ループフィルタ部、１２７ 数値制御発振器。
ルタ、１１３ Ａ／Ｄ変換器、１１４ 遅延器、１１５
ヒルベルト変換器、１１６ 複素乗算器、 １１７
パイロットフィルタ部、１２０ 周波数誤差検出部、１
２６ ループフィルタ部、１２７ 数値制御発振器。
Claims (21)
- 【請求項１】 ディジタル復調器において、 所定の周波数信号を発生させる局部発振手段と、 中間周波数信号と前記局部発振手段から出力される局部
発振周波数信号を混合（mix）するミキシング手段と、 前記ミキシング手段から出力される信号をＡ／Ｄ変換す
るＡ／Ｄ変換手段と、 前記Ａ／Ｄ変換手段の出力からＩ，Ｑ信号を生成する
Ｉ，Ｑ信号生成手段と、 前記Ｉ，Ｑ信号の位相誤差を補償する補償手段とで構成
されたことを特徴とするディジタル復調器。 - 【請求項２】 前記Ｉ，Ｑ信号生成手段は、前記Ａ／Ｄ
変換手段の出力信号をヒルベルト変換するヒルベルト変
換手段と、前記Ａ／Ｄ変換手段の出力信号を前記ヒルベ
ルト変換手段の遅延時間だけ遅延させる遅延手段にて構
成されたことを特徴とする請求項１記載のディジタル復
調器。 - 【請求項３】 前記補償手段は、前記Ａ／Ｄ変換手段の
出力信号を周波数補償する周波数補償手段と、前記Ａ／
Ｄ変換手段の出力信号を位相補償する位相補償手段にて
構成されたことを特徴とする請求項１記載のディジタル
復調器。 - 【請求項４】 前記補償手段は、初期に周波数誤差を補
償し、周波数ロック（lock）が掛かった後、位相誤差を
補償することを特徴とする請求項３記載のディジタル復
調器。 - 【請求項５】 前記局部発振手段の発振周波数は、中間
周波数のパイロット信号と混合された時、その差周波数
が基底帯域でない付近の周波数であることを特徴とする
請求項１記載のディジタル復調器。 - 【請求項６】 ディジタル復調器において、 所定の周波数信号を発生させる局部発振手段と、 中間周波数信号と前記局部発振手段から出力される局部
発振周波数信号を混合するミキシング手段と、 前記ミキシング手段から出力される信号をＡ／Ｄ変換す
るＡ／Ｄ変換手段と、 前記Ａ／Ｄ変換手段の出力信号をヒルベルト変換するヒ
ルベルト変換手段と、 前記Ａ／Ｄ変換手段の出力信号を遅延させる遅延手段
と、 前記遅延手段及びヒルベルト変換手段から各々出力され
る信号と、その位相誤差信号を乗算する乗算手段と、 前記乗算手段から出力されるＩ，Ｑ基底帯域信号におい
てパイロット信号が通過されるようにフィルタリングす
るフィルタ手段と、 前記フィルタ手段から出力される信号の周波数誤差を検
出する周波数誤差検出手段と、 前記フィルタ手段から出力される信号と前記周波数誤差
検出手段で検出される周波数誤差信号をフィルタリング
し、そのフィルタリングされた信号中一つを選択して出
力するループフィルタ部と、 前記ループフィルタ部から信号を入力して位相誤差制御
信号を発生させる数値制御発振手段とを設けることを特
徴とするディジタル復調器。 - 【請求項７】 前記ヒルベルト変換手段は、入力信号を
多数個のシフトレジスタに順次シフトさせる第１シフト
レジスタと、前記第１シフトレジスタの最終遅延出力を
さらに多数個のシフトレジスタにシフトさせる第２シフ
トレジスタと、前記入力信号と前記第１及び第２シフト
レジスタから各々出力された信号を選択的に加算する多
数個の加算器を設けた第１加算部と、前記第１加算部内
の各加算器から出力される信号と設定されるタップ係数
を乗算する多数個の乗算器にて成された乗算部と、前記
乗算部内の多数個の乗算器から各々出力される信号を選
択的に加算する多数個の加算器にて成された第２加算部
とで構成されたことを特徴とする請求項６記載のディジ
タル復調器。 - 【請求項８】 前記ヒルベルト変換部は、入力信号を多
数個のシフトレジスタに順次シフトさせる第１シフトレ
ジスタ部と、前記第１シフトレジスタ部の出力を、さら
に多数個のシフトレジスタにシフトさせる第２シフトレ
ジスタ部と、前記入力信号と前記第１及び第２シフトレ
ジスタ部から各々出力された信号を選択的に加算する多
数個の加算器を設けた第１加算部と、前記第１加算部内
の各加算器から出力される信号に対応する貯蔵された信
号を出力するＲＯＭと、前記ＲＯＭから出力される多数
個の信号を選択的に加算する多数個の加算器にて成され
た第２加算部とで構成されたことを特徴とする請求項６
記載のディジタル復調器。 - 【請求項９】 前記ヒルベルト変換手段は、前記Ａ／Ｄ
変換器１１３から出力されるＩｎ 信号を複素（comple
x）信号Ｑｎ に変換することを特徴とする請求項６記
載のディジタル復調器。 - 【請求項１０】 前記乗算手段は、前記ヒルベルト変換
手段から出力される複素信号が上側（upper-side）複素
信号である場合、その信号を基底帯域信号に造る第１複
素乗算器と、前記ヒルベルト変換部から出力される複素
信号が下側（lower-side）複素信号である場合、その信
号を基底帯域信号に造る第２複素乗算器とで構成された
ことを特徴とする請求項６記載のディジタル復調器。 - 【請求項１１】 前記フィルタ手段は、基底帯域Ｉ信号
をフィルタリングするための低域フィルタと、基底帯域
Ｑ信号を低域フィルタリングするための低域フィルタと
で構成されたことを特徴とする請求項６記載のディジタ
ル復調器。 - 【請求項１２】 前記フィルタ手段は、相互直列に連結
され４段従属フィルタを構成する４個のＩＩＲフィルタ
と、前記４個のＩＩＲフィルタの間に接続され、前記フ
ィルタ等から出力される信号を１クロック遅延させる３
個の遅延器と、前端から入力されるクロック信号を１／
２分周して前記遅延器に供給する３個の分周器とで構成
されることを特徴とする請求項６記載のディジタル復調
器。 - 【請求項１３】 前記フィルタ手段は、前記乗算手段に
おいて入力される信号（Ｉ，Ｑ信号）よりパイロット
（pilot）信号のみを通過させることを特徴とする請求
項６記載のディジタル復調器。 - 【請求項１４】 前記周波数誤差検出手段は、前記フィ
ルタ手段から出力されるＩ信号を遅延させる第１遅延器
と、前記フィルタ手段から出力されるＱ信号を遅延させ
る第２遅延器と、前記第１遅延器の出力信号と前記Ｑ信
号を排他的論理和する第１排他的論理和素子と、前記第
２遅延器の出力信号と前記Ｉ信号を排他的論理和する第
２排他的論理和素子と、前記第１及び第２排他的論理和
素子の各出力信号を加算する加算器とで構成されること
を特徴とする請求項６記載のディジタル復調器。 - 【請求項１５】 前記ループフィルタ手段は、前記周波
数誤差検出手段から入力される周波数誤差信号をフィル
タリングする周波数誤差フィルタ部と、前記フィルタ手
段から出力される位相誤差信号をフィルタリングする位
相誤差フィルタ部と、前記周波数誤差フィルタ部から出
力される信号をラッチするＤフリップフロップと、前記
位相誤差フィルタ部から出力される信号を制御信号に従
って選択して出力するマルチプレクサと、前記マルチプ
レクサから出力される信号をシフトするビットシフト器
と、前記ビットシフト器の出力と前記Ｄフリップフロッ
プの出力を加算して出力する加算器とで構成されること
を特徴とする請求項６記載のディジタル復調器。 - 【請求項１６】 前記第１複素乗算器は、入力されるＩ
ｎ 信号と前記数値制御発振手段から入力される位相誤
差制御信号を各々乗算する第１及び第２乗算器と、前記
ヒルベルト変換手段から得られる上側ヒルベルト変換さ
れた信号（Ｑｎ−ｕｐｐｅｒ ）と前記数値制御発振手
段から得られる位相誤差制御信号を乗算する第３及び第
４乗算器と、前記第１乗算器の出力と前記第３乗算器の
出力信号を加算して基底帯域Ｉ信号を出力する第１加算
器と、前記第２乗算器の出力と前記第４乗算器の出力を
加算して基底帯域Ｑ信号を出力する第２加算器とで構成
されたことを特徴とする請求項１０記載のディジタル復
調器。 - 【請求項１７】 前記第２複素乗算器は、入力されるＩ
ｎ 信号と数値制御発振手段から入力される位相誤差制
御信号を乗算する第１及び第２乗算器と、前記ヒルベル
ト変換手段から得られる下側ヒルベルト変換された信号
（Ｑｎ−ｌｏ ｗｅｒ）と前記数値制御発振手段から入力
される位相誤差制御信号を乗算する第３及び第４乗算器
と、前記第１乗算器の出力と前記第３乗算器の出力信号
を加算して基底帯域Ｉ信号を出力する第１加算器と、前
記第２乗算器の出力と前記第４乗算器の出力を加算して
基底帯域Ｑ信号を出力する第２加算器とで構成されたこ
とを特徴とする請求項１０記載のディジタル復調器。 - 【請求項１８】 前記ＩＩＲフィルタは、前記乗算手段
から入力される信号をクロックの１周期だけ遅延させる
第１遅延器と、前記第１遅延器の出力と乗算器の出力を
加算する第１加算器と、前記第１加算器の出力と入力信
号を加算する第２加算器と、前記第２加算器の出力信号
をクロックの１周期だけ遅延させる第２遅延器と、前記
第２遅延器から出力される信号に０．７５を乗算する乗
算器とで構成されることを特徴とする請求項１２記載の
ディジタル復調器。 - 【請求項１９】 前記加算器は、入力される基底帯域信
号が上側信号である場合、前記第１排他的論理和素子の
出力信号から前記第２排他的論理和素子の出力信号を減
算することを特徴とする請求項１４記載のディジタル復
調器。 - 【請求項２０】 前記加算器は、入力される基底帯域信
号が下側信号である場合、前記第２排他的論理和素子の
出力信号から前記第１排他的論理和素子の出力信号を減
算することを特徴とする請求項１４記載のディジタル復
調器。 - 【請求項２１】 前記乗算器は、前記第２遅延器の出力
を右の方に各々１ビット、２ビットシフトさせる２個の
シフト器と、前記２個のシフト器の出力を加算する加算
器とで構成されることを特徴とする請求項１８記載のデ
ィジタル復調器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997-30195 | 1997-06-30 | ||
| KR1019970030195A KR100217361B1 (ko) | 1997-06-30 | 1997-06-30 | Vsb 디지털 복조기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174940A true JPH1174940A (ja) | 1999-03-16 |
Family
ID=19512958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10165703A Pending JPH1174940A (ja) | 1997-06-30 | 1998-06-12 | ディジタル復調器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6151367A (ja) |
| JP (1) | JPH1174940A (ja) |
| KR (1) | KR100217361B1 (ja) |
| CA (1) | CA2235064A1 (ja) |
| FR (1) | FR2765428B1 (ja) |
| NL (1) | NL1009305C2 (ja) |
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|---|---|
| NL1009305A1 (nl) | 1999-01-04 |
| FR2765428A1 (fr) | 1998-12-31 |
| CA2235064A1 (en) | 1998-12-30 |
| KR100217361B1 (ko) | 1999-09-01 |
| US6151367A (en) | 2000-11-21 |
| FR2765428B1 (fr) | 2003-02-14 |
| NL1009305C2 (nl) | 1999-10-04 |
| KR19990005973A (ko) | 1999-01-25 |
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