KR100218667B1 - 고주파 디지탈 주파수 합성기 - Google Patents

고주파 디지탈 주파수 합성기 Download PDF

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Abstract

본 발명은 저전력 CMOS 소자로 제작된 직접 디지탈 주파수 합성기(Direct Digital Frequency Synthesizer)의 단점인 낮은 출력 주파수를 개선하여 고속 동작의 높은 출력 주파수를 얻을 수 있도록 한 고성능의 고주파(RF) 디지탈 주파수 합성기에 관한 것으로, 높은 처리 속도를 갖는 4단 병렬 구조의 직접 디지탈 주파수 합성기로 전단부를 구성하고, 각 단의 누산 속도를 더욱 높이기 위해 파이프라인 구조의 위상 누산기를 사용함으로써 종래의 직접 디지탈 주파수 합성기의 구조를 개선하여 기존의 직접 디지탈 주파수 합성기보다 4배 이상의 높은 합성 주파수를 얻을 수 있고, 주파수 변환속도가 수 μsec 이내로 빠른 GHz급 주파수 합성기로 사용할 수 있는 고주파(RF) 디지탈 주파수 합성기에 관한 것이다.

Description

고주파(RF) 디지탈 주파수 합성기
본 발명은 저전력 CMOS 소자로 제작된 직접 디지탈 주파수 합성기(Direct Digital Frequency Synthesizer)의 단점인 낮은 출력 주파수를 개선하여 고속 동작의 높은 출력 주파수를 얻을 수 있도록 한 고성능의 고주파(RF) 디지탈 주파수 합성기에 관한 것이다.
종래의 주파수 합성기의 문제점과 개선되어야할 사항을 도 1 및 도 3을 통해 설명하면 다음과 같다.
도 1은 종래의 고주파(RF) 디지탈 주파수 합성기의 블럭도이며, 도 3은 도 1의 직접 디지탈 주파수 합성기(Direct Digital Frequency Synthesizer)의 상세한 블럭도이다.
도 3에서 주파수 레지스터(21)에 주파수 조정 2진 데이터 워드 값(Binary Data Word)을 입력하면 이 2진 데이터 워드 값에 해당되는 주파수가 출력되게 된다.
주파수 레지스터(21)에서 출력된 2진 데이터 값은 계수형 발진기(NCO)를 모체로한 위상 가산기(Phase Accumulator)(22)와 위상 누산기인 위상 레지스터(23)로 입력되어 클럭 주파수에 따라 가산된다.
위상 레지스터(23)의 출력 값이 궤환(Feedback)되어 원래의 값과 다시 가산되어 출력 신호의 위상 값을 계수하게 된다.
이에 따라 생성된 주소 비트(Address Bit)는 사인 롬(Sine ROM)(24)으로 입력되어 정현파형(Sinusoidal Waverform)을 나타내는 일련의 데이터 값으로 출력된다.
이 출력 값이 디지탈-아날로그 변환기인 D/A 컨버터(D/A Converter)(25)를 경유하여 양자화된 계단 파형(Quantized Sinusoid)으로 된다. 양자화된 계단 파형은 고주파 성분을 제거시키는 저역 통과 필터(Low Pass Filter)(36)를 통해 최종 주파수 출력단에서 정현파(Sine Wave)로 출력되게 된다.
한편, 상기 사인파형 발생부(1)인 직접 디지탈 주파수 합성기에서 얻는 출력 주파수는 Fo는, Fo=K*FCLK/2N의 관계식으로 계산할 수 있으며, 최대 합성 주파수는 사용하는 클럭 주파수의 약 1/4에 불과하다. 관계식중 K는 주파수 조정 워드, N은 위상 누산기의 비트 수, FCLK은 클럭 주파수를 각각 나타낸다.
예를 들어 50MHz 클럭을 사용한 경우는 그 최대 출력은 12.5MHz에 불과하다.
그러나, 도 1에 도시된 바와 같이 2GHz에서 가변 대역폭이 80MHz인 RF 주파수 합성기를 만들려면, 사인파형 발생부(1)의 직접 디지탈 주파수 합성기(11)의 출력을 2GHz대로 끌어 올리기 위해 국부발진기(15)와 혼합기(16)로 구성된 주파수 상향 조절부(3)를 사용하게 된다.
그리고, 가변 출력이 80MHz 이상의 출력을 직접 얻을 수 없기 때문에 주파수 배율부(Frequency Doubler)(2)를 3단 이상의 주파수 배율기(12, 13 및 14)를 사용하여 80MHz의 가변 출력 주파수를 얻고, 다시 이 출력을 GHz 대역으로 상향 변환시킨다.
이때, 다수의 주파수 배율기를 사용함으로서 발생하는 문제점은 부가회로의 하드웨어적인 증가뿐만 아니라 알리아스 고조파(Aliased Harmonics) 발생으로 인한 신호의 왜곡과 감쇄 현상이 생긴다.
이 문제점을 해결하기 위해서는 직접 디지탈 주파수 합성기 단독으로 80MHz 이상의 출력을 직접 얻을 수 있도록 개량하거나, 구현 방법을 달리하여야 한다.
직접 디지탈 주파수 합성기로 높은 합성 주파수 출력을 얻기 위해서는 동작 주파수인 클럭 주파수를 높이거나, 위상 가산 속도와 출력 효율을 높일 수 있도록 회로 구성 방법을 달리하여야 한다.
종래의 직접 디지탈 주파수 합성기(11)에서의 위상 누산기(23)의 출력중 상위 비트만 사인 룩업 테이블의 어드레스 비트(Address Bit)로 사용하는데, 이로 인한 위상 잘림(Phase Truncation)과 한정된 사인 롬(24)의 크기 즉, 한정된 샘플링(Sampling) 데이터로 인한 진폭 잘림(Amplitude Truncation)의 잡음이 발생한다.
또한, 사인 롬(24)에서의 샘플링으로 인한 이산형 고조파 성분과 백색잡음(White Noise)이 발생하여 혼변조 성분이 초래되었다.
이러한 현상을 제거하기 위하여 종래의 직접 디지탈 주파수 합성기(11)에서는 위상 누산기(23)의 출력 전부를 사인 롬(24)의 어드레스 비트로 사용하고, 사인 롬(24) 사이즈를 늘려서 위상 잘림을 감소시키는 진폭 양자화(Amplitude Quantization) 방법으로 출력 잡음을 개선했지만, 어드레스 비트 수의 제곱에 비례하는 지수 함수적으로 증가하는 많은 양의 출력 저장(ROM) 데이터가 요구되었기 때문에 주파수 합성기의 칩(Chip) 크기가 커지는 단점이 있었다.
또한, 높은 안정도와 고해상도의 정현파를 발생시키기 위해서 위상 누산기의 모든 출력비트를 사인 룩업 테이블의 어드레스 비트로 사용할 경우에도 발생하는 진성(Intrinsic) 위상 잘림 및 진폭 양자화(Amplitude Quantization)로 인한 백색 잡음(White Noise)과 스퍼리어스 잡음(Spruious Noise) 등을 제거하는 것이 불가능하여 주파수 합성 기능이 떨어지는 문제점이 있었다.
또한, 클럭 주파수의 1/4에 불과하는 합성 주파수를 얻기 때문에 저전력 CMOS 기술을 사용한 통상의 회로 구성인 경우에는 20MHz 이상의 높은 출력 주파수 합성기로서는 부적당하다.
따라서, 본 발명은 상술한 단점을 개선하여 GHz대의 주파수에서 가변 주파수 대역이 80MHz인 주파수 변환 속도가 빠른 고주파(RF) 디지탈 주파수 합성기로 사용할 수 있도록 함으로써, 높은 주파수(80MHz이상)의 합성이 가능하고, 주파수 해상도, 위상과 주파수의 안정도를 향상시킬 수 있는 고주파 디지탈 주파수 합성기를 제공하는데 그 목적이다.
즉, 본 발명은 직접 디지탈 주파수 합성기(DDFS; Direct Digital Frequency Synthesizer)를 모체로 한 개선된 디지탈 주파수 합성기(Improved Digital Frequency Synthesizer)의 구조도로서, 첫째로, NCO형 위상 누산기를 파이프라인 구조로 구성하여 클럭 속도에 제한됨이 없이 가산되도록 하여 동작 속도를 크게 증가 시키도록 한다.
둘째로, 직접 디지탈 주파수 합성기(DDFS)를 병렬 구조로 4단 혹은 그 이상을 연결하고, 그 출력을 멀티플렉싱하여 직접 디지탈 주파수 합성기(DDFS) 한단의 출력 주파수보다도 4배 혹은 그 이상의 합성된 출력 주파수를 얻을 수 있도록 구성한다.
병렬 구조의 디지탈 주파수 합성기를 저전력형 CMOS 기술로 집적회로(IC; Integrated Circuit)화 할 경우 동작 속도면에서 기존의 CMOS 디지탈 주파수 합성기보다 4배 이상 빠르고, 디바이스(Device)의 칩(Chip) 크기를 줄일 수 있어 고속화 및 소형화가 가능하도록 한다.
한편, CMOS 기술로 제작된 소자들의 전력 소모는 동작 주파수에 비례하여 증가하기 때문에 디지탈 주파수 합성기에서 출력단인 4:1 멀티플렉스(Mux) 부분을 제외한 소자수가 많은 위상 누산기부와 사인 롬 블록에서는 낮은 클럭 주파수에서 동작시킬 수 있도록 하고, 직접 디지탈 주파수 합성기의 출력을 GHz대로 끌어올리는 주파수 상향 변환기는 더블 발란스 믹서(Double Balanced Mixer)를 사용하여 구성하게 된다.
상술한 목적을 달성하기 위한 본 발명은 주파수 조정 2진 데이터를 프리-스큐 래치를 통해 입력하여 2진 데이터 워드를 출력하는 주파수 레지스터와, 상기 주파수 레지스터의 2진 데이터 워드를 클럭 주파수에 따라 계수하여 출력하는 위상 누산기와, 상기 위상 누산기의 출력을 디-스큐 래치를 통해 입력하여 정현 파형을 나타내는 디지탈 데이터로 출력하는 사인 롬과, 상기 사인 롬으로부터 출력되는 디지탈 데이터를 입력하여 양자화된 아날로그 데이터로 변환하는 디지탈-아날로rm로 변환기와, 상기 디지탈-아날로그 변환기를 통해 양자화된 데이터를 입력하여 고주파 성분을 제거시키는 제 1 저역통과 필터와, 상기 제 1 저역통과 필터를 통해 출력되는 주파수를 입력하는 제 1 위상 변환기와, 국부 발진기로부터 출력되는 주파수를 입력하는 제 2 위상 변환기와, 상기 제 1 및 제 2 위상 변환기로부터 출력되는 각각의 주파수들을 혼합하기 위한 제 1 및 제 2 믹서와, 상기 제 1 및 제 2 믹서로부터 출력되는 주파수를 합하기 위한 덧셈기와, 상기 덧셈기로부터 출력되는 주파수를 증폭하기 위한 증폭기와, 상기 증폭기를 통해 출력되는 주파수를 입력하여 고주파 성분을 제거시키는 제 2 저역통과 필터로 구성된 것을 특징으로 한다.
또한, 프리-스큐 래치를 통해 주파수 조정 2진 데이터를 입력으로하여 다수의 주파수 조정 워드 및 위상이 다른 다수의 주파수 조정 워드를 각각 출력하도록 하는 주파수 조정 워드 발생기와, 상기 주파수 조정 워드 발생기로부터 출력되는 위상이 다른 주파수 조정 워드를 각각 입력으로하여 클럭 주파수에 따라 계수하여 데이터를 출력하도록 하는 다수의 위상 누산기와, 상기 다수의 위상 누산기로부터 출력되는 데이터와 상기 다수의 주파수 조정 워드를 각각 입력으로하는 다수의 덧셈기와, 상기 다수의 덧셈기 출력 데이터를 각각의 디-스큐 래치를 통해 입력으로하여 정현파형을 나타내는 디지탈 데이터를 출력하도록 하는 다수의 사인 롬과, 상기 다수의 사인 롬으로부터 출력되는 다수의 디지탈 데이터를 각각 입력으로하여 아날로그 데이터로 출력하도록 하는 멀티 플렉스회로로 구성된 것을 특징으로 한다.
제1도는 종래의 고주파(RF)직접 디지탈 주파수 합성기의 블럭도.
제2도는 본 발명에 따른 고주파(RF)직접 디지탈 주파수 합성기의 블럭도.
제3도는 제1도의 직접 디지탈 주파수 합성기의 상세한 블럭도.
제4a도는 제2도의 직접 디지탈 주파수 합성기의 상세한 블럭도.
제4b도는 제4a도의 잡음 정형기를 다단으로 구성한 블럭도.
제4c도는 제4a도 및 4b의 위상 가산기의 상세한 블럭도.
제5a도는 본 발명에 따른 병렬 구조의 직접 디지탈 주파수 합성기의 블럭도.
제5b도는 제5a도의 4:1 멀티플렉스(Mux)의 상세한 블럭도.
제6도는 4:1 멀티플렉스(Mux)로 인가되는 클럭과 선택 제어 신호의 파형도.
제7a도 내지 제7c도는 본 발명에 따른 디지탈 주파수 합성기의 출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 사인파형 발생부 2 : 주파수 배율부
3 : 주파수 상향 조절부 11, 111 : 직접 디지탈 주파수 합성기
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 고주파(RF) 직접 디지탈 주파수 합성기의 블럭도로서, 사인파형 발생부(1)인 디지탈 주파수 합성기(111)와, 디지탈 주파수 합성기(111) 및 국부 발진기(38)의 출력 주파수를 각각 입력으로 하는 제 1 및 제 2 위상 변환기인 90도 위상 변환기(31 및 32), 90도 위상변환기(31 및 32)의 출력 주파수를 각각 입력으로 하는 제 1 및 제 2 믹서인 더블 발란스 믹서(33 및 34), 더블 발란스 믹서(33 및 34)로부터 출력되는 주파수를 합하기 위한 덧셈기(35), 덧셈기(35)로부터 출력되는 주파수를 증폭하는 증폭기(36) 및 필터(37)로 구성된 주파수 상향 조절부(3)로 구성된다.
도4a는 디지탈 주파수 합성기(111)의 상세한 블럭도로서, 주파수 조정 2진 데이터가 프리-스큐 래치(PRE-SKEW LATCH)(41)를 통해 주파수 레지스터(42)로 입력된다.
주파수 레지스터(42)에서 출력된 2진 데이터 값은 계수형 발진기(NCO)를 모체로한 위상 누산기인 위상 가산기(Phase Accumulator)(43)와 위상 레지스터(44)로 입력되어 클럭 주파수에 따라 가산된다.
위상 레지스터(44)의 출력 값이 궤환(Feedback)되어 원래의 값과 다시 가산되어 출력 신호의 위상 값을 계수하게 된다.
이에 따라 생성된 주소 비트(Address Bit)는 파이프라인 구조의 NCO형 위상 누산기인 잡음 정형기(45) 및 디-스큐 래치(DE-SKEW LATCH)(46)를 통해 사인 롬(Sine ROM)(47)으로 입력되어 정현파형(Sinusoidal Waver form)을 나타내는 일련의 데이터 값으로 출력된다. 이 출력 값이 디지탈-아날로그 변환기인 D/A 컨버터(DAC)(48)를 통해 양자화된 계단 파형(Quantized Sinusoid)으로 된다.
양자화된 계단 파형은 고주파 성분을 제거시키는 저역 통과 필터(Low Pass Filter)(49)를 통해 최종 주파수 출력단에서 정현파(Sine Wave)로 출력되게 된다.
도 4b는 도 4a의 잡음 정형기(45)인 파이프라인 구조의 제 1 및 제 2 NCO형 위상 누산기(17 및 18)를 직렬로 접속한 구성도이다.
도 4c는 도 4a 및 도 4b의 위상 가산기의 상세한 블록도로서, 계수 발진기(NCO)형 위상 누산기를 파이프라인(Pipe lined) 구조로 구성하였다.
도 4c에 도시된 바와 같이 계수 발진기(NCO)형 위상 누산기를 파이프라인(Pipelined) 구조로 구성하여 동작 속도를 크게 개선한 새로운 구조의 직접 디지탈 주파수 합성기를 병렬 구성으로 4단 혹은 그 이상을 연결, 그 출력들을 다중화(Multiplexing) 방법으로 합하여 한 개의 직접 디지탈 주파수 합성기의 출력 주파수보다도 4배 혹은 그 이상의 합성 주파수를 얻을 수 있도록 구성하게 된다.
위상 누산기의 출력을 가변 주파수대(MHz대)의 신호 파형으로 사용하며, 이 신호 파형을 GHz 대의 높은 주파수 대역으로 변환하기 위하여, 후단인 주파수 상향 조정부(도 2의 (3))를 더블 발란스 믹서(Double Balanced Mixer)(도 2의 (33) 및 (34))를 사용하여 최종 구성을 완성한 구조이다.
도 5a 에서와 같이 도 4a에 표시된 본 발명의 직접 디지탈 주파수 합성기 4쌍을 주파수 조정 워드 발생기(도 5a의 (52)) 후단에 병렬로 4단 연결하고, 각단의 사인 롬 출력들을 4:1 멀티플렉스(Mux)(도 5a의 (69))로 보내어 단일 출력으로 재조합하도록 구성한다.
이중 제 1 단만 예를 들어 설명하면, 제 1 단에 입력된 2진 주파수 조정 데이터 값(4*FCW: 메인 클럭을 4분주한 클럭 4를 기준으로 4주기만큼 지연시켜 발생시킨 주파수 조정 워드[FCW])을 파이프라인 NCO형 위상 누산기(도 5a의 (53))에서 계수하고, 위상 정보에 해당하는 출력 비트를 발생시켜, 이중 상위 일부 혹은 전부를 어드레스 비트로 사용하여 사인 롬(도 5a의 (65))에 입력한 후 저장된 데이터의 정현파 출력 정보를 발생시키는 디지탈 주파수 합성기에 있어서, 위상 누산기(도 4a의 (44))와 사인 롬(도 5a의 (65))사이에 파이프라인 구조의 NCO형 위상 누산기 형태인 잡음 정형기(도 4a의 (45))를 삽입하여 사용하고, 위상 누산기의 출력중 하위 비트 일부를 필터링(Filtering)시켜 줄인 후, 이 하위 비트가 필터링된 출력을 잡음 정형기(도 4a의 (45))로 통과시켜, 그 출력비트를 사인 롬(도 4a의 (47))의 어드레스 비트로 사용케 함으로서 사인 롬(도 4a의 (47)) 내부에서의 저장된 샘플링 데이터 양을 줄이고 샘플링 데이터의 출력 간격을 길게 하는 오버-샘플링(Over-sampling) 방법을 적용하는 통상의 디지탈 신호 발생기에서, 위상 잘림으로 인해 발생되는 출력 스펙트럼으로 나타나는 백색 잡음과 스프리어스 잡음을 최소화 함과 동시에 고속 처리가 가능하도록 구성한 것이다.
여기서, 본 발명에서 사용되는 클럭은 메인 클럭, 메인 클럭을 2분주한 클럭 2 및 메인 클럭을 4분주한 클럭 4가 사용된다. 즉, 메인 클럭이 50MHz라고 하면 클럭 1은 50MHz, 클럭 2는 25MHz, 클럭 4는 12.5MHz가 된다.
또한, 도 5a에서 주파수 조정 워드 발생기(도 5a의 (52))에서 클럭 4(클럭 1의 4배 주기에 해당)에 동기된 주파수 조정 워드 신호(FCWDO, FCWD2, FCWD3)와 4배의 주파수 조정 워드 신호(4*FCW)인 주파수 조정 워드를 각각 발생시켜 디지탈 주파수 합성기의 중간 단인 덧셈기(도 5a의 (57) 내지 (60))와 위상 가산기(도 5a의 (53) 내지 (56))의 제어 입력으로 사용한다.
여기서, 주파수 조정 워드 신호(FCWDO, FCWD1, FCWD2, FCWD3)와 4배의 주파수 조정 워드 신호(4*FCW)는 각각 0클럭(클럭 4의 주기에 해당), 1클럭, 2클럭, 3클럭, 4클럭만큼 지연된 것을 의미한다.
따라서, 4단으로 병렬 연결한 새로운 디지탈 주파수 합성기들의 사인 롬((65) 내지 (68)) 각각의 출력이 클럭 4를 기준으로한 1주기, 2주기, 3주기와 4주기 만큼 각각 지연되도록 구성할 수 있고, 이들을 다시 4:1 멀티플렉스(Mux)(69)에서 도 6에 나타낸 클럭과 선택 신호들을 이용한 다중화 방법으로 결합, 출력 효율이 4배인 단일 출력으로, 도 7a(병렬 출력을 멀티플렉스(Multiplexing) 방법으로 합성하는 방법을 나타내는 파형도)에 나타낸 바와 같이 재결합되도록 구성할 수 있어 고주파 출력이 가능한 구조가 된다.
도 7b에서는 전술한 방법으로 회로를 구성하여 시뮬레이션한 결과로서 병렬구조의 제 1 단인 사인 롬 1(도 5a의 (65))과 4:1 멀티플렉스(Mux)(도 5a의 (69))를 거친 출력들을 보여주고 있으며, 상기한 멀티플렉스(Mux) 출력은 사인롬 1의 출력보다 주기가 4배 빨라짐을 나타내고 있다.
상기한 출력이 D/A 컨버터(도 2의 (112))와 저역통과 필터(도 2의 (12))를 거치게 되면 정현파로 전환되어 주파수 상향 조절부(도 2의 (3))에 전달되며, 가변 주파수대의 가변 주파수 신호로 사용된다.
주파수 상향 조절부(도 2의 (3))에서는 MHz대의 가변주파수 신호를 GHz대로 상향 변환시킬 수 있도록, 원하는 GHz대 주파수의 국부 발진기(도 2의 (38))의 출력과 더블 발란스 믹서(Double Balanced Mixer)(도 2의 (33) 및 (34))로 결합하여 상기한 두 주파수의 차에 해당하는 출력은 버리고, 두 주파수의 합에 해당하는 출력만 증폭기(36)를 통해 증폭하고, 필터(37)를 통해 최종 RF 출력으로 사용한다.
도 7c에서는 상기한 과정을 거쳐 최종 출력단에서 얻어진 출력 스펙트럼을 나타내고 있다. 상기한 가변주파수 신호와 국부발진기의 출력들을 결합하는 과정에서 같은 위상의 출력(도 2의 (3)에서 I-Channel에 해당)들과 90°위상변환기(Phase shifter)(도 2의 (31) 및 (32))로 90°위상 변환된 출력(도 2의 (3)에서 Q-Channel에 해당)들을 더블 발란스 믹서(33 및 34)로 각각 결합하여 합하면 두 주파수의 합에 해당하는 출력만 최종 RF출력으로 사용할 수 있다.
상기한 방식으로 얻어진 출력신호는 알리아스 고조파(Aliased Harmonics) 발생으로 인한 신호의 왜곡과 감쇄현상을 줄일 수 있다.
이와 같이 구성된 본 발명의 동작 및 개선효과를 설명하면 다음과 같다.
먼저, 각각의 2진 데이터 값이 프리-스큐 래치(Pre-skew Latch)를 거쳐 주파수 조정 워드 발생기(도 5a의 (52))로 입력된다.
주파수 조정 워드 발생기(도 5a의 (52))에서는 4클럭 지연된 4배의 주파수 조정 워드 신호(4*FCW)인 주파수 조정 워드가 발생하여 4단의 병렬 구조로 연결된 파이프라인 NCO형 위상 누산기(도 5a의 (53) 내지 (56))에 각각 전달된다.
위상 누산기(도 5a의 (53))에서는 입력된 데이터가 클럭 주파수에 따라 위상 가산기(511) 및 위상 레지스터(512)에 의해 가산되며 가산된 출력 값이 궤환(Feedback)되어 원래의 값과 다시 가산되어 출력신호의 위상 값을 계수한 후 m개의 출력을 잡음 정형기(513)로 보낸다.
잡음 정형기(513)에서는 필요로 하는 비트수 이외의 하위 비트가 잡음 정형기(513)의 입력으로 궤환(Feedback)되어 다시 계수되며, 잡음 정형기 내부의 가산기에서는 캐리비트(Carry Bit)를 발생시켜 사인 롬(도 5a의 (65))에 입력되는 잡음 정형기의 가산기 출력 값을 보정한다.
즉, 잡음 정형기 내의 가산기는 사인 롬에서 요구하는 갯수만큼의 상위 비트 출력 값을 사인 롬에 입력시키고, 나머지 하위비트 출력 값은 필터링 역할을 하는 잡음 정형기에 다시 입력시켜 출력 값을 궤환시킨다.
사인 롬(65)에서는 입력된 비트 수만큼 샘플링하여 결정된 일련의 파형정보 데이터 비트를 4:1 멀티플렉스(Mux)(도 5a의 (69))를 통해 D/A 컨버터로 출력시킨다.
상기한 기능 동작이 병렬로 구성된 위상 가산기(Phase Accumulators)((53), (54), (55) 및 (56))들 내부에서 동시에 발생하며, 위상 지연 값은 주파수 조정 워드에서 생성된 주파수 조정 워드 신호(FCWDO, FCWD1, FCWD2 및 FCWD3)들에 의해서 각각 제어된다. 멀티플렉스(Mux)(69)에는 도 5b와 같이 4단의 사인 롬 출력들이 한 클럭씩 지연되어 병렬로 도달하는데 이 출력들을 클럭 주기가 1/4로 줄어든(즉, 출력주파수가 4배 빠른) 일련의 단일 파형정보 데이터 비트로 재구성하여 출력시킨다.
이를 도 5b의 구성을 통해 설명하면 다음과 같다. 사인롬(1)은 레지스터1(71)에 연결되고, 사인롬(3)은 레지스터 2(72)에 연결되며, 사인롬(2)는 레지스터3(73)에 연결되고, 사인롬(4)는 레지스터 4(74)에 각각 연결된다. 레지스터 1 내지 4(71 내지 74)는 클럭 4에 의해 동작된다.
레지스터 1 및 2(71 및 72)의 출력은 MUX 1(75)에 입력되고, 레지스터 3 및 4(73 및 74)의 출력은 MUX 2(76)에 입력되며, 선택 2에 의해 동작된다.
MUX 1(75)의 출력은 레지스터 5(77)에 입력되고, MUX 2(76)의 출력은 레지스터 6(78)에 입력되며, 각각 클럭 2에 의해 동작된다. 레지스터 5 및 6(77 및 78)의 출력은 선택 2에 의해 동작되는 MUX 3(79)에 입력되고, MUX 3(79)의 출력은 클럭에 의해 동작되는 레지스터 7(710)에 입력되며, 레지스터 7(710)의 출력은 D/A 컨버터로 입력된다. 상기에서 선택 2에 0이 선택되면 각각 사인롬(1)과 사인롬(2)를 선택한다.
선택 2가 1이 되면 사인롬(3)과 사인롬(4)가 선택된다. MUX 3(79)은 선택 1이 0이 되면 MUX 1(75)에 저장된 레지스터 5(77)의 값, 즉 사인롬(1)을 선택하여 레지스터 7(710)로 입력되도록 한다. 이와 같이 MUX 3의 선택 1이 1이 되면 레지스터 6(78)에 저장된 사인롬(2)의 값을 갖게 된다.
이와 같이 사인롬(1)부터 사인롬(4)까지 차례로 클럭에 따라 레지스터 7의 출력값으로 출력된다. 이 출력비트가 디지탈-아날로그 변환기(도 2의 (112))와 저역 통과 여파기(도 2의 (12))를 통과하면 원하는 가변 대역폭의 정현파 출력을 발생시키게 된다.
또한, 본 발명에서와 같이 도 4b의 잡음 정형기를 게재하여 사용하게 되면, 위에 언급한 잡음 정형기에서는 전단인 파이프라인 구조의 NCO형 위상 누산기에서 발생한 그리치(Glitch)를 효과적으로 제거하여 잡음 전달을 차단시킴과 동시에, 사인 롬(도 4a의 (47))에 입력되는 비트수가 줄어들게 되고, 이에 따라 사인 롬(도 4a의 (47)) 내부에 저장된 샘플링 데이터 양이 감소하게 됨으로 사인 룩업 테이블의 롬(ROM) 크기가 감소하여 디바이스 칩(chip) 크기가 줄어들고 동작 속도는 빨라진다.
그리고, 사인 롬(도 4a의 (47))의 샘플링 데이터의 출력 간격의 길어지면서 진폭 양자화(Amplitude quantization)로 인한 위상 잘림을 보상함으로 출력 스펙트럼의 스퍼리어스 잡음이 감소하게 된다.
도 4a의 구성은 파이프라인 구조의 NCO형 위상 누산기 형태인 잡음 정형기를 1단만 삽입하여 구성한 것이나, 같은 형태의 잡음 정형기를 다단으로 구성하게 되면 보다 더 개선된 주파수 특성을 얻을 수 있음으로, 파이프라인 구조의 NCO형 위상 누산기 형태인 잡음 정형기를 1단 이상 다단을 사용한 경우도 본 발명의 고유구조로 한다.
상술한 바와 같이 본 발명에 의하면 높은 처리 속도를 갖는 4단 병렬 구조의 새로운 직접 디지탈 주파수 합성기로 본 발명의 전단부를 구성하고, 각 단의 누산 속도를 더욱 높이기 위해 파이프라인 구조의 위상 누산기를 사용함으로써, 동작 속도면에서는 기존의 직접 디지탈 주파수 합성기 보다 4배 이상의 높은 합성 주파수를 얻을 수 있고, 주파수 변환속도가 수 μsec 이내로 빠르며, GHz급 주파수 합성기로 사용할 수 있는 효과를 얻을 수 있다.
따라서, 주파수 배율기를 사용하지 않고 디지탈 주파수 합성기의 출력을 직접 가변 대역폭의 신호출력으로 사용할 수 있다.
본 발명의 구성을 이용하여 저전력형 CMOS 기술로 직접회로(IC)화 할 경우 전력 소모면에서 뿐만 아니라 칩 면적에서도 기존의 CMOS 디지탈 디바이드(Device)의 칩(Chip) 크기를 줄일 수 있어 소형화와 저 전력화가 가능하다.
활용면에서도 본 구성의 직접 디지탈 주파수 합성기는 나노(nano)초 오더의 빠른 스윗칭 스피드(Switching Speed)와 고해상도 주파수 특성을 갖게됨으로 단독으로 시스템의 RF 디지탈 주파수 합성기에 활용할 수 있으며, 통상의 직접 디지탈 주파수 합성기의 장점과 저잡음과 고안정성 광대역 주파수 특성을 갖는 위상 동기루프(Phase-locked Loop) 주파수 합성기의 장점을 함께 이용한 혼합형 주파수 합성기(Hybrid PLL/DDS Frequency Synthesizer)에도 활용할 수 있기 때문에 현대의 이동통신 기기의 주파수 합성 장치나 고성능 신호 발생 장치에 적합한 주파수 합성기로 사용이 가능하다.

Claims (7)

  1. 주파수 조정 2진 데이터를 프리-스큐 래치를 통해 입력하여 2진 데이터 워드를 출력하는 주파수 레지스터와, 상기 주파수 레지스터의 2진 데이터 워드를 클럭 주파수에 따라 계수하여 출력하는 위상 누산기와, 상기 위상 누산기의 출력을 디-스큐 래치를 통해 입력하여 정현 파형을 나타내는 디지탈 데이터로 출력하는 사인 롬과, 상기 사인 롬으로부터 출력되는 디지탈 데이터를 입력하여 양자화된 아날로그 데이터로 변환하는 디지탈-아날로그로 변환기와, 상기 디지탈-아날로그 변환기를 통해 양자화된 데이터를 입력하여 고주파 성분을 제거시키는 제 1 저역통과 필터와, 상기 제 1 저역통과 필터를 통해 출력되는 주파수를 입력하는 제 1 위상 변환기와, 국부 발진기로부터 출력되는 주파수를 입력하는 제 2 위상 변환기와, 상기 제 1 및 제 2 위상 변환기로부터 출력되는 각각의 주파수들을 혼합하기 위한 제 1 및 제 2 믹서와, 상기 제 1 및 제 2 믹서로부터 출력되는 주파수를 합하기 위한 덧셈기와, 상기 덧셈기로부터 출력되는 주파수를 증폭하기 위한 증폭기와, 상기 증폭기를 통해 출력되는 주파수를 입력하여 고주파 성분을 제거시키는 제 2 저역통과 필터로 구성된 것을 특징으로 하는 고주파 디지탈 주파수 합성기
  2. 제 1 항에 있어서, 상기 위상 누산기는 상기 주파수 레지스터의 2진 데이터 워드를 클럭 주파수에 따라 계수하여 출력하는 위상 가산기와, 상기 위상 가산기의 출력 주파수를 입력하여 누산하고, 상기 누산된 주파수를 상기 위상 가산기로 궤환시켜 원래의 값과 다시 가산하여 위상 값을 계수하므로써 주소 비트를 출력하는 위상 레지스터와, 상기 위상 레지스터의 출력을 입력하여 잡음을 제거하는 잡음 정형기로 구성된 것을 특징으로 하는 고주파 디지탈 주파수 합성기.
  3. 제 2 항에 있어서, 상기 위상 가산기는 다수의 전가산기가 파이프라인 구조로 구성된 것을 특징으로 하는 고주파 디지탈 주파수 합성기.
  4. 제 2 항에 있어서, 상기 잡음 정형기는 제 1 및 제 2 위상 누산기가 직렬로 접속된 것을 특징으로 하는 고주파 디지탈 주파수 합성기.
  5. 제 4 항에 있어서, 상기 제 1 및 제 2 위상 누산기 각각은 상기 주파수 레지스터의 2진 데이터 워드를 클럭 주파수에 따라 계수하여 출력하는 위상 가산기와, 상기 위상 가산기의 출력 주파수를 입력하여 누산하고, 상기 누산된 주파수를 상기 위상 가산기로 궤환시켜 원래의 값과 다시 가산하여 위상 값을 계수하므로써 주소 비트를 출력하는 위상 레지스터로 구성된 것을 특징으로 하는 고주파 디지탈 주파수 합성기.
  6. 프리-스큐 래치를 통해 주파수 조정 2진 데이터를 입력하여 다수의 주파수 조정 워드 및 위상이 다른 다수의 주파수 조정 워드를 각각 출력하는 주파수 조정 워드 발생기와, 상기 주파수 조정 워드 발생기로부터 출력되는 위상이 다른 주파수 조정 워드를 각각 입력하여 클럭 주파수에 따라 계수하므로써 데이터를 출력하는 다수의 위상 누산기와, 상기 다수의 위상 누산기로부터 출력되는 데이터와 상기 다수의 주파수 조정 워드를 각각 입력하는 다수의 덧셈기와, 상기 다수의 덧셈기 출력 데이터를 각각의 디-스큐 래치를 통해 입력하여 정현 파형을 나타내는 디지탈 데이터를 출력하는 다수의 사인 롬과, 상기 다수의 사인 롬으로부터 출력되는 다수의 디지탈 데이터를 각각 입력하여 아날로그 데이터로 출력하는 멀티플렉스 회로로 구성된 것을 특징으로 하는 고주파 디지탈 주파수 합성기.
  7. 제 1 항에 있어서, 상기 멀티플렉스 회로는 각각의 사인 롬의 출력 데이터를 입력하며 각각의 클럭 신호에 따라 데이터를 각각 출력하는 제 1 내지 제 4 레지스터와, 각각의 선택 신호에 따라 상기 제 1 및 제 2 레지스터의 출력 데이터와 상기 제 3 및 제 4 레지스터의 출력 데이터를 각각 합성하여 출력하는 제 1 및 제 2 멀티플렉스 회로와, 상기 제 1 및 제 2 멀티플렉스 회로의 출력 데이터를 각각 입력하여 클럭 신호에 따라 데이터를 출력하는 제 5 및 제 6 레지스터와, 선택 신호에 따라 상기 제 5 및 제 6 레지스터의 출력 데이터를 합성하여 출력하는 제 3 멀티플렉스 회로와, 상기 제 3 멀티플렉스 회로의 출력 데이터를 입력하여 클럭 신호에 따라 데이터를 출력하는 제 7 레지스터로 구성된 것을 특징으로 하는 고주파 디지탈 주파수 합성기.
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