CN102237889A - Rf数字杂散减少 - Google Patents

Abstract

本申请涉及数字杂散减少，其中将杂散保持在感兴趣的选定信道的外部，示意实施例涉及一种具有数字部件(209)和模拟部件(202、203、204)的集成射频收发机电路(200)，所述电路包括：射频信号接收机，包括：本地振荡器信号发生器(205)和混频器(203)，本地振荡器信号发生器(205)被配置为在频率fLO处提供本地振荡器信号，混频器(203)被配置为将输入射频信号与本地振荡器信号相组合以产生中频信号；时钟信号发生器(208)，被配置为在频率f_DIG处产生数字时钟信号用于数字部件的操作，其中，产生本地振荡器信号和/或从中导出本地振荡器信号的基准信号，使得数字杂散位于接收机选择的频带之外。

Description

RF数字杂散减少

技术领域

本发明涉及具有混合的数字和模拟RF电路(尤其涉及基于CMOS技术的电路)的RF收发机中的杂散(spur)减少。

背景技术

现代RF收发机趋向于广泛使用针对各种功能(包括集成电路通信协议、校准算法以及调整算法)的数字设计。在集成RF收发机中，数字和模拟模块必须被设计为在同一管芯(作为同一集成电路的一部分)上共同正确工作。针对这种设计的许多约束是由于模拟部分。具体地，集成RF收发机的模拟部分的性能主要依赖于输入至模拟电路的信号质量，该质量会受到由收发机的数字部分产生的噪声的影响。任何数字换相(commutation)杂散或落入感兴趣RF频带中的寄生谱线会由模拟部分作为RF信号来处理，并且随着感兴趣的信号而被放大。上述的直接结果是不良的信噪比，导致不良的性能。

在图1中示出了集成模拟和数字RF收发机的接收机部分100的示意说明。在天线101处接收到RF信号，并且该信号由放大器102、103进行放大，通过滤波器104来限制带宽，并且使用具有本地振荡器信号LO的混频器105对带宽进行混频。所获得的中频信号的带宽由另一滤波器16来限制，并且提供IF输出信号IFout，然后将IF输出信号提高给电路的其他部分以进行解调和处理。

连同模拟部件101-106一起，接收机100还包括数字部件107，数字部件107可以包括诸如锁相环(PLL)、模数转换器(ADC)和数模转换器(DAC)之类的部件。这些数字部件易于产生寄生谱线或杂散108，寄生谱线或杂散108会在各个点处干扰模拟部件101-106。

在这种接收机中，当频率f_spur处的杂散信号108或者杂散信号108的一个或多个谐波分量干扰混频器105之前的任何模块中的模拟信号时，杂散信号108还会与LO信号(具有频率f_LO)混合，引起f_spur-f_LO频率处中频输出中的杂散。在接收机100是低外差接收机的情况下，如果利用具有带宽f_{bw_IF}的低通滤波器106对IF频谱进行滤波，则f_LO-f_{bw_IF}至f_LO范围内的任何杂散频率在输出IF信号IFout中是可见的。在低外差接收机的情况下，该范围是f_LO至f_LO+f_{bw_IF}。

尽管其他技术是可能的，但是集成电路设计中的面积约束以及工艺约束倾向于通常引起使用CMOS技术的数字设计的考虑。CMOS逻辑电路是不对称逻辑类型，意味着大多数换相杂散在电源或地中仍未被补偿。这通常不是具有不同逻辑类型(例如，电流型逻辑电路、发射极耦合逻辑电路或源极耦合逻辑电路)的情况，但是在这种备选类型中，集成电路所要求的面积倾向于更大。

在传统电路设计中，CMOS部分需要与集成电路的任何模拟部分隔离，使得换相杂散不会落入模拟模块中，由于这会导致不期望的放大信号。已知解决上述问题的各种隔离技术，例如，独立电源的使用、深-N阱或三阱隔离、时钟树的优化、或者进一步远离任何苛刻模拟时钟(例如压控振荡器(VCO)或低噪声放大器(LNA))放置数字部分。采用良好限定的电压策略也可以确保不存在不期望的电流回路，不期望的电流回路最终会通过PCB接线被闭合回到RF地或电源中。

然而，RF收发机有时必须处理非常小的输入功率信号，对杂散更敏感。甚至在使用上述那些隔离技术的情况下，落入模拟RF信号处理链中的数字杂散也成为问题，这是因为RF信号与杂散信号之比太大。

减少或减轻杂散的其他技术也是已知的，例如，经由FM调制器扩展时钟频率、∑Δ调制器、或利用易于扩展谐波的随机化技术。然而，这些技术本身不足以将杂散效应减少到期望水平以下。因此还需要用于减少杂散信号效应的其他技术。

发明内容

本发明的目的是解决一个或多个上述问题。

根据总体方面，本发明涉及一种具有数字部件和模拟部件的集成射频收发机电路，所述电路包括：

射频信号接收机，包括：本地振荡器信号发生器，被配置为在频率f_LO处提供本地振荡器信号，以及混频器，被配置为将输入射频信号与本地振荡器信号相组合以产生中频信号；以及

时钟信号发生器，被配置为在频率f_DIG处产生数字时钟信号用于数字部件的操作，

其中，产生本地振荡器信号和/或从中导出本地振荡器信号的基准信号，使得由数字部件的操作产生的杂散位于接收机选定频带的外部。

根据本发明的第一方面，提供了一种具有数字部件和模拟部件的集成射频收发机电路，所述电路包括：

射频信号接收机，包括：本地振荡器信号发生器，被配置为在频率f_LO处提供本地振荡器信号，以及混频器，被配置为将输入射频信号与本地振荡器信号相组合以产生中频信号；

时钟信号发生器，被配置为在频率f_DIG处产生数字时钟信号用于数字部件的操作；

其中，时钟信号发生器被配置为从本地振荡器信号中导出时钟信号，使得

其中，N是正整数。

本发明的优点在于，通过确保任何杂散远离中频频带，来保护电路的模拟部件不受由电路的数字部件产生的杂散效应的影响。具体地，通过确保本地振荡器信号是数字时钟频率的整数倍，在整数倍处的任何数字时钟信号谐波会落在本地振荡器频率处，使得杂散信号被混合到中频信号的DC中。

电路典型地包括连接至混频器的输出的中频滤波器，以将中频信号滤波至带宽f_{IF_bw}，其中f_DIG＞f_{IF_bw}。数字时钟频率的任何较高次谐波倾向于落在中频带宽的外部，并且可以通过使用低通滤波器来滤除。

因此，本发明使得能够最小化由电路的数字部件产生的任何杂散效应，并且提高了所获得的IF信号的信噪比。

根据本发明的第二方面，提供了一种在根据第一方面的集成射频收发机电路中产生数字时钟信号的方法，所述方法包括：

本地振荡器信号发生器在f_LO处产生本地振荡器信号；

将本地振荡器信号提供给混频器；

混频器将输入射频信号与本地振荡器信号相组合，以产生中频信号；

时钟信号发生器在频率f_DIG处产生数字时钟信号用于数字部件的操作，

其中，通过时钟信号发生器从本地振荡器信号中导出时钟信号，使得

其中，N是正整数。

根据本发明的第三方面，提供了一种被配置为在第一选定频带和不同的第二选定频带处接收信道的集成射频收发机电路，所述电路包括：第一和第二射频信号接收机，用于在相应的选定频带处接收信道，所述接收机包括：本地振荡器信号发生器，被配置为在频率f_LO1、f_LO2处提供相应的第一和第二本地振荡器信号；以及相应的第一和第二混频器，被配置为将输入射频信号与相应的本地振荡器信号相组合，以产生相应的第一和第二中频信号，所述电路还包括：

时钟信号发生器，被配置为在频率f_DIG处产生数字时钟信号用于数字部件的操作，

其中时钟信号发生器被配置为从第一本地振荡器信号的倍数的分频(division)导出数字时钟信号，使得数字时钟信号的较高次谐波位于第二选定频带的外部。

优选地，第一本地振荡器信号的倍数具有比第二选定频带更高的频率。

优选地，第一和第二频带由相应的第一和第二中频滤波器来限定，第一和第二中频滤波器被配置为接收相应的第一和第二中频信号并且分别具有滤波器带宽f_{IF_bw}。

时钟信号发生器可以被配置为选择第一本地振荡器信号的倍数和第一本地振荡器信号的倍数的分频，使得对于i大于1的所有整数值

$|i\frac{{\mathrm{Mf}}_{\mathrm{LO}1}}{N}-f_{\mathrm{LO}2}|>f_{\mathrm{IF}\_\mathrm{bw}}$

其中，Mf_LO1是第一本地振荡器信号的倍数的频率，N是正整数。

根据本发明的第四方面，提供了一种在根据第三方面的集成射频收发机电路中产生数字时钟信号的方法，所述方法包括：

本地振荡器信号发生器在频率f_LO1、f_LO2处产生第一和第二本地振荡器信号；

将第一和第二本地振荡器信号提供给相应的第一和第二混频器；

第一和第二混频器将输入射频信号与相应的本地振荡器信号相组合，以产生相应的第一和第二中频信号；

时钟信号发生器在频率f_DIG处产生数字时钟信号用于数字部件的操作，

其中从第一本地振荡器信号的倍数的分频中产生数字时钟信号，使得数字时钟信号的较高次谐波位于第二选定频带的外部。

如同第一和第二方面，本发明的第三和第四的优点在于，由数字时钟信号产生的任何杂散位于感兴趣信道的外部，并且因此可以通过中频滤波器来滤除。

根据本发明的第五方面，提供了一种具有数字部件和模拟部件的集成射频收发机电路，所述电路包括：

固定频率振荡器，被配置为在频率f_XTAL处产生固定频率信号；

基准信号发生器，被配置为根据固定频率信号的分频，在频率f_REF处提供基准信号；

本地振荡器信号发生器，被配置为根据基准信号的倍数，提供具有频率f_LO的本地振荡器信号；

射频信号接收机，包括：混频器，被配置为将输入射频信号与本地振荡器信号相结合，以产生中频信号；以及滤波器，具有滤波器带宽f_{if_bw}，并连接至混频器的输出，

其中，基准信号发生器被配置为产生基准信号，使得基准信号的所有谐波位于本地振荡器信号频率和滤波器带宽所限定的选定频带的外部。

基准信号频率可以是

其中R是正整数且α＜1，基准信号发生器被配置为选择R+α的值，使得对于i大于1的所有正整数值 $|i\frac{f_{\mathrm{XTAL}}}{R+\mathrm{\α}}-f_{\mathrm{LO}}|>f_{\mathrm{IF}\_\mathrm{bw}}$

基准信号发生器可以被配置为调整α的值，使得频率

处基准信号的较高次谐波位于选定频带的外部。

基准信号发生器可以被配置为以0与1之间的离散步长调整α的值。

在第一实施例中，基准信号发生器包括：

分频器模块和复数滤波器模块，分别被配置为接收来自固定频率振荡器的固定频率信号；以及

单边带混频器，被配置为接收来自分频器和复数滤波器模块的同相和正交输出信号，并且提供基准信号。

复数滤波器模块可以是多相滤波器模块。单边带混频器可以是谐波抑制单边带混频器。

其中，所考虑的分频器模块是第一分频器模块，复数滤波器模块是第一复数滤波器模块，以及单边带混频器是第一单边带混频器，收发机还可以包括：

第二分频器模块，被配置为接收来自固定频率振荡器的固定频率信号；

第二复数滤波器模块，被配置为根据第一单边带混频器的输出信号产生同相和正交信号；以及

第二单边带混频器，被配置为接收来自第二分频器模块和第二单边带混频器的同相和正交输出信号，并产生基准信号输出。

在第二实施例中，基准信号发生器包括：

双模量分频器模块，被配置为接收来自固定频率振荡器的固定频率信号，并且根据两个整数值N和N+1之一对固定频率信号进行分频；以及

∑Δ调制器，被配置为向分频器模块提供信号，以从每个q周期中k次选择模量值之一，使得分频器模块在频率

处输出基准信号。

根据本发明的第六方面，提供了一种用于在根据第五方面的集成射频收发机电路中产生基准信号的方法，所述方法包括：

固定频率振荡器在频率f_XTAL处产生固定频率信号；

基准信号发生器根据固定频率信号的分频，在f_REF频率处提供基准信号；

本地振荡器信号发生器根据基准信号的倍数，提供具有频率f_LO的本地振荡器信号；

混频器将输入射频信号与本地振荡器信号相结合，以产生中频信号；以及

滤波器将中频信号滤波至滤波器带宽f_{if_bw}，

其中，基准信号发生器产生基准信号，使得基准信号的所有谐波位于本地振荡器信号频率和滤波器带宽所限定的选定频带的外部。

本发明的第五和第六方面的优点在于，α的选择确保了基准频率的谐波不会落在RF频带(如滤波器的带宽和本地振荡器频率所限定的)的期望信道中。因此来自电路的数字部件的任何杂散会位于期望信道的外部。

附图说明

参照附图，以下通过示意示例实施例更详细描述本发明，在附图中：

图1是集成数字和模拟RF收发机的接收机部分的示意图；

图2是具有模拟和数字部件的示例单信道接收机电路的示意图；

图3是示出了本地振荡器信号与导出的数字时钟信号之间的关系的示意图；

图4是具有模拟和数字部件的示例两信道接收机电路的示意图；

图5是示出了从限定第一信道的第一本地振荡器信号的倍数中导出的数字时钟信号的范围与可能的第二信道的范围之间的比较的示意图；

图6是示出了用于根据固定频率信号产生基准信号的分频器的优选方案的示意图；

图7是示出了用于根据公共基准信号产生数字时钟信号和本地振荡器信号的电路的示意图；

图8a是基准信号发生器的第一实施例的示意图；

图8b是基准信号发生器的备选第一实施例的示意图；

图9是基准信号发生器的第二实施例的示意图；以及

图10是在图9的基准信号发生器中使用的∑Δ调制器模块的示意图。

具体实施方式

作为本发明背景技术的一部分上述已经描述了图1所示的RF接收机100。

在本文提供的示例实施例的描述中使用以下限定的术语：

f_LO：在RF接收机链中提供给混频器的本地振荡器信号的频率。本地振荡器信号通常通过频率合成器输出。

f_RF：输入至RF接收机的混频器的RF信号输入的频率。这与要接收的RF信号相对应。

f_IF：在混频器的输出处提供的信号的频率，也被称作中频信号。如果混频器是对称的，则中频可以被限定为在f_LO+f_RF或f_RF-f_IF处。然而，在一些系统中，混频器可以仅处理RF频谱的左侧或右侧。这样的混频器被称作复数混频器。

f_REF：针对本地振荡器信号合成器用作精度和低噪声基准的基准信号的频率。通常，f_LO＝Nf_REF，其中N是有理数。

f_DIG：用于对电路的数字分量进行计时的数字时钟信号的频率。

典型地与接收到的RF信号的频率相比，f_DIG和f_REF均在低频处，典型地，与GHz范围中的RF信号相比，在几十MHz的范围内。然而，由于这些是数字信号，数字信号的形式接近为方波，所获得效果是，信号的谐波能够表现出高达GHz范围的高水平，这可能在要接收的RF信号的范围内。

本发明的主要特征涉及频率f_DIG或f_REF与f_LO之间的关系，这些关系被定义为，使得由电路的数字部件的操作产生的任何杂散对于要接收的RF信号具有减少或最小的效果。

图2示出了具有数字部件209和模拟部件201、202、203、204的集成射频收发机电路200的示意图。电路200包括射频信号接收机，射频信号接收机包括连接至输入级202的天线201，输入级202例如可以包含低噪声放大器和输入级滤波器。输入级202将RF信号提供给混频器203，混频器203将包括频率f_RF的RF信号与频率f_LO处的本地振荡器信号进行混频，所述本地振荡器信号由本地振荡器发生器205产生。将中频处的输出信号提供给滤波器204，滤波器204限制中频信号的带宽，并且提供输出IF信号以由电路200的其他部件进一步处理。

电路还包括基准信号发生器206，基准信号发生器206从固定频率信号源207中导出频率f_REF处的基准信号，固定频率信号源207提供频率f_XTAL处的信号。固定频率源207例如可以包括晶体振荡器。

在图2所示的实施例中，本地振荡器信号发生器205将频率f_LO处的本地振荡器信号提供给混频器203和时钟信号发生器208，时钟信号发生器产生提供给电路200的数字部件209的频率f_DIG处的时钟信号。如下所述，时钟信号发生器208和本地振荡器发生器205可以由公共电路来提供。

考虑数字时钟信号频率f_DIG，这可以被选择为本地振荡器信号的子谐波，使得两个信号之间的关系限定为：

$f_{\mathrm{DIG}}=\frac{f_{\mathrm{LO}}}{N}---\left(1\right)$

其中N是正整数。

存在至少两个优点，以使数字时钟信号是本地振荡器信号的子谐波。第一优点是f_DIG的第N次谐波始终在频率f_LO处。因此，等同的杂散转换至混频器的中频侧上的DC，因为f_IF＝f_LO-f_LO＝0Hz。典型地，由于杂散的电平非常小，对IF级的DC偏置的影响可以忽略，甚至在使用低中频的架构中也是如此。在任何情况下，在IF混频器之后使用AC耦合会去除任何这样的DC分量(假如这些DC分量是显著的)。

第二优点在于，假设数字时钟频率高于选定信道的带宽，即，f_DIG＞f_{bw_IF}，那么数字时钟信号的第(N±1)次谐波落在f_LO±f_DIG处，并因此被混频器之后IF路径中的低通滤波器抑制。

图3示意性示出了本地振荡器信号频率f_LO与数字时钟信号频率f_DIG之间的关系。所示的数字时钟信号频率是f_LO/N_sub限定的频率处本地振荡器信号频率的子谐波，其中N_sub是正整数。数字时钟信号的谐波将出现在f_DIG的倍数处，即等于kf_DIG的频率处。假设数字时钟信号频率大于选定信道的带宽f_{IF_bw}，那么在本地振荡器信号两侧的数字时钟信号的谐波(即，在频率kf_DIG处的谐波，其中k是N_sub-1和N_sub+1)将位于由本地振荡器频率和带宽f_{IF_bw}所限定的选定信道的外部。

根据落在本发明的第二方面的实施例，集成射频收发机可以被配置为在不同频率处接收两个分离信道，如同根据落在上述本发明第一方面内的实施例，仍确保从本地振荡器信号导出的数字时钟信号不会落在两个信道内。在图4中示出了这种多信道接收机400的示例。如同图2的接收机200，多信道接收机400包括天线401、输入级402、固定频率信号发生器407、基准频率信号发生器406、本地振荡器信号发生器405、数字时钟信号发生器408和数字分量409。在这种情况下，接收机400包括第一和第二混频器403a、403b以及第一和第二中频滤波器404a、404b。混频器403a、403b具备输入射频信号f_RF并且具备来自本地振荡器信号发生器405的频率f_LO1，f_LO2处的相应第一和第二本地振荡器信号。

数字时钟信号发生器408具备本地振荡器信号，并且从这些本地振荡器信号中导出具有频率f_DIG的数字时钟信号。如果选择第一本地振荡器信号，并且根据图2的实施例导出数字时钟信号，则数字时钟信号具有f_LO1/N的频率f_DIG。这确保了数字时钟信号的谐波不会落在由第一本地振荡器信号限定的第一选定频带内。然而，在这种情况下，由于可以单独选择第一和第二频带，这不能确保没有谐波落在第二频带内。为了解决这个问题，可以使用以下准则来确保谐波不会落在任一选定频带内。

首先，使用乘数M来限定第一本地振荡器信号的倍数，使得Mf_LO1高于第二选定频带，即，具有由第二本地振荡器信号限定的信道和第二滤波器404b的带宽以上的频率。

其次，用第一本地振荡器信号的倍数除以整数N，以产生数字时钟信号，使得对于所有大于1的整数i，

$|i\frac{{\mathrm{Mf}}_{\mathrm{LO}1}}{N}-f_{\mathrm{LO}2}|>f_{\mathrm{IF}\_\mathrm{bw}}---\left(2\right)$

其中，f_{IF_bw}是第二滤波器304b的带宽(典型地，与第一滤波器304a的带宽相同)。

换言之，数字时钟信号发生器308被配置为从第一本地振荡器信号的倍数的分频中导出数字时钟信号，使得数字时钟信号的较高次谐波位于第二选定频带的外部。

在图5中进一步示出了该操作原理。在正交轴上指示两个信道或流，其中流1(第一信道)在x轴上，流2(第二信道)在y轴上。在刚好大于第二选定RF信道的最大可能频率f_{RF2_max}的频率Mf_LO1处示出了倍乘的第一本地振荡器频率。使用倍乘的第一本地振荡器频率来产生数字时钟频率。在图5中示出了三个不同的候选频率502a、502b、502c。这三个不同的候选频率表示应用于倍乘的第一本地振荡器频率的除数N的不同值。根据第二信道的位置(例如，可以在备选频带503a、503b、503c所指的不同位置处)，一个或多个候选频率可以引起位于第二信道内的谐波。在第一备选频带503a的情况下，来自第二和第三候选频率502b、502c的谐波位于频带503a内，从而应当选择第一候选频率502a。在第二备选频带503b的情况下，来自第二和第三候选频率502b、502c的谐波位于频带之外，而来自第一候选频率502a的谐波位于频带之内，从而应当选择第二或第三候选频率502b、502c中的任一个。在第三备选频带503c的情况下，来自第三候选频率502c的谐波位于频带503c之内，从而应当选择第一或第二候选频率502b、502c中的任一个。

根据落在本发明的第三实施例中的实施例，可以使由基准信号发生器206、406(图2、4)所产生的基准信号频率f_REF可编程，使得基准频率的任何谐波不会落在期望的RF频带(即，期望的信道)内。这可以由以下公式来描述：

$f_{\mathrm{REF}}=\frac{f_{\mathrm{XTAL}}}{R+\mathrm{\α}}---\left(3\right)$

其中，f_XTAL是高f_REF的固定频率，R是正整数，且|α|＜1。

假设|α|的两个连续值之间的步长足够小，那么能够找到针对α的值，使得对于i大于1的任何正整数，以下关系成立：

$|i\frac{f_{\mathrm{XTAL}}}{R+\mathrm{\α}}-f_{\mathrm{LO}}|>f_{\mathrm{IF}\_\mathrm{bw}}---\left(4\right)$

根据该实施例，基准频率信号发生器206、406可以被配置为通过用固定频率信号发生器407在频率f_XTAL处提供的固定频率信号除以分数比R+α使得上述关系对于任何ι值都成立，来产生提供给本地振荡器信号发生器205，405的基准信号。

图6示意性示出了上述实施例的原理。固定频率f_XTAL用于通过分频来产生基准频率。给出α的可能范围，该范围可以从0到1，并且给出整数P的值，导出的基准频率可以在下端的

与上端的

之间变化。在α_max值与α_min值之间改变α的值允许调整基准信号，使得任何谐波位于本地振荡器信号频率f_LO和中频带宽f_{IF_bw}所指示的选定频带的外部。如果基准信号的可能频率的范围的整数倍所指示的频率范围与选定频带601交叠，则该范围的第一部分(从

到)在选定频带的外部，而该范围的第二部分(从到

)在选定频带601内。因此α的值应当被选择为使得α＞α_lim，以免来自基准信号的任何谐波落在选定频带601内。换言之，参照图2的实施例，基准信号发生器206被配置为产生基准信号，使得基准信号的所有谐波位于本地振荡器信号频率和滤波器带宽(即滤波器204所限定的带宽)所限定的选定频带之外。

图7示出了时钟信号和本地振荡器发生器700的示例实施例的示意电路，其中，时钟信号和本地振荡器发生器700等同于图2的本地振荡器信号发生器205和时钟信号发生器208，其中本地振荡器信号输出LO 701(包括同相和正交分量LO_I、LO_Q)是从1:2分频模块702a-e的序列的输出获得的，并且提供给混频器703。针对电路700的1:N分频部分的输入基准信号由压控振荡器704和预分频器705来提供。可以根据连接至1:2分频模块702a-d中的每一个的复用器707的输入选择来选择预分频的输入信号的分频次数。来自VCO 704的输入基准信号可以保持固定，这是由于电路中的所有分频器是整数分频器，使得任何获得的谐波始终落在本地振荡器信号频率f_LO处。

将来自另一分频器706的时钟信号提供给电路700的数字部件709，另一分频器706接收来自1:2分频模块702a-e序列的分频信号之一作为输入，并且进一步对接收到的信号的频率进行分频。

在集成电路的典型实施例中，数字时钟信号的频率范围可以在14.5至17.5MHz的范围(即，具有10％或更少的可调整范围)内。保持小的可调整范围确保可以满足数字部件所执行的算法的任何时间常数。

分频器706与预分频器705和复用器707相结合允许使用大范围的分频值。所获得数字时钟频率可以被选择为，使得数字时钟频率与最优时钟频率之间的差最小化。

在图8a中示出了用于在频率f_REF处产生基准信号的基准信号发生器206(图2)的示例实施例。晶体振荡器807将输入的固定频率信号提供给基准信号发生器电路806。将固定频率信号f_XTAL提供给分频器模块802和复数滤波器(例如，PPF(多相滤波器)模块803)。复数滤波器可以通过除了多相滤波器模块803以外的装置来提供，例如使用诸如延迟锁定环(DLL)之类的相移器模块的装置，只要该模块能够根据输入信号产生I和Q信号即可。分频器和多相滤波器模块分别将同相和正交输出提供给HRM SSB(谐波抑制、单边带)混频器801。PPF模块803根据仅具有0°和180°两个相位的输入信号产生具有相对相位0°、90°、180°和270°的信号。HRM SSB混频器801在频率f₁-f₂处产生输出信号，并在f₂-f₁(其中，f₂和f₁是不同的输入信号频率)处不产生信号，这在仅需要单频输出的应用中是重要的。混频器801将输出信号提供给放大器804，放大器804在频率f_REF处输出基准信号。在该实施例中，由于基准频率f_REF通过单边带混频器401来获得，以便产生单频输出，因此通过将同相和正交信号输入I和Q交换给混频器801，可以将基准信号发生器806的输出选择为

或

中的任一个，其中N_var是分频器802所应用的整数除数。

该电路的输出频率是这里，根据公式(3)，并且考虑R＝1，则由于N_var是整数，能够产生的α的值可以由该等式给出。

还提供了这种布置的备选方案以便增加α可能值的数目。例如，来自混频器801的输出信号本身能够与第二分频器(用固定频率f_XTAL除以第二整数N2_var)所获得另一低频信号相混频，使得新的输出频率成为其中，N1_var是第一整数除数。这在图8b中示出，在图8b中，将来自第一混频器801₁的输出提供给第二多相滤波器803₂，将固定频率信号提供给第二分频器模块802₂。在第二混频器801₂中组合来自第二多相滤波器803₂和第二分频器模块802₂的输出，以在频率f_REF处提供输出基准信号，该输出基准信号可以由放大器804来放大。

对上述进行延伸，可以使用m个混频器、分频器和复数滤波器的链，使得最后输出频率f_REF由

给出。提供其他分频器、滤波器和混频器模块的优点在于，针对输出基准频率f_REF的更多数目的值可以通过改变N1_var，N2_var...Nm_var的值来选择。

如图7的实施例所示，1/N_var的分频可以通过单频分频器来执行(其中N_var是整数)，或者可以通过直接数字合成来实现，分频的结果是更接近纯正弦波的输出。因此，可以减少混频器输出处可能的谐波组合的数目，并且增强f_REF的谱纯度。这在频率合成器的范围内是重要的，其中基准信号必须尽可能干净。如果多相滤波器803和分频器802的输出是正弦波，则混频器801可能不需要抑制谐波，这是由于不存在谐波，但是如果输出不是正弦波(例如，方波)，则混频器801优选地是谐波抑制混频器。

从基准信号导出的数字时钟信号可以以产生本地振荡器信号的方式相同的方式来产生。条件是将f_DIG保持在可接受的范围内，这既是由于在电路的数字部件中需要稳定的时间常数，也是由于针对给定技术中针对数字设计的最大可能频率。在任何情况下，f_DIG可以如上在等式(1)中所定义的，即，根据本地振荡器信号的整数分频。

在图9中示出了用于在频率f_REF处产生基准信号的基准信号发生器906的备选实施例。在该实施例中，通过可编程分频器908的调制，在时域中直接获得分数部分α。在该实施例中，由于引入短期抖动而引起的所产生的杂散通过合成器本身来补偿，或者在模拟域，或者在数字域。

在这种情况下，可编程分频器908是双模量分频器(dual modulusdivider)，这意味着当至分频器的输入为0时，分频器除以N，当输入为1时分频器除以N+1。模量信号在输入固定频率信号f_XTAL的有效边沿期间必须是稳定的。∑Δ调制器909在提供给分频器908的载波输出处产生0s和1s的比特流，输出的时间平均等于值k/2^m。

通过利用分频器908的输出对调制器909进行计时，在每个输出上升沿处，调制器909输出计数器的新计数目标，新计数目标为N或N+1。与分频器908的输出频率相比，调制器909的输出所占用的要更新的时间较小。

因此，平均计数为N+k/2^m，并且输出频率基于k的输入值是可选的。

在图10中示出了用于驱动双模量分频器的∑Δ调制器909的示例实施例，其中，通过可编程分频器的调制，在时域中直接获得分数部分α。在该实施例中，由于引入的短期抖动而引起的所产生的杂散可以在模拟或数字域中通过合成器来补偿。

在时域中获得分数α的方式是考虑

如果数字装置能够在总数为q的周期内提供被k次设置为‘1’的输出，则输出平均值为这样的装置被称作∑Δ(西格玛德耳塔)调制器。如图10所示，调制器909包括2输入加法器1001和寄存器1002，寄存器1002的输出被反馈至加法器1001的输入之一。在每个时钟上升沿处，加法器1001将其第一输入k与当前寄存器内容进行求和，使得reg(t+1)＝reg(t)+k。由于寄存器1002具有有限数目的比特m，因此寄存器1002可以填充至2^m-1。因此，如果reg(t+1)＝reg^*＞2^m-1，则寄存器1002上溢，并且寄存器1002的实际值reg(t+1)变成reg^*-(2^m-1)。上溢信号是调制器909的输出。可以表示为，在q＝2^m-1个周期之后，上溢信号k次达到‘1’，从而实现要求的时间平均。

在图9中，调制器输出连接至可编程分频器或计数器909。该计数器在上溢为‘0’时对其输入信号的N个周期进行计数，并且在上溢为‘1’时对其输入的(N+1)个周期进行计数。这意味着在计数器的q个周期期间，计数器对(N+1)计数了k次，对N计数了q-k次。因此，时间平均计数为

尽管输入周期的总数是正确的，但是每次设置新计数(设置为N或N+1)时在分频器输出处存在突然相位跳变。那些相位跳变也被称作短期抖动。这种短期抖动可以例如通过使用PLL、数字PLL或抖动消除器在模拟或数字域中得到补偿。

其他实施例也在由所附权利要求限定的本发明的范围内。

Claims (11)

1.一种具有数字部件(209)和模拟部件(202，203，204)的集成射频收发机电路(200)，所述电路包括：

固定频率振荡器(207)，被配置为在频率f_XTAL处产生固定频率信号；

基准信号发生器(206)，被配置为从固定频率信号的分频来提供在频率f_REF处的基准信号；

本地振荡器信号发生器(205)，被配置为从基准信号的倍数来产生具有频率f_LO的本地振荡器信号；

射频信号接收机，包括混频器(203)和滤波器(204)，混频器(203)被配置为将输入射频信号与本地振荡器信号相组合以提供中频信号，滤波器(204)具有滤波器带宽f_{if_bw}，并连接至混频器(203)的输出，

其中，基准信号发生器(206)被配置为产生基准信号，使得基准信号的所有谐波都位于由本地振荡器信号频率和滤波器带宽所限定的选定频带之外。

2.根据权利要求1所述的集成射频收发机电路，其中，基准信号频率为

其中，R是正整数并且α＜1，基准信号发生器(206)被配置为选择R+α的值，使得对于i大于1的所有整数值，以下关系成立：

$|i\frac{f_{\mathrm{XTAL}}}{R+\mathrm{\α}}-f_{\mathrm{LO}}|>f_{\mathrm{IF}\_\mathrm{bw}}.$

3.根据权利要求2所述的集成射频收发机电路，其中，基准信号发生器(206)被配置为调节α的值，使得频率

处的基准信号的较高次谐波位于选定频带之外。

4.根据权利要求3所述的集成射频收发机电路，其中，基准信号发生器被配置为以0和1之间的离散步长来调节α的值。

5.根据权利要求1至4中任一项权利要求所述的集成射频收发机电路，其中，基准信号发生器(806)包括：

分频器模块(802)和复数滤波器模块(803)，分别被配置为从固定频率振荡器(807)接收固定频率信号；以及

单边带混频器(801)，被配置为从分频器和复数滤波器模块(802，803)接收同相输出信号和正交输出信号，并输出基准信号。

6.根据权利要求5所述的集成射频收发机电路，其中，复数滤波器模块是多相滤波器模块(803)。

7.根据权利要求5或权利要求6所述的集成射频收发机电路，其中，单边带混频器是谐波抑制单边带混频器(801)。

8.根据权利要求5至7中任一项权利要求所述的集成射频收发机电路，其中，分频器模块是第一分频器模块(802₁)，复数滤波器模块是第一复数滤波器模块(803₁)，单边带混频器是第一单边带混频器(801₁)，收发机包括：

第二分频器模块(802₂)，被配置为从固定频率振荡器(807)接收固定频率信号；

第二复数滤波器模块(803₂)，被配置为根据第一单边带混频器(801₁)的输出信号来产生同相信号(I)和正交信号(Q)；以及

第二单边带混频器(801₂)，被配置为从第二分频器模块(802₂)和第二单边带混频器(801₂)接收同相输出信号和正交输出信号，并产生基准信号输出。

9.根据权利要求1至4中任一项权利要求所述的集成射频收发机电路，其中，基准信号发生器(906)包括：

双模量分频器模块(908)，被配置为从固定频率振荡器(907)接收固定频率信号，以及根据两个整数值N和N+1之一来对固定频率信号进行分频；以及

∑Δ调制器(909)，被配置为向分频器模块(908)提供信号，以从每q个周期中k次选择模量值之一，使得分频器模块在频率处输出基准信号。

10.根据权利要求1所述的集成射频收发机电路，包括：时钟信号发生器(208)，被配置为在频f_DIG处产生时钟信号用于数字部件的操作，

其中，时钟信号发生器(208)被配置为从本地振荡器信号得到时钟信号，使得其中N是正整数。

11.一种在根据权利要求1至10中任一项权利要求所述的集成射频收发机电路中产生基准信号的方法，所述方法包括：

固定频率振荡器(207)在频率f_XTAL处产生固定频率信号；

基准信号发生器(206)从固定频率信号的分频来提供在频率f_REF处的基准信号；

本地振荡器信号发生器(205)从基准信号的倍数来提供具有频率f_LO的本地振荡器信号；

混频器(203)将输入射频信号与本地振荡器信号相组合，以产生中频信号；以及

滤波器(204)将中频信号滤波到滤波器带宽f_{if_bw}，

其中，基准信号发生器(206)产生基准信号，使得基准信号的所有谐波都位于由本地振荡器信号频率和滤波器带宽所限定的选定频带之外。

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