KR100217361B1 - Vsb 디지털 복조기 - Google Patents

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KR100217361B1
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
HDTV의 복조기.
2. 발명이 해결하려고 하는 기술적 과제
종래 VSB방식 디지털 복조기에서 고가인 VCO를 사용하기 때문에 발생하는 경제성 저하 문제와, 주파수 및 위상검출기를 다수의 곱셈기를 사용하여 구현하기 때문에 발생하는 하드웨어 구성의 복잡화를 해결하고자 한 것임.
3. 발명의 해결방법의 요지
VSB방식으로 변조된 입력신호를 지연시키는 지연기(114)와; VSB방식으로 변조된 실신호를 복소 신호로 변환하는 힐버트 변환부(115)와; 지연기(114) 및 힐버트 변환부(115)에서 각각 출력되는 신호와 수치제어 발진기(127)에서 출력되는 발진주파수를 선택적으로 곱셈하는 복소 승산부(116)와; 복소 승산부(116)에서 출력되는 I,Q기저대역신호를 디지털 협대역 저역 필터링하여 직류성분을 출력하는 멀티-레이트 저역 필터부(117)와; 멀티-레이트 저역 필터부(117)에서 출력되는 신호의 부호부를 지연 및 조합하여 주파수 오차를 검출하는 주파수 오차 검출부(120)와; 멀티-레이트 저역 필터부(117)에서 얻어지는 위상 오차와 상기 주파수 오차 검출부(120)에서 출력되는 주파수 오차를 보상토록 하는 제어신호를 발생하여 상기 수치제어 발진기(127)를 제어하는 루프 필터부(126)로 이루어짐을 특징으로 한 것이다.
4. 발명의 중요한 용도
HDTV의 수신단에서 VSB방식으로 변조된 신호를 복조하는 데 적용되는 것임.

Description

VSB 디지털 복조기
본 발명은 고화질 텔레비젼(HDTV)의 수신기에 관한 것으로, 특히 HDTV전송 표준 규격인 VSB방식으로 전송된 신호를 기저대역 신호로 복원하는 복조기에 관한 것이다.
일반적으로 사용되는 복조기(demodulator)는 여러 가지가 있으며, 그 중 전통적인 아날로그 방식으로는 첨부한 도면 제1도에 도시된 바와같이, 입력되는 IF 신호(IF input)를 혼합기(1)(3)에서 각각 위상천이기(2)로부터 출력되는 cos(ωIFt)와 그 신호의 90˚위상 천이된 신호를 각각 혼합하여 기저대역(base band)으로 변환시키고, 상기 혼합기(1)(3)에서 각각 출력되는 기저대역 신호를 두 개의 아날로그 저역필터(LPF)(4)(5)로 각각 저역 필터링하여 고주파 성분을 제거한 다음, 얻어지는 기저 대역(base band)신호를 두 개의 아날로그/디지털(A/D) 변환기(6)(7)에서 각각 디지털 신호로 변환하여 I, Q 신호를 얻는다.
이 방법의 경우 IF 혼합기, 아날로그 저역필터, 아날로그/디지털 변환기 등을 모두 두개씩 사용해야 하며, 제어하기 까다롭고 비교적 고가의 부품인 VCO(Voltage controlled oscillator)등을 사용해야 하는 문제점이 있다. 또한 아날로그 방식은 ASIC(Application specific IC)화 하기 어렵다는 단점도 가지고 있다.
다른 디지털 복조 방법으로는, 제2도와 같이 IF 신호를 디지털 복합 샘플링하여 기저 대역으로 다운 컨버젼(down conversion)하는 방식이 있다. 이는 입력되는 IF신호를 아날로그/디지털 변환기(8)에서 입력되는 IF주파수 보다 최소한 4배가 되는 샘플링(sampling) 주파수를 사용하여 디지털 신호로 변환하고, 멀티플라이어(9)에서 승산하고, 이렇게 얻어지는 IF 복합 샘플링된 신호를 배열기(10)에서 배열(sorting)하여 기저대역 I, Q신호로 변환한다.
상기와 같은 IF 샘플링에 의한 VSB수신신호 처리 방식을 이용한 종래 디지털 복조기(digital demodulator)의 전형적인 예는 제3도와 같다.
여기서, 참조번호 11은 입력되는 IF신호를 전압제어발진기(18)에서 얻어지는 발진주파수와 혼합하는 혼합기(11)이며, 12는 상기 혼합기(12)에서 얻어지는 주파수를 10.76MHz대역으로 저역 필터링하여 고주파를 제거하는 저역필터이고, 13은 상기 저역필터(13)에서 얻어지는 신호를 21.52MHz샘플링 주파수로 샘플링하여 디지털 신호로 변환하는 아날로그/디지털 변환기이며, 14는 상기 아날로그/디지털 변환기(14)에서 얻어지는 디지털 신호를 5.38MHz와 혼합하는 혼합기이다.
또한, 참조번호 15는 상기 혼합기(14)에서 발생된 신호를 배열하여 기저대역의 I,Q신호를 발생하는 배열기이고, 16는 상기 배열기(15)에서 얻어지는 기저대역의 I,Q신호로부터 주파수와 위상 에러를 검출하고 그 검출치에 따른 펄스폭 변조신호(PWM)를 발생하는 주파수/위상 검출기이다.
아울러 참조번호 17은 상기 주파수/위상 검출기(16)에서 발생되는 펄스폭 변조신호를 저역 필터링하는 저역필터이고, 참조번호 18은 상기 저역필터(17)에서 발생되는 제어전압에 따라 출력되는 발진 주파수를 제어하는 전압제어발진기이다.
이러한 구성을 갖는 종래 IF 샘플링 방식을 이용한 디지털 복조기는, 디지털 방식과 아날로그 방식을 적당히 혼합한 형태인데, 이 구조를 H/W로 구현할 경우 해결 하기 어려운 몇가지 문제점이 있다. 첫째, 이 방식이 적용되기 위해서는 높은 출력 주파수 스윙(swing ; 100kHz)을 갖는 VCXO(전압제어수정발진기) 또는 정밀한 제어가 가능한 VCO(전압제어발진기)가 요구된다. 그러나 실제 제작 가능한 VCXO는 0-6V의 제어 입력에 출력 스윙(swing)은 최대 200 ppm(8kHz at 40 MHz)정도 이며, 전압제어발진기(VCO)의 경우는 0-6V의 제어 입력에 최소 10%(4MHz at 40MHz)이므로 Zenith사가 제안한 출력 주파수 스윙(100kHz)의 조건을 만족시킬 수 없다. 둘째, 이런 조건을 만족하는 VCO가 있다 하더라도 이의 정밀한 제어를 위해 1.4MHz이상에서 동작하는 최소 18bit이상의 아날로그/디지털 변환기(DAC)가 요구되는등 H/W구현시 극복하기 어려운 문제점을 지니게 된다.
한편, VSB방식의 IF신호를 디지털 기저대역 신호로 변환하는 방법은 여러 가지가 있으나, 그 중 힐버트 변환을 이용한 디지털 처리장치가 제4도에 도시되었다.
여기서, 참조번호 19는 입력되는 VSB IF신호를 디지털 신호로 변환하는 아날로그/디지털 변환기이고, 20은 상기 A/D변환기(19)에서 변환된 디지털 신호를 힐버트 변환시까지 지연시키는 지연기이며, 21은 상기 지연기(20)를 통한 디지털 신호를 데시메인션 필터로 필터링하여 기저대역 I신호를 출력하는 데시메이션부이다.
또한, 참조번호 22는 상기 A/D변환기(19)에서 변환된 디지털 신호를 힐버트 변환필터로 필터링하는 힐버트 변환부(22)이고, 23은 그 힐버트 변환부(22)에서 얻어지는 디지털 신호를 데시메이션 필터로 필터링하여 기저대역 Qtls호를 출력하는 데시메이션부이다.
이러한 구성을 갖는 힐버트 변환에 의한 디지털 처리방식은, 주지한 바와 같이, 수신되는 VSB방식의 신호로부터 추출된 IF신호를 A/D변환기(19)에서 설정된 샘플링 주파수로 샘플링하고 양자화하여 디지털 신호로 변환하게 되고, 그 변환된 신호는 지연기(20)에 의해 힐버트 변환시까지 지연이 된후 데시메이션부(21)에서 데시메이션 필터링되어 기저대역의 I신호가 되며, 상기 A/D변환기(19)에서 출력되는 디지털 신호는 힐버트 변환부(22)에서 힐버트 필터에 의해 필터링된후 데시메이션부(23)에서 데시메이션 필터링되어 기저대역의 Q신호가 된다.
그리고, VSB 방식의 복조기에서는 입력되는 신호로부터 주파수와 위상 위차를 검출하여 수신신호를 보상하는 주파수/위상 검출기가 있는데, 그 중 대표적인 방식은 Balanced Quadricorrelator를 이용하여 주파수와 위상을 추정하는 것이다. 이러한 Balanced Quadricorrelator방식은 제5도와 같다.
여기서, 참조번호 24,25는 위상천이기(도면에는 미도시)에서 발생되는 주파수와 입력되는 신호(Vin(t))를 혼합하는 혼합기이고, 26,27은 상기 혼합기(24)(25)에서 각각 얻어지는 신호를 저역 필터링하는 저역필터이다.
또한, 참조번호 28,29는 상기 저역필터(26)(27)에서 각각 얻어지는 신호(VI(t))(VQ(t))를 각각 미분하는 미분기이고, 30은 상기 미분기(28)의 출력신호와 상기 저역필터(27)의 출력신호를 혼합하는 혼합기이며, 31은 상기 저역필터(26)의 출력신호와 미분기(29)의 출력신호를 혼합하는 혼합기이고, 참조번호 32는 상기 두개의 혼합기(30)(31)의 각 출력신호를 가산하여 주파수 및 위상 에러 신호(VD(t))를 출력하는 가산기이다.
이러한 구성을 갖는 종래의 VSB 방식용 복조기에 적용되는 주파수 및 위상 검출기는, 혼합기(24)(25)에서 수신 신호(VIN(t))에 각각 cosωOt와 sinωOt를 곱하고, 그 결과치를 두 개의 저역필터(LPF)(26)(27)로 각각 저역 필터링하여 기저대역 신호인 VI(t), VQ(t)를 얻은 후, 이것을 미분기(28)(29)로 미분하여 그 변화율을 구함으로써 주파수 추정 오차 및 위상을 검출하게 된다.
여기서, 수신신호를
Figure kpo00002
라 하면, 저역필터(26)(27)의 각 출력은,
Figure kpo00003
Figure kpo00004
가 되며, 미분기(28)(29)의 출력은,
Figure kpo00005
Figure kpo00006
가 된다.
여기서 TD는 미분기의 이득이고
Figure kpo00007
이다.
따라서,
Figure kpo00008
가 된다.
상기 식(6)에서 보는 바와 같이 입력 위상 θ에 관계없이 주파수 오차를 추정할 수 있다. 또한, 이 구조를 디지털화 할 경우 곱셈기 대신에 상대적으로 간단한 XOR 게이트만을 사용하여도 만족할 만한 수준의 주파수 오차 보상이 가능하다.
그리고, 상기 식(3)에서 0이고 1이면,
Figure kpo00009
가 된다.
즉, Q신호로 부터 위상 오차를 추정할 수 있다.
상기한 제5도의 Balanced Quadricorrelator를 디지털화하면 제6도와 같이 된다.
제6도에서 참조번호 24,25,26,27,30,31,32은 제5도의 24,25,26,27,30,31,3
2과 동일한 기능을 수행하며, 참조번호 33,34는 상기 저역필터(26)(27)에서 각각 출력되는 아날로그 기저대역 신호를 디지털 기저대역 신호로 만드는 아날로그/디지털 변환기이며, 35,36은 상기 아날로그/디지털 변환기(33)(34)에서 각각 출력되는 신호를 일정 시간 지연하는 지연기이다.
또한, 참조번호 37은 상기 가산기(32)에서 얻어지는 주파수 오차신호를 디지털 신호로 만드는 아날로그/디지털 변환기이며, 38은 아날로그/디지털 변환기의 출력을 필터링하는 루프 필터이며, 39는 상기 루프 필터(38)를 통한 신호를 제어 전압으로하여 발진 주파수를 변경하는 전압제어발진기이고, 40은 그 전압제어발진기(39)에서 출력되는 발진주파수를 90˚위상 천이시키는 위상 천이기이다.
제6도에서는 미분기가 없는데, 이는,
Figure kpo00010
과 같이 근사화 되며, 여기서 kΔT=n으로 놓으면,
Figure kpo00011
가 되어 Balanced Quadricorrelator 디지털화 할 수 있다.
그런데, 전술한 바와같은 종래 VSB방식 디지털 복조기는 고가인 VCO를 사용하기 때문에 경제성이 저하하며, 주파수 및 위상 검출기는 다수의 곱셈기를 사용하기 때문에 하드웨어의 구성이 복잡하다는 문제점을 발생하였다.
또한, 복조기를 구성하는 회로의 일부는 아날로그 처리방식을 사용하기 때문에 하드웨어 및 ASIC구현도 어려운 문제점이 있었다.
이에 본 발명은 전술한 바와같은 종래 VSB방식 복조기의 제반 문제점을 해결하기 위해서 제안된 것으로, 본 발명은 힐버트 변환(Hilbert Transform)을 응용한 디지털 복조기를 구현함으로써 고가의 부품인 전압제어발진기(VCO)를 사용하지 않고도 VSB방식의 신호를 복조할 수 있도록 하고, 곱셈기를 사용하지 않는 주파수 및 위상 검출기를 설계하여 하드웨어 및 ASIC구현시 보다 용이하게 회로 설계가 가능토록 한 VSB 디지털 복조기를 제공하는 데 그 목적이 있다.
이러한 본 발명의 목적은, 임의의 값으로 설정된 발진 주파수를 발생하는 발진기와; 그 발진기의 출력과 수신된 IF신호를 혼합하는 혼합기와; 혼합기의 출력신호를 저역 필터링하는 저역필터와; 저역필터의 출력신호를 디지털 신호로 변환하는 아날로그/디지털 변환기와; 아날로그/디지털 변환기의 출력신호를 지연시키는 지연기와; 상기 아날로그/디지털 변환기의 출력신호를 복소 신호로 변환하는 힐버트 변환부와; 상기 지연기 및 힐버트 변환부에서 각각 출력되는 신호와 수치제어 발진기에서 출력되는 발진주파수를 선택적으로 곱셈하는 복소 승산부와; 상기 복소 승산부에서 출력되는 I,Q기저대역신호를 협대역 디지털 저역 필터링하여 직류성분 신호를 출력하는 멀티-레이트 저역 필터부와; 상기 멀티-레이트 저역 필터부에서 출력되는 신호의 부호부를 지연 및 조합하여 주파수 오차를 검출하는 주파수 오차 검출부와; 상기 멀티-레이트 저역 필터부에서 얻어지는 위상 오차와 상기 주파수 오차 검출부에서 출력되는 주파수 오차를 보상토록 하는 제어전압을 발생하여 상기 수치제어 발진기를 콘트롤하는 루프 필터부로 이루어진다.
이하, 본 발명의 바람직한 실시예의 작용 및 효과를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
제1도는 종래 VSB방식으로 전송된 아날로그 신호를 기저대역으로 변환하는 장치의 일예도.
제2도는 종래 VSB방식으로 전송된 아날로그 신호를 샘플링방식에 의해 기저대역으로 변환하는 장치의 일예도.
제3도는 종래 VSB방식으로 전송된 신호를 복조하는 디지털 복조기의 일예도.
제4도는 종래 VSB방식으로 전송된 신호를 힐버트 변환에 의해 복조하는 장치의 일예도.
제5도는 종래 VSB방식으로 전송된 신호로부터 주파수 및 위상을 검출하는 장치의 일예도.
제6도는 종래 디지털화된 Balanced Quadricorrelator의 구성도.
제7도는 본 발명이 적용되는 디지털 복조기와 튜너간의 인터페이스장치 구성도.
제8도는 본 발명에 의한 디지털화 된 Balanced Quadricorrelator를 이용한 VSB 디지털 복조기의 구성도.
제9도는 제8도의 각부 입출력 스펙트럼.
제10도는 제8도의 힐버트 변환부 상세 구성도.
제11도는 제8도의 복소 승산부 상세 구성도.
제12도는 제8도의 복소 승산부의 다른 상세 구성도.
제13도는 제8도의 멀티레이트 저역필터부 상세 구성도.
제14도는 제10도중 하나의 협대역 IIR 저역필터의 상세 구성도.
제15도는 제13도의 승산기에 제공되는 임계값 구현도.
제16도는 제8도의 주파수 에러 추정부 상세 구성도.
제17도는 제8도의 주파수 에러 추정부 다른 상세 구성도.
제18도는 제8도의 루프 필터의 상세 구성도.
제19도는 본 발명에 적용되는 무한 임펄스 응답(IIR) 필터의 다른 구성도.
제20도는 본 발명에서 롬 테이블을 사용한 힐버트 변환 필터의 다른 구성도.
* 도면의 주요부분에 대한 부호의 설명
110 : 발진기 111 : 혼합기
112 : 저역필터 113 : A/D변환기
114 : 지연기 115 : 힐버트 변환부
116 : 복소 승산부 117 : 멀티-레이트 저역 필터부
120 : 주파수 오차 검출부 126 : 루프 필터부
127 : 수치제어발진기
제7도는 VSB방식 HDTV의 수신기 구성도로서, 참조번호 101은 안테나로부터 수신되는 신호를 마이크로 프로세서(100)의 제어에 따라 채널 동조시키는 튜너이고, 102는 상기 튜너에서 동조된 채널의 신호를 설정 대역으로 필터링하는 SAW필터이다. 그리고 참조번호 103은 상기 SAW필터(102)를 통한 신호를 소정 레벨로 증폭하는 증폭기(103)이고, 참조번호 105는 AGC콘트롤러(104)에서 발생하는 이득 제어신호에 따라 상기 증폭기(103)의 출력을 증폭하는 가변 증폭기이다.
또한, 참조번호 106은 발진기(107)에서 발생되는 발진 주파수와 상기 가변 증폭기(105)를 통한 신호를 믹싱하는 혼합기이고, 108은 그 혼합기(106)를 통한 신호를 저역 필터링하는 저역필터이며, 참조번호 109는 상기 저역필터(108)를 통한 아날로그 신호를 그에 상응하는 디지털 신호로 변환하여 후단의 디지털 복조기에 전달해주는 아날로그/디지털 변환기이다.
이러한 구성을 갖는 일반적인 HDTV의 수신기는, 주지한 바와 같이 마이크로 프로세서(100)의 튜닝 제어에 따라 튜너(101)는 수신되는 신호(55-750MHz)로부터 원하는 채널만을 동조시키게 되고, SAW필터(102)는 이렇게 동조된 채널 신호를 설정된 대역(44MHz)으로 필터링하게 된다. 다음으로, 증폭기(103)는 그 필터링된 신호를 소정 레벨로 증폭하게 되고, 가변 증폭기(105)는 자동 이득 제어기인 AGC콘트롤러(104)에서 얻어지는 이득 제어값에 따라 증폭도를 달리하여 상기 증폭기(103)의 출력신호를 가변 증폭하게 된다.
한편, 혼합기(106)는 상기 가변 증폭기(105)에서 증폭된 신호와 발진기(107)에서 발생되는 발진 주파수를 믹싱하여 출력하게 되고, 저역필터(108)는 그 믹싱신호를 설정 대역으로 저역 필터링하여 아날로그 중간주파신호(IF신호)를 출력하게 되며, 아날로그/디지털 변환기(109)는 그 아날로그 중간주파신호를 디지털 IF신호로 변환하여 후단의 디지털 복조기에 인터페이스해주게 된다.
다음으로, 본 발명의 실시예인 디지털 복조기는 첨부한 도면 제8도와 같다.
여기서, 임의의 값으로 설정된 발진 주파수를 발생하는 발진기(110)와; 그 발진기(110)의 출력과 수신된 IF신호를 혼합하는 혼합기(111)와; 혼합기(111)의 출력신호를 저역 필터링하는 저역필터(112)와; 저역필터(112)의 출력신호를 디지털 신호로 변환하는 아날로그/디지털 변환기(113)와; 아날로그/디지털 변환기(113)의 출력신호를 지연시키는 지연기(114)와; 상기 아날로그/디지털 변환기(113)의 출력신호를 복소 신호로 변환하는 힐버트 변환부(115)와; 상기 지연기(114) 및 힐버트 변환부(115)에서 각각 출력되는 신호와 수치제어발진기(127)에서 출력되는 발진주파수를 선택적으로 곱셈하는 복소 승산부(116)와; 상기 복소 승산부(116)에서 출력되는 I,Q기저대역 신호를 디지털 저역 필터링하여 직류성분 신호를 출력하는 멀티-레이트 저역 필터부(117)와; 상기 멀티-레이트 저역 필터부(117)에서 출력되는 신호의 부호부를 지연 및 조합하여 주파수 오차를 검출하는 주파수 오차 검출부(120)와; 상기 멀티-레이트 저역 필터부(117)에서 얻어지는 위상 오차와 상기 주파수 오차 검출부(120)에서 출력되는 주파수 오차를 보상토록 하는 신호를 발생하여 상기 수치제어발진기(127)를 콘트롤하는 루프 필터부(126)로 구성된다.
이러한 구성을 갖는 본 발명에 의한 VSB방식 디지털 복조기의 작용을 첨부한 도면 제9도 내지 제20도에 의거 상세히 설명하면 다음과 같다.
먼저, VSB 디지털 복조기에 입력되는 IF신호의 pilot주파수는 46.69MHz이며, 입력단에서 IF 혼합기(111)와 제9(b)도와 같은 출력 스펙트럼을 갖는 48.035MHz의 발진기(110)를 이용하여 pilot 주파수를 1.345Hz로 만든다.
상기, IF 입력 신호는
Figure kpo00012
와 같이 표시된다. 여기서 d는 pilot 신호이며, s(t)와 s^(t)는 VSB 복조된 신호이며 서로 힐버트 변환과 유사한 선형 변환 관계에 있다. 힐버트 변환(Hilbert Transform)과 VSB 변환(Transform)은 서로 유사한 관계에 있으며, 제10도와 같은 힐버트 변환 필터는 roll off factor zero인 VSB 필터와 등가로 볼 수 있다. 따라서 앞으로의 서술에서는 힐버트 변환과 VSB 변환을 구분하지 않고 사용하기로 한다.
다음으로, 상기와 같이 얻어지는 신호를 저역필터(112)에 통과시켜 제9(c)도와 같이 92.04MHz의 이미지 스펙트럼을 제거한다.
여기서, IF 혼합기(111) 및 저역필터(112)를 통과한 후의 신호는,
Figure kpo00013
가 된다.
이 신호를 A/D변환기(113)에서 심볼(symbol)주파수의 2배에 해당하는 21.52MHz로 A/D변환한 후, 제9(d)도와 같은 스펙트럼으로 지연기(114) 및 힐버트 변환부(115)에 각각 전달해주게 된다.
여기서, A/D변환기(113)를 통과한 후의 신호는,
Figure kpo00014
가 된다.
아울러 힐버트 변환부(115)는 제10도와 같은 힐버트 변환 필터를 사용하여 복소(complex) 신호를 만든다.
여기서, A/D변환된 신호를 힐버트 변환하면,
Figure kpo00015
가 되며, 이를 복소 form으로 나타내면,
Figure kpo00016
와 같이 나타낼 수 있다.
이후, 수치제어발진기(127)와 복소 승산부(116), 루프 필터부(126)로 구성되는 DEPLL(Digital frequency and phase lock loop)을 이용하여 기저대역 신호를 복원한다.
여기서, DFPLL이 정확한 주파수와 위상 오차를 추정했다고 가정하면, 복소 승산부(116)를 통과한 후의 신호는,
Figure kpo00017
로 주어져서 원하는 기저대역 신호를 얻을 수 있다.
이 과정에서 DPLL(Digital phase lock loop)을 이용하여 위상 오차를 보상하는데 DPLL은 초기에 일단 입력 주파수 오차만큼 주파수를 추적해야 동작하므로 AFC(Automatic Frequency Control)가 필요하게 된다. 본 발명에서는 Balanced Quadricorrlator방식을 응용한 FDD(Frequency Difference Detector)를 사용하여 AFC를 수행하고 주파수 록(lock)이 걸린 후 DPLL을 동작시켜 잔류 위상 에러를 보상하는 방법을 사용하였다.
상기한 힐버트 변환부(115)를 좀 더 상세히 설명하면 다음과 같다.
제10도에 도시된 바와같이, 힐버트 변환 필터는, 상기 A/D변환기(113)에서 출력되는 신호를 다수개의 쉬프트 레지스터로 순차 쉬프트시키는 제1쉬프트 레지스터부(115a)와, 상기 제1쉬프트 레지스터부(115a)의 최종 지연 출력을 다시 다수개의 쉬프트 레지스터로 쉬프트 시키는 제2쉬프트 레지스터부(115b)와, 상기 입력신호와 상기 제1 및 제2쉬프트 레지스터부(115a)(115b)에서 각각 출력된 신호를 선택적으로 가산하는 다수개의 가산기를 구비한 제1가산부(115c)와, 상기 제1가산부(115c)내의 각 가산기에서 출력되는 신호와 설정되는 탭 계수(h0, h2, h4, h6, h8, h10, h12, h14)를 승산하는 다수개의 승산기로 이루어진 승산부(115d)와, 상기 승산부(115d)내의 다수개의 승산기에서 각각 출력되는 신호를 선택적으로 가산하는 다수개의 가산기로 이루어진 제2가산부(115e)로 구성된다.
이러한 구성을 갖는 힐버트 변환 필터를 이용한 힐버트 변환 방법은, 상기 A/D변환기(113)를 통과한 후의 신호가,
Figure kpo00018
이므로, 이 신호를 Upper side 힐버트 변환(양의 주파수 성분을 통과시키고 음의 주파수 성분을 억압하는 것)하면,
Figure kpo00019
가 되며, 이를 복소 form으로 나타내면,
Figure kpo00020
와 같이 나타낼 수 있다.
또한, Lower side 힐버트 변환하면,
Figure kpo00021
이 되며, 이를 복소 form으로 나타내면,
Figure kpo00022
와 같이 나타낼 수 있다.
하기한 표 1은 tap수 31개의 Lower side(Upper side의 스펙트럼을 제거) 힐버트 변환 필터 및 Upper-side 힐버트 변환 필터의 계수를 나타낸다. 표 1에서 보는 바와 같이 힐버트 변환 필터는 다음과 같은 특징을 갖고 있다. 첫째, 31개의 탭 중에서 중앙 탭을 비롯한 15개의 탭의 계수는 0이다. 따라서 이들 15개의 탭은 지연의 역할만 수행할 뿐 필터의 출력값의 계산에는 사용되지 않는다. 즉, 필터의 현재의 출력값은 나머지 16개의 탭에 들어있는 값들에 의해 결정된다. 둘째, 중앙 탭을 기준으로 해서 좌우의 탭들은 서로 반대의 부호이며 그 절대값은 같다. 셋째, Lower-side와 Upper-side 힐버트 변환 필터의 계수는 서로 반대 부호를 갖는다. 따라서 상기의 성질을 이용하면 filter에 사용되는 곱셈기의 숫자를 크게 줄일 수 있다.
주지한 바와 같이, 제10도는 힐버트 변환 필터의 일예로써, 8개의 곱셈기, 30개의 쉬프트 레지스터, 15개의 2입력 가.감산기만으로 설계한 31탭 힐버트 변환 필터이다.
Figure kpo00023
한편, 힐버트 변환된 복소 신호는 기저대역 신호가 아니므로 다시 기저대역으로의 다운 변환이 필요하며, 이와 동시에 주파수 및 위상 오차 보상이 필요하다. 다운 컨버젼 및 위상 오차 보상은 복소 승산부(116)와 수치제어발진기(Numerically controlled oscillator)를 이용하여 동시에 수행하며 주파수와 위상 오차의 추정은 뒤에 이어지는 주파수 오차 검출부(120)에서 이루어진다.
즉, 상기 복소 승산부(116)는 두 가지(upper/Lower side)로 힐버트 변환된 신호를 복소 승산하므로 이를 첨부한 도면 제11도와 제12도로 구분하여 살펴보면 다음과 같다.
먼저, Upper-side 힐버트 변환을 기저대역으로 만들기 위한 복소 승산기는 제11도에 도시된 바와같이, 상기 지연기(114)에서 얻어지는 I신호와 수치제어발진기(127)에서 얻어지는 코사인 및 사인 발진신호(con)(sin)를 승산하는 승산기(116a)(116b)와, 상기 힐버트 변환부(115)에서 얻어지는 upper-side 힐버트 변환된 신호(Q)와 상기 수치제어발진기(127)에서 얻어지는 코사인 및 사인 발진신호(cos)(sin)를 승산하는 승산기(116c)(116d)와, 상기 승산기(116a)의 출력과 상기 승산기(116c)의 출력신호를 가산하여 기저대역 I신호를 출력하는 가산기(116e)와, 상기 승산기(116b)의 출력과 상기 승산기(116d)의 출력을 가산하여 기저대역 Q신호를 출력하는 가산기(116f)로 구성된다.
이러한 구성을 갖는 복소 승산기는, 상기 힐버트 변환부(115)에서 출력된 신호를 복소 form으로 나타내면,
Figure kpo00024
와 같이 나타낼 수 있으며, 주파수 및 위상의 추정치를 각각 ω,θ라 하면, 복소 승산기의 출력은 힐버트 변환 필터의 출력인 복소 신호와 수치제어발진기(127)의 출력의 곱으로 표시되며, Upper-side 힐버트 변환 필터를 사용할 경우,
Figure kpo00025
가 된다.
다음으로, lower-side 힐버트 변환을 기저대역으로 만들기 위한 복소 승산기는 제12도에 도시된 바와같이, 상기 지연기(114)에서 얻어지는 In신호와 수치제어발진기(127)에서 얻어지는 코사인 및 사인 발진신호(con)(sin)를 승산하는 승산기(116g)(116h)와, 상기 힐버트 변환부(115)에서 얻어지는 lower-side 힐버트 변환된 신호(Qn-lower)와 상기 수치제어발진기(127)에서 얻어지는 코사인 및 사인 발진신호(cos)(sin)를 승산하는 승산기(116i)(116j)와, 상기 승산기(116g)의 출력과 상기 승산기(116i)의 출력신호를 가산하여 기저대역 I신호를 출력하는 가산기(116k)와, 상기 승산기(116h)의 출력과 상기 승산기(116j)의 출력을 가산하여 기저대역 Q신호를 출력하는 가산기(116m)로 구성된다.
이러한 구성을 갖는 복소 승산기는, 상기 힐버트 변환부(115)에서 출력된 신호를 복소 form으로 나타내면,
Figure kpo00026
과 같이 나타낼 수 있으며, 주파수 및 위상의 추정치를 각각 ω,θ라 하면, 복소 승산기의 출력은 힐버트 변환 필터의 출력인 복소 신호와 수치제어발진기(127)의 출력의 곱으로 표시되며, Lower-side 힐버트 변환 필터를 사용할 경우,
Figure kpo00027
가 된다.
이러한 과정으로 얻어지는 기저대역 신호I,Q는 멀티-레이트 저역 필터부(117)에서 저역 필터링되는데, 여기서 멀티-레이트 저역 필터부(117)는 기저대역 I신호를 저역 필터링하기 위한 멀티-레이트 저역 필터(118)와, 기저대역 Q신호를 저역 필터링하기 위한 멀티-레이트 저역 필터(119)로 이루어지며, 상기 두개의 멀티-레이트 저역필터부(118)(119)는 그 상세 구성이 동일하다.
첨부한 도면 제13도는 상기 멀티-레이트 저역 필터부(118)(119)의 상세 구성도로서, 4개의 협대역 저역필터(118a-118d)(119a-119d), 입력되는 주파수(10.76MHz)를 2분주하는 분주기(118e)(119e)의 출력 주파수를 다시 2분주하는 분주기(118f)(119f)와, 상기 분주기(118f)(119f)의 출력 주파수를 다시 2분주하는 분주기(118g)(119g)와, 상기 제1 내지 제3 협대역 저역필터(118a-118c)(119a-119c)의 출력을 상기 분주기(118e-118g)(119e-119g)의 출력만큼 지연시켜 출력하는 지연기(118h-118j)(119h-119j)로 구성되었다.
여기서, 하나의 협대역 저역필터(118a 또는 119a)는 입력신호를 상기 주파수(10.76MHz)만큼 지연시키는 지연기(118a-1, 119a-1)와, 상기 지연기(118a-1, 119a-1)의 출력과 승산기(118a-2, 119a-2)의 출력을 가산하는 가산기(118a-3, 119a-3)와, 상기 가산기(118a-3, 119a-3)의 출력과 입력신호를 가산하는 가산기(118a-4, 119a-4)와, 상기 가산기(118a-4, 119a-4)의 출력신호를 지연시키는 지연기(118a-5, 119a-5)로 구성된다.
이러한 구성을 갖는 멀티-레이트 저역 필터부(117)는 전송된 신호(I,Q신호)로부터 pilot 신호만을 추출하는 기능을 한다. 일반적으로, FIR 필터를 사용하며 신호처리 rate 21.52 MHz에서 100kHz 정도의 통과대역을 갖는 저역필터를 구현하기 위해서는 100개 이상의 탭이 필요하다.
그러나 본 발명에서는 같은 계수를 갖는 IIR(Infinite impulse response) 저역필터 4개가 연속으로 연결되어 있는 멀티-레이트 필터를 설계하여 필요한 탭 수를 크게 줄였다. 한 스테이지마다 2배 다운 샘플하여 데시메이션의 효과로 필터의 통과대역 역시 한 스테이지마다, 1/2로 줄어들어 결국 협대역 저역필터를 만들 수 있게된다.
이를 좀 더 구체적으로 설명하면 다음과 같다.
상기 복소 승산부(116)의 출력이 Upper side인 경우,
Figure kpo00028
이므로, 멀티-레이트 저역 필터부의 출력은,
Figure kpo00029
이므로, ωIF1~ω이면 협대역 저역필터로부터 위상 오차를 추정할 수 있다. 즉,
Figure kpo00030
과 같이 나타난다.
여기서, 협대역 필터의 승산기(118a-2 또는 119a-2)에 제공되는 탭 계수 0.75에 해당하는 부분은 제15도와 같이, 지연기(118a-5)(119a-5)의 출력을 두개의 쉬프트기(128)(129)로 오른쪽으로 각각 1비트,2비트 쉬프트 시키고, 그 출력을 가산기(130)로 가산함으로써 곱셈기를 사용하지 않고서도 간단히 구현할 수 있다.
아울러 상기 복소 승산부(116)의 출력이 Lower side인 경우,
Figure kpo00031
이므로, 멀티-레이트 저역 필터부의 출력은,
Figure kpo00032
이므로, ωIF1~ω이면 협대역 저역필터의 Q신호로부터 위상 오차를 추정할 수 있다. 즉,
Figure kpo00033
과 같이 나타난다.
이렇게 얻어지는 위상 오차신호는 주파수 오차 검출부(120)에 입력되어 주파수 오차가 검출된다.
여기서, 주파수 오차 검출부(120)는 상기 멀티-레이트 저역 필터부(117)에서 출력되는 I신호의 부호부를 지연시키는 지연기(121)와, 상기 멀티-레이트 저역 필터부(117)에서 출력되는 Q신호의 부호부를 지연시키는 지연기(122)와, 상기 지연기(121)의 출력신호와 상기 Q신호의 부호부를 배타적 논리합하는 배타적 논리합소자(123)와, 상기 지연기(122)의 출력신호와 상기 I신호의 부호부를 배타적 논리합하는 배타적 논리합소자(124)와, 상기 배타적 논리합소자(123)(124)의 각 출력신호를 가산하여 그 결과치를 주파수 오차 신호로 출력하는 가산기(125)로 구성된다.
여기서, 가산기(125)는 상기 힐버트 변환신호가 Upper-side일 경우 상기 배타적 논리합소자(123)의 출력신호에서 상기 배타적 논리합소자(124)의 출력을 감산하는 가산기(125a)인 것을 특징으로 한다.
또한, 상기 가산기(125)는 상기 힐버트 변환신호가 lower-side일 경우 상기 배타적 논리합소자(124)의 출력에서 상기 배타적 논리합소자(123)의 출력신호를 감산하는 가산기(125b)인 것을 특징으로 한다.
이와 같이 이루어지는 주파수 오차 검출부(120)는, 상기 복소 승산부(116)의 출력신호가 upper-side일 경우에는, 입력되는 위상 오차가
Figure kpo00034
이므로, 주파수 오차로,
Figure kpo00035
를 구하게 된다.
이울러 상기 복소 승산부(116)의 출력신호가 lower-side일 경우에는, 입력되는 위상오차가
Figure kpo00036
이므로, 주파수 오차로,
Figure kpo00037
를 구하게 된다.
Simulation 및 실제 하드웨어 구현 실험결과 2s complement로 표현되는 각각의 신호의 sign 비트만을 취하여 곱셈을 XOR로 대체해도 주파수 오차 추정이 가능함을 확인하였다. 이 경우 정상상태에서 약간의(수 kHz order)주파수 오차가 남게되는데 이 오차는 DPLL을 이용하여 보정할 수 있다. 제16도, 제17도는 위의 방법으로 구현된 주파수 오차 검출기로서, 여기서 m은 지연의 갯수를 의미하며 주파수 오차 검출기의 수렴 속도와 관계가 있다. m이 크면 수렴 속도가 빨라지는 반면 정상상태의 오차가 상대적으로 커지고, m이 작으면 수렴 속도는 느리지만 정상상태의 오차를 작게 할 수 있다.
이렇게 하여 위상 오차와 주파수 오차가 구해지면, 루프 필터부(126)는 이를 이용하여 주파수 오차와 위상 오차를 보상할 수 있는 제어값을 구하게 되고, 그 제어값을 상기 수치제어발진기(127)에 제공하여 주파수 오차와 위상 오차가 보상되도록 한다.
첨부한 도면 제18도는 상기 루프 필터부(126)의 상세 구성도로서, 입력되는 주파수 오차를 쉬프트 시키는 비트 쉬프트기(126a)와, 상기 비트 쉬프트기(126a)의 출력과 지연기(126c)의 출력을 가산하여 상기 지연기(126c)의 입력으로 제공해주는 가산기(126b)와, 상기 가산기(126b)의 출력을 지연시키는 지연기(126c)와, 상기 지연기(126c)의 출력을 래치하는 D플립플롭(126d)과, 상기 입력되는 위상 오차를 쉬프트 시키는 비트 쉬프트기(126e)와, 상기 비트 쉬프트기(126e)의 출력과 지연기(126g)의 출력을 가산하여 상기 지연기(126g)의 입력으로 제공해주는 가산기(126f)와, 상기 가산기(126f)의 출력을 지연시키는 지연기(126g)와, 상기 지연기(126g)의 출력과 상기 입력되는 위상 오차를 가산하는 가산기(126h)와, 상기 가산기(126h)의 출력과 이미 설정된 값중 하나를 선택하여 출력하는 선택기(126i)와, 상기 선택기(126i)의 출력을 비트 쉬프트시키는 비트 쉬프트기(126j)와, 상기 비트 쉬프트기(126j)의 출력과 상기 D플립플롭(126d)의 출력을 가산하여 그 결과치를 주파수 및 위상 보상 신호로 상기 수치제어발진기(127)에 전달해주는 가산기(126k)로 구성된다.
여기서, 제안된 DFPLL의 동작은 초기에 일단 DFLL을 동작시켜 주파수 오차를 보상하고 일정 시간이 흘러 주파수 lock이 걸린 후 DPLL을 동작시켜 잔류 위상 에러 및 주파수 에러를 보상하는 방법을 사용하였다. 또한, 동작중 채널상태의 변화등으로 lock이 풀리는 경우에는 외부 마이크로 프로세서(도면에는 도시하지 않았음)로 부터 start-up 신호를 받아 위의 동작을 반복한다. 여기서 외부 마이크로 프로세서(제7도이 100)와 연결되는 인에이블 신호(ena)를 사용하여 DFLL과 DPLL의 스위칭 동작을 구현하였으며, 루프 필터의 계수들은 모두 bit 쉬프트 연산만으로 구현이 가능하도록 설계하여 H/W의 복잡도를 대폭 줄였다.
제19도는 제14도인 협대역 저역필터의 다른 실시예로서, 이는 입력되는 신호와 승산기(131)의 출력신호를 가산하는 가산기(132)와, 상기 가산기(132)의 출력신호를 지연시키는 지연기(133)와, 상기 지연기(133)의 출력신호와 상기 입력신호를 가산하는 가산기(134)와, 상기 가산기(134)의 출력신호를 지연시키는 지연기(135)와, 상기 지연기(135)의 출력신호와 탭 계수(0.75)를 승산하여 상기 가산기(132)에 입력시키는 승산기(131)로 이루어지며, 이 경우 임펄스 응답은 같지만, 이러한 구성에 의해 더 빠른 속도에서 동작시킬 수 있는 H/W를 만들 수 있는 장점이 있다.
제20도는 전술한 제10도인 힐버트 변환 필터의 다른 실시예로서, 승산부(115d)를 롬(136)으로 대치한 예이다.
이 경우 곱셈기보다 상대적으로 H/W부피가 작은 ROM table을 이용할 수 있으므로 ASIC구현시 유리한 구조가 된다.
이상에서 상술한 바와 같이 본 발명에 의한 디지털 복조기는 고가의 부품인 VCO등을 사용하지 않고 값싼 발진기(Oscillator)를 이용함으로써 경제적으로 잇점이 있다.
또한, 주파수 오차 및 위상 오차를 검출하는 검출기를 곱셈기를 사용하지 않고 디지털 필터와 소수의 디지털 로직회로만을 이용하여 구현함으로써 H/W의 양을 대폭 줄일 수 있으며, 더불어 전(full) 디지털 방식이므로 H/W 및 ASIC 구현시 많은 장점을 갖게되며 신호처리 성능 또한 우수한 잇점이 있다.
본 발명은 힐버트 변환(Hilbert Transform)을 응용한 디지털 복조기를 구현함으로써 고가의 부품인 전압제어발진기(VCO)를 사용하지 않고도 VSB방식의 신호를 복조할 수 있도록 하고, 곱셈기를 사용하지 않는 주파수 및 위상 검출기를 설계하여 하드웨어 및 ASIC구현시 보다 용이하게 회로 설계가 가능토록 한 VSB 디지털 복조기를 제공하고자 한 것이다.

Claims (15)

  1. VSB방식의 수신신호를 복조하는 VSB 복조기에 있어서, VSB방식으로 변조된 입력신호를 지연시키는 지연기(114)와; 상기 VSB방식으로 변조된 실신호를 복소 신호로 변환하는 힐버트 변환부(115)와; 상기 지연기(114) 및 힐버트 변환부(115)에서 각각 출력되는 신호와 수치제어발진기(127)에서 출력되는 발진주파수를 선택적으로 곱셈하는 복소 승산부(116)와; 상기 복소 승산부(116)에서 출력되는 I,Q기저대역 신호를 디지털 저역 필터링하여 직류성분 신호를 출력하는 멀티-레이트 저역 필터부(117)와; 상기 멀티-레이트 저역 필터부(117)에서 출력되는 I,Q 신호를 지연 및 조합하여 주파수 오차를 검출하는 주파수 오차 검출부(120)와; 상기 멀티-레이트 저역 필터부(117)에서 얻어지는 위상 오차와 상기 주파수 오차 검출부(120)에서 출력되는 주파수 오차를 보상토록 하는 제어신호를 발생하여 상기 수치제어발진기(127)를 제어하는 루프 필터부(126)를 포함하여 구성된 것을 특징으로 하는 VSB(Vestigial Side-band) 디지털 복조기.
  2. 제1항에 있어서, 상기 힐버트 변환부(115)는, 입력신호를 다수개의 쉬프트 레지스터로 순차 쉬프트시키는 제1쉬프트 레지스터부(115a)와, 상기 제1쉬프트 레지스터부(115a)의 최종 지연 출력을 다시 다수개의 쉬프트 레지스터로 쉬프트 시키는 제2쉬프트 레지스터부(115b)와, 상기 입력신호와 상기 제1 및 제2쉬프트 레지스터부(115a)(115b)에서 각각 출력된 신호를 선택적으로 가산하는 다수개의 가산기를 구비한 제1가산부(115c)와, 상기 제1가산부(115c)내의 각 가산기에서 출력되는 신호와 설정되는 탭 계수(h0, h2, h4, h6, h8, h10, h12, h14)를 승산하는 다수개의 승산기로 이루어진 승산부(115d)와, 상기 승산부(115d)내의 다수개의 승산기에서 각각 출력되는 신호를 선택적으로 가산하는 다수개의 가산기로 이루어진 제2가산부(115e)로 구성된 것을 특징으로 하는 VSB 디지털 복조기.
  3. 제1항에 있어서, 상기 힐버트 변환부(115)는, 입력신호를 다수개의 쉬프트 레지스터로 순차 쉬프트시키는 제1쉬프트 레지스터부(115a)와, 상기 제1쉬프트 레지스터부(115a)의 최종 지연 출력을 다시 다수개의 쉬프트 레지스터로 쉬프트 시키는 제2쉬프트 레지스터부(115b)와, 상기 입력신호와 상기 제1 및 제2쉬프트 레지스터부(115a)(115b)에서 각각 출력된 신호를 선택적으로 가산하는 다수개의 가산기를 구비한 제1가산부(115c)와, 상기 제1가산부(115c)내의 각 가산기에서 출력되는 신호에 대응하는 기저장된 신호를 출력하는 롬(136)과, 상기 롬(136)에서 출력되는 다수개의 신호를 선택적으로 가산하는 다수개의 가산기로 이루어진 제2가산부(115e)로 구성된 것을 특징으로 하는 VSB 디지털 복조기.
  4. 제1항에 있어서, 상기 복소 승산부(116)는, 상기 힐버트 변환부(115)에서 출력되는 복소 신호가 upper-side 복소신호일 경우 그 신호를 기저대역 신호로 만드는 제1복소 승산기와, 상기 힐버트 변환부(115)에서 출력되는 복소 신호가 lower-side 복소신호일 경우 그 신호를 기저대역 신호로 만드는 제2복소 승산기로 구성된 것을 특징으로 하는 VSB 디지털 복조기.
  5. 제4항에 있어서, 상기 제1복소 승산기는, 입력되는 In신호와 수치제어발진기(127)에서 얻어지는 코사인 및 사인 신호를 각각 승산하는 승산기(116a)(116b)와, 상기 힐버트 변환부(115)에서 얻어지는 upper-side 힐버트 변환된 신호(Qn-upper)와 상기 수치제어발진기(127)에서 얻어지는 코사인 및 사인신호를 승산하는 승산기(116c)(116d)와, 상기 승산기(116a)의 출력과 상기 승산기(116c)의 출력신호를 가산하여 기저대역 I신호를 출력하는 가산기(116e)와, 상기 승산기(116b)의 출력과 상기 승산기(116d)의 출력을 가산하여 기저대역 Q신호를 출력하는 가산기(116f)로 구성된 것을 특징으로 하는 VSB 디지털 복조기.
  6. 제4항에 있어서, 상기 제2복소 승산기는, 입력되는 In신호와 수치제어발진기(127)에서 얻어지는 코사인 및 사인 신호(cos)(sin)를 승산하는 승산기(116g)(116h)와, 상기 힐버트 변환부(115)에서 얻어지는 lower-side 힐버트 변환된 신호(Qn-lower)와 상기 수치제어발진기(127)에서 얻어지는 코사인 및 사인신호(cos)(sin)를 승산하는 승산기(116i)(116j)와, 상기 승산기(116g)의 출력과 상기 승산기(116i)의 출력신호를 가산하여 기저대역 I신호를 출력하는 가산기(116k)와, 상기 승산기(116h)의 출력과 상기 승산기(116j)의 출력을 가산하여 기저대역 Q신호를 출력하는 가산기(116m)로 구성된 것을 특징으로 하는 VSB 디지털 복조기.
  7. 제1항에 있어서, 상기 멀티-레이트 저역 필터부(117)는, 기저대역 I신호를 저역 필터링하기 위한 멀티-레이트 저역 필터(118)와, 기저대역 Q신호를 저역 필터링하기 위한 멀티-레이트 저역 필터(119)로 구성된 것을 특징으로 하는 VSB 디지털 복조기.
  8. 제7항에 있어서, 상기 멀티-레이트 저역 필터(118)는, 4개의 협대역 IIR 저역필터(118a-118d)와, 입력되는 주파수(10.76MHz)를 2분주하는 분주기(118e)와, 그 분주기(118e)의 출력 주파수를 다시 2분주하는 분주기(118f)와, 상기 분주기(118f)의 출력 주파수를 다시 2분주하는 분주기(118g)와, 상기 제1 내지 제3 협대역 저역필터(118a-118c)의 출력을 상기 분주기(118e-118g)의 출력만큼 지연시켜 출력하는 지연기(118h-118j)로 구성된 것을 특징으로 하는 VSB 디지털 복조기.
  9. 제8항에 있어서, 상기 하나의 협대역 IIR 저역필터(118a)는 입력신호를 한클럭 만큼 지연시키는 지연기(118a-1)와, 상기 지연기(118a-1)의 출력과 승산기(118a-2)의 출력을 가산하는 가산기(118a-3)와, 상기 가산기(118a-3)의 출력과 입력 신호를 가산하는 가산기(118a-4)와, 상기 가산기(118a-4)의 출력신호를 지연시키는 지연기(118a-5)로 구성된 것을 특징으로 하는 VSB 디지털 복조기.
  10. 제7항에 있어서, 상기 멀티-레이트 저역 필터(119)는, 4개의 협대역 IIR 저역필터(119a-119d)와, 입력되는 주파수(10.76MHz)를 2분주하는 분주기(119e)와, 그 분주기(119e)의 출력 주파수를 다시 2분주하는 분주기(119f)와, 상기 분주기(119f)의 출력 주파수를 다시 2분주하는 분주기(119g)와, 상기 제1 내지 제3 협대역 저역필터(119a-119c)의 출력을 상기 분주기(119e-119g)의 출력만큼 지연시켜 출력하는 지연기(119h-119j)로 구성된 것을 특징으로 하는 VSB 디지털 복조기.
  11. 제10항에 있어서, 상기 하나의 협대역 IIR 저역필터(119a)는 입력신호를 상기 한 클럭만큼 지연시키는 지연기(119a-1)와, 상기 지연기(119a-1)의 출력과 승산기(119a-2)의 출력을 가산하는 가산기(119a-3)와, 상기 가산기(119a-3)의 출력과 입력신호를 가산하는 가산기(119a-4)와, 상기 가산기(119a-4)의 출력신호를 지연시키는 지연기(119a-5)로 구성된 것을 특징으로 하는 VSB 디지털 복조기.
  12. 제1항에 있어서, 상기 주파수 오차 검출부(120)는, 상기 멀티-레이트 저역 필터부(117)에서 출력되는 직류성분 I신호의 부호부를 지연시키는 지연기(121)와, 상기 멀티-레이트 저역 필터부(117)에서 출력되는 직류성분 신호의 부호부를 지연시키는 지연기(122)와, 상기 지연기(121)의 출력신호와 상기 직류성분 Q신호의 부호부를 배타적 논리합하는 배타적 논리합소자(123)와, 상기 지연기(122)의 출력신호와 상기 직류성분 I신호의 부호부를 배타적 논리합하는 배타적 논리합소자(124)와, 상기 배타적 논리합소자(123)(124)의 각 출력신호를 가산하여 그 결과치를 주파수 오차 신호로 출력하는 가산기(125)로 구성된 것을 특징으로 하는 VSB 디지털 복조기.
  13. 제12항에 있어서, 상기 가산기(125)는 입력되는 기저대역 신호가 upper-side신호일 경우 상기 배타적 논리합소자(123)의 출력신호에서 상기 배타적 논리합소자(124)의 출력신호를 감산하는 것을 특징으로 하는 VSB 디지털 복조기.
  14. 제12항에 있어서, 상기 가산기(125)는 입력되는 기저대역 신호가 lower-side신호일 경우 상기 배타적 논리합소자(124)의 출력신호에서 상기 배타적 논리합소자(123)의 출력신호를 감산하는 것을 특징으로 하는 VSB 디지털 복조기.
  15. 제1항에 있어서, 상기 루프 필터부(126)는, 입력되는 주파수 오차를 쉬프트 시키는 비트 쉬프트기(126a)와, 상기 비트 쉬프트기(126a)의 출력과 지연기(126c)의 출력을 가산하여 상기 지연기(126c)의 입력으로 제공해주는 가산기(126b)와, 상기 가산기(126b)의 출력을 지연시키는 지연기(126c)와, 상기 지연기(126c)의 출력을 래치하는 D플립플롭(126d)과, 상기 입력되는 위상 오차를 쉬프트 시키는 비트 쉬프트기(126e)와, 상기 비트 쉬프트기(126e)의 출력과 지연기(126g)의 출력을 가산하여 상기 지연기(126g)의 입력으로 제공해주는 가산기(126f)와, 상기 가산기(126f)의 출력을 지연시키는 지연기(126g)와, 상기 지연기(126g)의 출력과 상기 입력되는 위상 오차를 가산하는 가산기(126h)와, 상기 가산기(126h)의 출력과 이미 설정된 값중 하나를 선택하여 출력하는 선택기(126i)와, 상기 선택기(126i)의 출력을 비트 쉬프트시키는 비트 쉬프트기(126j)와, 상기 비트 쉬프트기(126j)의 출력과 상기 D플립플롭(126d)의 출력을 가산하여 그 결과치를 주파수 및 위상 보상 신호로 상기 수치제어발진기(127)에 전달해주는 가산기(126k)로 구성된 것을 특징으로 하는 VSB 디지털 복조기.
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