CN103441759A - 一种鉴频鉴相器 - Google Patents

Abstract

本发明涉及电子电路技术，具体的说是涉及一种用于二分法校准延迟线的鉴频鉴相器结构。本发明所述的其特征在于，包括相位检测模块、停止鉴相标志位产生模块、相位超前或滞后标志位产生模块；相位检测模块对输入的待鉴相信号进行处理，输出相位差信号到停止鉴相标志位产生模块；停止鉴相标志位产生模块输出停止鉴相脉冲信号；相位超前或滞后标志位产生模块用于产生一个标志位。本发明的有益效果为，充分利用了相位差信号来保证鉴相过程能正常结束以及利用超前或滞后输出标志位来控制延迟线的延时长度，保证系统所需要的延时输出，从而实现数字脉宽调制器的高线性度指标。本发明尤其适用于鉴频鉴相器。

Description

一种鉴频鉴相器

技术领域

本发明涉及电子电路技术，具体的说是涉及一种用于二分法校准延迟线的鉴频鉴相器结构。

背景技术

延迟线电路广泛应用于多相位信号产生电路中，众所周知，延迟线的延时特性受工艺偏差的影响较大，而非线性单调的延迟线结构将导致电路系统出现预想不到的问题，比如在数字直流开关电源中，低线性度的混合型数字脉宽调制器(HDPWM)将导致环路产生极限环现象，使最终输出不稳定。所以得到一个单调，线性的延迟线电路结构就成了研究的重点。

目前较普遍的方法就是利用延迟锁相环(DLL)来校准使整条延迟线的延时长度等于一个时钟周期，但该结构忽视了对构成延迟线结构中每个延迟单元的校准，只有保证了每个延迟单元的延时相等才能保证该款DPWM具有很高的线性度。

附图1所示为带二分校准算法的延迟线电路结构，由二分校准算法电路I1，鉴频鉴相器电路I2和延迟线电路I3三部分组成。参考信号clk输入I3产生多相位的信号，并根据二分校准算法的步骤选取适合的信号clk_a和clk_b输入I2进行鉴相，I2的输出updn和stop用于控制I1的输出控制码code，该输出信号反馈回I3，校准I3使其达到所要求的总延时长度及延迟线性度等指标。二分校准算法工作原理如下：第一步，先进行整条延时线的校准，保证整条延时线的延时时间满足指标要求；第二步，将整条延时线D0，D1，......DN-1，DN从中间断开，分别向两条延时线的起始端D0和D(N+1)/2输入标准时钟信号clk，然后再将输出信号D(n-1)/2和Dn采样至数字PFD进行鉴相，通过调节寄存器模块中的值来保证两条延时线的延时差在误差允许范围之内。第三步，按照上述原理保证D0，D1，……D14，D(N-1)/2这部分延时线的延时时间二分，依次类推，直到Dk与Dk+1间的延时差在误差允许范围之内为止。在该方法中涉及到使用鉴频鉴相器（PFD）来鉴定两部分延迟线延时长度相等的问题以及系统何时跳转到下一校准阶段的问题，以上两个问题成为了该算法能否成功实施的关键。故本发明就旨在设计一款新型的PFD来解决以上问题。

发明内容

本发明所要解决的技术问题，就是针对上述问题，提供一种鉴频鉴相器，其特征在于，包括相位检测模块、停止鉴相标志位产生模块、相位超前或滞后标志位产生模块；所述相位检测模块的第一输入端连接第一路待鉴相信号、第二输入端连接第二路待鉴相信号、第三输入端连接复位信号、第一输出端连接停止鉴相标志位产生模块的输入端、第二输出端和第三输出端连接相位超前或滞后标志位产生模块的输入端；其中，相位检测模块对输入的第一路待鉴相信号和第二路待鉴相信号进行处理，第一输出端输出两路待鉴相信号的相位差信号到停止鉴相标志位产生模块；停止鉴相标志位产生模块输出停止鉴相脉冲信号，所述停止鉴相脉冲信号用于校准算法当前的步数，具体方法为对停止鉴相脉冲信号进行计数；相位超前或滞后标志位产生模块用于产生一个标志位，所述标志位用于表示输入的第一路待鉴相信号和第二路待鉴相信号的信号相位之间的关系。

本发明总的技术方案，通过将第一路待鉴相信号clk_a和第二路待鉴相信号clk_b送给相位检测模块，该相位检测模块采用传统的鉴频鉴相器结构，包括两个触发器，一个与非门，一个延迟模块以及一个异或门等标准逻辑单元，与非门的输出信号经过一个延迟模块后用于触发器复位，该延迟模块为一连串延迟线串连而成，异或门产生的相位差信号p送给停止鉴相标志位产生模块进行处理，再由停止鉴相标志位产生模块输出停止鉴相脉冲信号stop，产生stop信号的机制是让相位差信号p分别通过两条延时长度不同的延时模块，再以经过较短延时的信号作为D触发器的时钟输入端。经过较长延时的信号作为D触发器的数据输入端，该D触发器为下降沿触发，Qn输出端就能得到一个信号，该信号即为stop信号。通过对stop信号进行计数可以确定校准算法处于第几步，这样就能有条不紊的实现二分算法校准的每一步。同时，相位超前或滞后标志位产生模块用于产生一个标志位，该标志位用来表示输入的两个被检测的信号相位之间的关系。updn=“1”，clk_a相位超前clk_b，即clk_b相位滞后于clk_a；updn=“0”，clk_a相位滞后于clk_b，即clk_b相位超前于clk_a。updn信号将被反馈回二分校准算法模块用于控制其中的双向计数器组模块的计数方向。

具体的，所述相位检测模块包括第一触发器、第二触发器、第一与非门、异或门和第一延迟单元，所述停止鉴相标志位产生模块包括第二延迟单元、第一反相器、与门、第二反向器、第三触发器和游标结构单元，所述相位超前或滞后标志位产生模块包括第二与非门、第三与非门、第四与非门和第五与非门；

第一触发器和第二触发器均为包括两个复位端的正边沿触发器，第一触发器和第二触发器的数据输入端均接高电平、第一复位端均接外部复位信号、第二复位端相连接，第一触发器的时钟输入端接第一路待鉴相信号，第二触发器的时钟输入端接第二路待鉴相信号；

第一触发器和第二触发器的输出端分别接第一与非门的两个输入端和异或门的两个输入端，第一与非门的输出端连接第一延迟单元的输出端，第一延迟单元的输出端连接第一触发器和第二触发器的第二复位端；

异或门的输出端连接游标结构单元的输入端和第三触发器的时钟输入端，游标结构单元的输出端连接第三触发器的数据输入端，第三触发器为下降沿带复位清零端的触发器；

第三触发器的输出端连接第二延迟单元的输入端和与门的一个输入端，第二延迟单元的输出端连接第一反相器的输入端，第一反相器的输出端连接与门的另一个输入端，与门的输出端连接第二反向器的输入端并输出停止鉴相脉冲信号，第二反向器的输出端连接第三触发器的复位端；

第一触发器的输出端连接第二与非门的一个输入端，第二触发器的输出端连接第四与非门的一个输入端，第二与非门的输出端连接第三与非门的一个输入端和第四与非门的另一个输入端，第四与非门的输出端连接第五与非门的一个输入端和第二与非门的另一个输入端，第五与非门的输出端连接第三与非门的另一个输入端，第三与非门的输出端连接第五与非门的另一个输入端并输出停止鉴相脉冲信号。

本发明的有益效果为，较传统鉴相器而言，充分利用了相位差信号来保证鉴相过程能正常结束以及利用超前或滞后输出标志位来控制延迟线的延时长度，保证延迟线在受到工艺偏差及工作环境影响时依然能得到系统所需要的延时输出，从而实现数字脉宽调制器的高线性度指标。

附图说明

图1为带二分校准算法的延迟线电路结构；

图2为本发明的鉴频鉴相器结构示意图；

图3为本发明的定时图；

图4为系统处于跳转临界点时的定时图；

图5为游标结构的鉴相结束判定器结构示意图。

具体实施方式

下面结合附图，详细描述本发明的技术方案：

如图2所示，相位检测模块由第一触发器U0，第二触发器U1，第一与门U2，第一延迟单元U3，异或门U4五个逻辑单元组成。第一触发器U0和第二触发器U1都是带RN和SN复位端的正边沿触发器，第一触发器U0和第二触发器U1的数据输入端D均接高电平，SN端均接到RST端，其中RST为全局复位信号且低电平有效。之所以将RST跟SN端连在一起是为了在电路刚开始工作时赋予触发器一个初值，不然触发器输出容易出现不定态从而影响与之相连的其它电路也不稳定，最终使电路无法正常工作。第一触发器U0和第二触发器U1的RN端连在一起，该端用于复位。第一触发器U0的时钟输入端接入第一路待鉴相信号clk_a，第一路待鉴相信号clk_a表示被鉴相信号中其中一个信号，第二触发器U1的时钟输入端接入第二路待鉴相信号clk_b，第二路待鉴相信号clk_b表示被鉴相的另外一个信号。第一与门U2为一个二输入与非门逻辑，其输入为第一触发器U0和第二触发器U1的输出信号net0和net1，输出信号为net2，net2信号再经过第一延迟单元U3延迟一段时间后得到net3信号，net3信号被送到第一触发器U0和第二触发器U1的RN复位端用于将net0和net1的值同时置零。第一延迟单元U3的功能为：经第一延迟单元U3延迟后得到的信号net3用于对第一触发器U0和第二触发器U1进行复位，触发器的复位信号必须保持一段时间有效才能使触发器成功复位，反之，若复位信号持续时间太短就不能使触发器成功复位。

如图3所示，当第一路待鉴相信号clk_a相位超前于第二路待鉴相信号clk_b时，net2的下降沿与net1的上升沿对齐，上升沿与net0和net1的下降沿对齐，net2信号是net0和net1信号经过与非门得到的，故net2跟net0和net1的值有关，如果将net2信号作为触发器的RN复位信号，则net2信号由高电平跳到低电平时会引起net0和net1同时发生变化，net0和net1的变化又会反馈回来影响net2的变化，故造成复位信号的不稳定，如此往复就会形成恶性循环使电路不稳定，所以需将net0和net1与非后得到的信号经过一个延迟模块U3来让触发器有足够的复位时间，故U3的延时长度就决定了复位信号持续的时间长度，因为U3涉及到了标准延迟单元，该单元受工艺偏差也很大，所以在设计延迟模块的延时长度时要以最坏情况来设计，假如标准延迟单元的工艺偏差是±50%，则采用-50%的值来设计，因为这里的复位时间宜长不宜短。第二，较长的复位时间还可以屏蔽外部输入信号第一路待鉴相信号clk_a，第二路待鉴相信号clk_b发生突变时带来的影响，在用二分算法进行校准的过程中会出现多个鉴相阶段的情况，当上一个鉴相阶段完成后跳转到下一个鉴相阶段时，第一路待鉴相信号clk_a和第二路待鉴相信号clk_b信号将发生突变，所以假如复位信号持续时间较短就会导致错误鉴相的情况。

鉴相阶段边界情况下的定时图如附图4所示，当系统恒定处于一个鉴相阶段时，各个结点的信号输出正常，如第一路待鉴相信号clk_a的第一周期①，第二周期②脉冲对应的结点输出，当相位差信号p的脉冲宽度在误差允许范围之内时，系统就会跳转到下一个鉴相阶段，此时第一路待鉴相信号clk_a和第二路待鉴相信号clk_b会发生突变，则其它结点就会出现异常，如图5中第一路待鉴相信号clk_a的第三周期③，第四周期④沿对应的波形所示，当第一路待鉴相信号clk_a出现如第四周期④所示的上升沿时，第二路待鉴相信号clk_b并未出现对应的上升沿，所以此时鉴相器捕获到的是第一路待鉴相信号clk_a的第四周期④上升沿和第二路待鉴相信号clk_b的第四周期④上升沿，对应输出的相位差p如p波形的第四周期④所示，这其实是一种误鉴相，与实际情况是不相符的，实际情况应该是让第一路待鉴相信号clk_a的第五周期⑤和第二路待鉴相信号clk_b的第四周期④进行鉴相。所以在本发明中通过延长延迟模块U3的时间来使电路出现误鉴相后能回到正常的情况。如图4中第一路待鉴相信号clk_a的第六周期⑥和第二路待鉴相信号clk_b对应的波形所示，可以看出在出现误鉴相后到达鉴相器第一路待鉴相信号clk_a端的脉冲第五周期⑤并没有被相位检测模块的触发器第一触发器U0捕获，因为当此时第一路待鉴相信号clk_a上升沿到达时，第一触发器U0的复位信号RN仍保持在低电平有效，这就导致了第一路待鉴相信号clk_a的第五周期⑤被屏蔽了，到第一路待鉴相信号clk_a第六周期⑥到达的时候就能正常的和第二路待鉴相信号clk_b的第五周期⑤发生鉴相行为，如此就不会连续出现前面的误鉴相情况。如附图4中P的第三周期③所示，当相位差p的脉冲宽度在系统可容忍的误差范围之内时，本发明认定输入信号第一路待鉴相信号clk_a和第二路待鉴相信号clk_b二者的相位差相等，即输出stop脉冲信号，该脉冲信号促使系统跳转到下一个鉴相阶段。

如图2所示，停止鉴相标志位输出模块包含第二延迟单元U9，与门U10，第一反相器U11，第二反相器U12，游标结构单元U13，第三触发器U14。相位差p信号作为游标结构单元U13的输入，游标结构单元U13的输出net4接第三触发器U14的数据输入端D，相位差信号p接触发器的时钟输出端CKN，第三触发器U14的QN输出端接第二延迟单元U9的输入端，第二延迟单元U9的输出端接第一反相器U11的输入，第一反相器U11的输入接与门U10的其中一个输入端，与门U10的另外一个输入端与第三触发器U14的QN端直接相连，与门U10的输出即为停止鉴相标志位stop信号，同时，与门U10的输出接入第二反相器U12的输入端，第二反相器U12的输出端接第三触发器U14的RN复位端。如图2所示，游标结构单元U13和第三触发器U14共同组成了一个可以判断相位差p的脉冲宽度是否在误差允许范围之内的判定器。

结束判定器的工作原理如附图5所示，相位差信号p有path1和path2两个流向，path1为由一串缓冲器组成的延迟链，作用是用来确定系统允许的最小相位差，假设每个buf的延迟时间为Δτ，m个buf的延时长度为mΔτ，则说明系统允许的相位误差就为mΔτ。p经path1后得到信号s1，经path2后得到信号s2，s2接触发器的CKN端，s1接触发器的数据输入端D，该触发器是下降沿触发的，所以当s2的下降沿来临时，若检测到s1的值为“0”，则net5的输出为“1”，若检测到s1的值为“1”，则net5的输出为“0”。本发明恰好利用了该触发器的这种特性，将p信号经过两条不同路径得到两个不同相位的脉冲信号s1,s2，若p信号的脉冲宽度t_pulse小于mΔτ，则p信号经path1后的信号s1的上升沿将滞后于s2信号的下降沿，则此时当s2下降沿来临时，检测到s1的值为“0”，net5的输出就为“1”，说明clk_a和clk_b的相位差在系统允许的最小误差范围内，系统跳出该阶段鉴相，跳到下一个鉴相阶段；若p信号的脉冲宽度大于mΔτ,则p信号经path1后的信号s1的上升沿将超前于s2信号的下降沿，此时当s2下降沿来临时，检测到s1的值为“1”，net5的输出就为“0”，说明clk_a和clk_b的相位差大于系统允许的误差，则继续对延迟单元进行校准，直到p信号的脉宽小于mΔτ，附图2中stop信号出现脉冲为止。在本发明中选用下降沿触发器的原因是触发器要被触发则其时钟信号的脉宽必须要大于工艺要求的最小脉宽，即p的脉宽必须要大于工艺要求的最小脉宽，但电路实际工作时会产生脉宽很窄的p信号，这时该信号就无法让触发器第二触发器U14正常工作，因为p信号低电平持续的时间往往都很长，若采用p信号的下降沿来触发将降低器件对高电平脉冲宽度的要求，故采用下降沿触发的触发器是一个不错的选择。另外，这里p信号是直接接在CKN端，并没有经过缓冲器再连接到CKN端，原因也是因为p的脉宽太小会被缓冲器淹没掉，故不利于系统正常工作，至于path1中的缓冲器淹没p的情况将不会影响到电路的正常工作。

如图2所示，第二延迟单元U9，与门U10，第一反相器U11组成了一个脉冲产生器，该结构的作用是用于防止电路发生死锁无法跳转到下一鉴相阶段的情况。在本发明中，net5信号也有两条路径流向，路径1是通过第二延迟单元U9和第一反相器U11连到与门U10的其中一个输入端，路径2是不经过任何逻辑器件直接连在与门U10的另一个输入端。假设某一时刻相位差信号p的脉宽t_pulse<mΔτ,则stop从低电平变成高电平，电路跳转到下一个鉴相阶段，clk_a和clk_b发生突变，突变后的clk_a和clk_b恰好也出现相位差t_pulse<mΔτ的情况，若没有脉冲产生器模块，则stop信号将一直维持在高电平，直接导致电路无法跳转到下一鉴相阶段而发生死锁现象。

如附图2所示，第二与非门U5、第三与非门U6，第五与非门U7，第四与非门U8构成了一个双锁存器结构，该双锁存器是由4个两输入与非门交叉耦合形成，第二与非门U5的输入为net0和net7，输出为net6；第四与非门U8的输入为net1和net6，输出为net7；第三与非门U6的输入为net6和net8，输出为updn；第五与非门U7的输入为net7和updn，输出为net8。按照上述方式连接第二与非门U5、第三与非门U6，第五与非门U7，第四与非门U8就能得到一个双锁存器结构，该结构的功能是判断鉴相器输入信号clk_a和clk_b之间的相位关系，当clk_a相位超前clk_b时，updn输出“1”；当clk_a相位滞后clk_b时，updn输出为“0”。

综上所述，本发明提出的鉴频鉴相器结构能快速准确的检测出待鉴相信号的相位关系，除了能输出相位超前或滞后标志位外还能输出停止鉴相标志位，同时该结构还能使电路准确无误的跳转到下一个鉴相阶段，在针对需要多次鉴相，且有不同鉴相阶段的电路系统中有很好的应用价值。

Claims (2)

1.一种鉴频鉴相器，其特征在于，包括相位检测模块、停止鉴相标志位产生模块、相位超前或滞后标志位产生模块；所述相位检测模块的第一输入端连接第一路待鉴相信号、第二输入端连接第二路待鉴相信号、第三输入端连接复位信号、第一输出端连接停止鉴相标志位产生模块的输入端、第二输出端和第三输出端连接相位超前或滞后标志位产生模块的输入端；其中，相位检测模块对输入的第一路待鉴相信号和第二路待鉴相信号进行处理，第一输出端输出两路待鉴相信号的相位差信号到停止鉴相标志位产生模块；停止鉴相标志位产生模块输出停止鉴相脉冲信号，所述停止鉴相脉冲信号用于校准算法当前的步数，具体方法为对停止鉴相脉冲信号进行计数；相位超前或滞后标志位产生模块用于产生一个标志位，所述标志位用于表示输入的第一路待鉴相信号和第二路待鉴相信号的信号相位之间的关系。

2.根据权利要求1所述的一种鉴频鉴相器，其特征在于，所述相位检测模块包括第一触发器、第二触发器、第一与非门、异或门和第一延迟单元，所述停止鉴相标志位产生模块包括第二延迟单元、第一反相器、与门、第二反向器、第三触发器和游标结构单元，所述相位超前或滞后标志位产生模块包括第二与非门、第三与非门、第四与非门和第五与非门；

第一触发器和第二触发器均为包括两个复位端的正边沿触发器，第一触发器和第二触发器的数据输入端均接高电平、第一复位端均接外部复位信号、第二复位端相连接，第一触发器的时钟输入端接第一路待鉴相信号，第二触发器的时钟输入端接第二路待鉴相信号；

第一触发器和第二触发器的输出端分别接第一与非门的两个输入端和异或门的两个输入端，第一与非门的输出端连接第一延迟单元的输出端，第一延迟单元的输出端连接第一触发器和第二触发器的第二复位端；

异或门的输出端连接游标结构单元的输入端和第三触发器的时钟输入端，游标结构单元的输出端连接第三触发器的数据输入端，第三触发器为下降沿带复位清零端的触发器；

第三触发器的输出端连接第二延迟单元的输入端和与门的一个输入端，第二延迟单元的输出端连接第一反相器的输入端，第一反相器的输出端连接与门的另一个输入端，与门的输出端连接第二反向器的输入端并输出停止鉴相脉冲信号，第二反向器的输出端连接第三触发器的复位端；

第一触发器的输出端连接第二与非门的一个输入端，第二触发器的输出端连接第四与非门的一个输入端，第二与非门的输出端连接第三与非门的一个输入端和第四与非门的另一个输入端，第四与非门的输出端连接第五与非门的一个输入端和第二与非门的另一个输入端，第五与非门的输出端连接第三与非门的另一个输入端，第三与非门的输出端连接第五与非门的另一个输入端并输出停止鉴相脉冲信号。

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