CN106571813B - 全新设计的边沿式高阻型数字鉴相器 - Google Patents

Abstract

基于发明名称为《标准化设计高阻型数字鉴相器的结构原理方案》设计方案中的规定，实现了边沿式高阻型数字鉴相器的全新设计，覆盖了现有边沿式高阻型数字鉴相器所有定义。现有边沿式高阻型数字鉴相器定义规定的：《处在“0”态的WrWc=↑1(0)，或者处在“1”态的WrWc=1(0)↑时鉴相器输出为PDo=高阻态》的所有形成方式都已实现。除此之外，无论WrWc=10还是WrWc=01转换为WrWc=00时，只要存在着上升边沿信号即WrWc=10(01)，本发明的边沿式高阻型数字鉴相器内部电路就会形成一个有效的复位信号，从而通过启动复位实现鉴相器回归到初态，符合本发明的设计规定设计目标。

Description

全新设计的边沿式高阻型数字鉴相器

技术领域

本发明涉及到一种边沿式高阻型数字鉴相器（以下简称为边沿式鉴相器）的全新设计方法，设计方式采用了专利申请号为201510 6449019 的《标准化设计高阻型数字鉴相器的结构原理方案》中规定的设计方法。本发明所涉及的电路形式不仅适合于通用型数字或模拟IC芯片组建数字鉴相器，更适合应用于集成化电路设计的边沿式鉴相器电路中。

背景技术

现有高阻型数字鉴相器仅有一种形式，其中之一型号为为图1 所示IC 的74 HC4046边沿式鉴相器，分析其输入输出信号间关系可以归纳出工作定义为如下：

a 初态

每一次复位后鉴相器都回归到初态这一常态，标志为WrWc=--(QrQc=ll)， 鉴相器输出PDo=高阻态。其中-为任意码，以下同。

b. D触发器的工作特征

输入信号Wr 与Wc各自独立地接入到上升边沿触发式D触发器的时钟端，处在初态即Q= "0"码的D触发器一旦有上升边沿触发信号，触发器输出为Q= "l"码。这种输出状态保持到复位条件形成为止，复位后触发器输出再次回归到Q= "0"码；即Q= "l"码是过渡态不是常态。

c 触发器输出 Q= "l"码时的最短时间至少有形成复位信号输出所需最短时间即图1 中与非门的一个周期的工作时间，与D触发器复位所需一个工作时间的之和。

d. 鉴相器输出状态取决于二个D触发器输出的QrQc码值。定义初态QrQc= ll(WrWc= --)时 PDo=高阻态；有相位检出即边沿有效触发时如果QrQc= 0l(WrWc= ↑ -)则PDo= "H" 态， 如果QrQc= l0(WrWc= -↑)则PDo= "L"态；相位检出结束的标志是QrQc= 00这一过度状态， 规定为PDo=高阻态。

或者，现有边沿式鉴相器的状态迁移图可以归纳为图2 所示：无论Wc还是Wr 都是单边方向有效，在任意“态”下只要同步信号到达，都回归到高阻态。

发明内容

本发明的设计思想是将处在非高阻态下的鉴相器输入端，只要有输入信号的上升边沿存在鉴相器都回归到高阻态，这种全新设计方案的边沿式鉴相器状态迁移图为图3，电路方框图为图4，具体实现形式的电路为图5各图示。

附图说明

图1 是摘录自该芯片厂商的数据手册，型号为 74HC4046 的边沿式鉴相器内部电路结构图。

图2 为74HC4046的边沿式高阻型数字鉴相器的状态迁移图。

图3为本发明的边沿式高阻型数字鉴相器的状态迁移图。

图4 是本发明的边沿式鉴相器的电路方框图。

图5是根据图4 的方框图具体实现的电路图。

图6是根据图5电路图中复位信号d形成关系的时序示意图。

图7 是二种边沿式鉴相器的输入输出波形仿真图。

现有边沿式鉴相器在工作时序中存在着的问题

现有边沿式鉴相器在工作至少存在着二个问题，为如下：

a 同步（上升边沿）信号的处理方法

鉴相器中采用了从输入到输出二个独立的信号处理变换通道，图2 所示的同步信号处理结果仅仅只是理想化的形式。由于器件的频率特性、冗余器件数的增加、二个场效应管开关各侧的器件数不对等性及延迟时间的差异性，同步输出形态在一定的时间宽度内具有不确定性，包括呈现出并不符合定义所规定的输入输出信号间关系，甚至有可能出现Vcc与GND 经由二个场效应管开关都导通时的现象，其结果是鉴相器输出存在着瞬间其实际有效输出电平更易接近于GND而不是该时刻高阻态所对应的输出电平上。

b 初相的随机性导致初期有效反应时间滞后现象产生的随机性

初相是指锁相环的初始状态往往是单端而不是双端有输入信号， 尽管如频率合成器中看似双端输入总是存在，但是上电时还是存在着有一个输入信号首先启动的不确定性与随机性。另一输入信号在即有工作的输入信号处在何一相位时刻启动，这一有二个输入信号时的初始相位差具有不确定性与随机性。

以Wc输入信号单端存在的情况为例作说明，尽管Wc上升边沿信号不断地重复有效存在，鉴相器输出状态始终维持在"0"态不变，直至Wr输入信号加入鉴相器后上升边沿到达才会回归至高阻态。结果只有二个Wr的上升边沿先于Wc边沿到达时鉴相器输出才会进入"1 "态，这就产生了一个问题是锁相环建环初期有效反应时间的随机性课题。

设计思想

本发明引入了专利申请号为2015106449019 的《标准化设计高阻型数字鉴相器的结构原理方案》中的设计观念，针对现有边沿式鉴相器工作模式中存在的缺陷或者风险，形成相应处理解决的技术从而实现了有效处理，记：

a 改现有边沿式鉴相器的复位信号形成方式由D触发器输出端信号为输入信号直接经过一个门电路过滤后的形成方式，缩短了复位启动时间，即缩小了锁相环锁定工作状态下鉴相器输出窄脉冲的最短时间宽度；

b 改现有边沿式鉴相器检出相位差的输出控制为二个不同信号方式为同一信号即来源于Wr信号一路的方式，减小甚至消除了鉴相器输出状态不确定性的发生几率；

c 改现有边沿式鉴相器高阻态输出的控制方式由独立二路方式为一路即对任一输出信号的上升边沿检出的方式，简化了经由路径，消除了鉴相器高阻输出状态不确定性的发生几率；

d 改现有边沿式鉴相器的固定输出接口电路方式为适应多种输出接口电路的方式；

e 改现有边沿式鉴相器非高阻态下单边输入信号的上升边沿有效方式为双边输入信号的上升边沿都有效的方式，即改变了锁相环环路工作时所产生的“跳周现象”处理方式，有效处理了锁相环路工作中的常有问题。

需要说明的是，图3中本发明边沿式鉴相器的状态迁移图内含有了图2状态迁移图中所示现有边沿式鉴相器的功能定义，即在本发明的边沿式鉴相器中继续有效，只是鉴相器对处在"1 "态下发生Wc边沿信号先于Wr到达，或者处在"0"态下发生Wr边沿信号先于Wc到达的处置方式上不同：现有边沿式鉴相器是保持在原态不动，本发明边沿式鉴相器是回归到初态即高阻态。而发生上述状况是锁相环工作在非常规状态下的特例：

a 初态，即鉴相器单边有输入信号。现有边沿式鉴相器处在一个非高阻态下稳定不变，本发明边沿式鉴相器是同样的状态与高阻态不断地重复跳转。但是尽管发生了跳转，在实际锁相环应用中的LF输出电平是与处在同样工作模式中的现有边沿式鉴相器组环的LF输出电平相同，并未发生改变如果继续只有单边有输入信号。改变的是如果另一输入信号加入，现有边沿式鉴相器只有发生在原有输入信号边沿信号有效之前，有二个连续新加入输入信号的边沿信号有效鉴相器才会输出一个翻转的输出脉冲。对于本发明边沿式鉴相器取代现有边沿式鉴相器的同一锁相环电路，存在着鉴相器的输出状态处在高阻态的1/2发生概率。如果处在高阻态下的鉴相器，一旦新加入输入信号的边沿先于即有输入信号的边沿有效，即刻鉴相器输出一个翻转的输出脉冲。由此，提高了锁相环的工作效率。

VCO 的动态范围设计不当所造成的一种现象。

以一个跟踪型锁相环路为例，目标信号输入端为Wr, VCO 回馈信号输入端为Wc,采用正阻型VCO。如果跟踪的目标信号频率超出 VCO 的动态范围，将 VCO 控制电压调整到高阻态输出电平为Vcc时 VCO 输出信号的频率仍未高于目标信号频率，则可能发生Wr的二个边沿先于Wc的边沿到达，这种工作状态属于异常的锁相环工作方式。

c 时滞型 VCO 由于时滞过长所造成的一种现象。

这种 VCO 的动态范围虽然在锁相环的同步工作范围之内，但是由于时滞时间过长即使高阻态输出电平到了供电位置时的发生时刻 VCO 工作频率仍然未到达跟踪的目标信号频率，这种状态类似于在"VCO的动态范围设计不当所造成的一种现象”中发生的现象。

d 处在正常工作状态中的锁相环可能形成的一种“跳周”现象。

发生这种“跳周”方式现象的锁相环也并非常见的锁相环路类型中，一般初始相位差发生较大相差较大的情况下才有可能产生的一种现象。只是在这种情况下显示出本发明边沿式鉴相器工作效率的欠缺。

具体实施方式

图4中各个标号的器件说明如下。

a 标识为1,9的边沿检出：对输入信号的边沿例上升边沿作出检出，检出到边沿时输出端Q为"1 "。复位端R=l时作复位功能，输出端Q置位于"0", Q_端为Q端的反相输出端。

b 标识为2 的SI:二选一模拟开关，开关的可选二个接入端口分别固化接到供电电源接续端，开关控端a="1"时则开关共端即输出端接通Vcc端， a="0"时则开关共端接通GND端。

c 标识为3的S2: 单向模拟开关，二个端口分别作为开关的输入与输出端。 开关控端= "1"时开关断开，a="0"时开关接通。

d 标识为8的S2: 单向数字开关，二个端口分别作为开关的输入与输出端。 开关控端 a= "1"时开关断开， a="0"时开关接通。

e 标识为4的高电平检出：其功能同标识为6的数字乘法器。

f 标识为6的X: 数字乘法器，二个输入信号同为"1 "时输出为"1", 其他情况则为"0" 。

g 标识为5,7的＋： 数字加法器，二个输入信号同为"0"时输出为"0",其他情况则为 " 1 " 。

h 标识为10 的延迟反相： 对输入信号作延迟与反相作用。

1 标识为11 的延延迟：对输入信号作延迟作用，延迟时间略大于延迟反相中的延迟时间。

图5 是根据图4的方框图具体实现的电路图，图中各个标号的器件说明如下。

a. D2、 D3是二个D触发器，对应于图4方框图中的标识为1(配D2) 、9(配D3)的“边沿检出”。

b. D1 是一个二选一数字模拟开关，例型号为74hc4053的IC;对应于图4方框图中的标识为2,3的二个模拟开关，这是一个示例性的输出接口电路。

c. Ul 是一个与门，对应于图 4 方框图中的“高电平检出”，其作用是如果二个输入信号同为"H"时输出"H", 否则输出为"L", 完成形成复位信号二个条件的功能：一是二个输入信号为上升边沿同步的， 二是上升边沿前后到达的二个输入信号同处于为"H"状态。

d. U2、 U4为或门，对应于图4方框图中的标识为5(配U2) 、7(配U4)的"+"。 U2的作用是只要复位有效信号存在即送出， U4 的作用是二个鉴相器输入信号中只要含有上升边沿信息的"H"信号存在即送出一个含有该上升边沿信息的"H"信号，如果二个鉴相器输入信号都处在"L"状态下则U4的输出回归至常态的"L"状态。

e. U3 为三输入的与门，对应于图 4 方框图中的标识为 8 的单向数字开关、与为 6 的“×”数字乘法器的二个功能。其作用是只要连续有二个上升边沿的输入信号到达送出复位有效信号。

f. U5 为最终是反相器功能的组合，对应于图 4 方框图中的标识为 10 的“延迟反相”，延迟时间的长度是确保 U3 正常工作的一个工作周期。

g. U6 为最终是同相器功能的组合，对应于图 4 方框图中的标识为 11 的“延迟”，延迟时间的长度需略大于 U5 的延迟时间即可。

本发明边沿式鉴相器复位后鉴相器输出为高阻态，实现方式为图 4 所示本发明边沿式鉴相器的电路方框图 ( 以下简称为方框图 ) 中标识 9“边沿检出”反相输出端的输出，复位后该输出值为“H”态值。该输出作为单向模拟开关 S2 的控端信号，如果为“H”态值则该开关断开。具体实现的电路图即图 5 所示本发明边沿式鉴相器的内部电路图 ( 以下简称为电路图 ) 中 D3 的 Q输出为“H”，作为 D1 的 INH 信号作用下该二选一模拟开关输出被屏蔽，即实现了鉴相器输出为高阻态。而复位信号的形成方式有以下三种形式：

a. 二个输入信号的边沿(0 ↑ 1 信号形式 )同步到达，方框图中标识号 4 的“高电平检出”即电路图中 U1 检出到边沿信号，并经由方框图中标识为 5 的数字加法器即电路图中 U2送出一个复位信号。

b. 其中任一输入信号的边沿到达，并且信号维持在“H”电位期间另一输入信号的边沿也到达，同前一 a 条中相同 U2 也送出一个复位信号。

c. 其中任一输入信号的边沿到达并回归到“L”电位 (0 ↑ 10 信号形式 )，继续有任一输入信号的边沿 (0 ↑ 1 信号形式 ) 到达，方框图中标识为 7 的“数字加法器”即电路图中 U4 分别前后检出到二个边沿信号后经过方框图中标识为 9 的“边沿检出”即电路图中D3、方框图中标识为 10 的“延迟反相”即电路图中 U5、方框图中标识为 11 的“延迟”即电路图中 U6、方框图中标识为 6 的“数字乘法器”与方框图中标识为 8 的“单向数字开关”即电路图中 U3 的处理，经由 U2 送出一个复位信号，这一过程中复位信号的形成过程如图 6 中复位信号形成关系时序示意图所示。

d. 标识为 11 的“延迟”的作用是复位后的 D3 输出 Q=0，U3 的数字开关处于断开状态，输出为一个常态的“0”。当第一个输入信号的边沿到达后，D3 输出 Q=1，U6 的延迟作用延迟一个时间保持 U3 的数字开关继续断开，确保这一边沿信号作用期间 U3 保持断开。延迟一个时间后作为 U3 数字开关的一个控端信号的 U6 输出，开放数字开关的控制权直至复位有效启动后。

e. 标识为 10 的“延迟反相”的作用是 U4 的输出维持在“L”时 U5 的输出为“H”，作为 U3 数字开关的一个控端信号容许开关导通。当第二个边沿信号到达后，U6 输出保持不变继续维持数字开关的控制权为开放状态 ；U5 的输出维持“H”一个延迟时间从而保证数字开关闭合，从而数字开关输出一个第二个边沿信号到达的“H”信号经由 U2 送出一个复位信号。

现在对本发明的边沿式高阻型数字鉴相器其工作原理说明如下：

a. 初态 ( 复位后 )

初态时 WrWc=00，D2 的 Q 端输出为“0”态，D2 的 Q端输出为“1”。由于 INH=1，鉴相器的输出被屏蔽即呈现高阻态。所以，符合定义 ：WrWc=00 时 PDo= 高阻态。

b. 处在初态下的一个输入信号上升边沿到达

例如，当 Wr 的上升边沿信号单独到达后，滤到上升边沿信号的 U4 送出一个上升边沿信号，则 D3 的 Q 端输出从初态时的“0”态切换到“1”态，延迟开放 U3 的复位信号形成的控制权。D3 的 Q端输出从初态时的“1”态切换到“0”态，则 INH=0，鉴相器的输出处于导通状态。

由于 D2 在上升边沿信号的作用下，其输出从“0”态切换到“1”态，标识为 2 的二选一开关输出端接 Vcc，所以鉴相器的输出为 Vcc，符合定义 ：WrWc= ↑ 0 时 PDo=1(H)态。相反地，当Wc 的上升边沿信号单独到达后，由于 U4 滤到了上升边沿信号则前记的 D3工作状态变化继续有效。但是，未有上升边沿信号作用的 D2 保持在初态不变，标识为 2的二选一开关输出端接 GND，所以鉴相器的输出为 GND，符合定义 ：WrWc=0 ↑时 PDo=0(L)态。

c. 处在非初态下的一个输入信号上升边沿到达

处在非初态下的鉴相器输入端，例如 WrWc=10 下 Wc 的上升边沿信号到达即为WrWc=11时，或者 WrWc=01 下 Wr 的上升边沿信号到达即为 WrWc=11 时 ；由于 WrWc=11则 U1 检出到高电平，相应输出一个有效的复位信号。

同样状态下，例如 WrWc=10 转换为 WrWc=00 下 Wc 的上升边沿信号到达即为WrWc=01 时，或者 WrWc=01 转换为 WrWc=00 下 Wr 的上升边沿信号到达即为 WrWc=10时；滤到上升边沿信号的 U4 送出一个上升边沿信号。由于 D3 的 Q 端输出已经处在“1”态并未作改变，但是该输出状态决定着已经开放了 U3的复位信号形成的控制权；在 U5的延迟作用下形成了一个滞后下降边沿信号的时间窗口期仍然维持着 U5 对 U3 的复位信号形成控制权维持开放的状态，则 U4 送出一个上升边沿信号，该上升边沿信号最终通过U3 输出一个有效的复位信号。

以上，现有边沿式鉴相器定义规定的：《处在“0”态的 WrWc= ↑ 1(0)，或者处在“1”态的 WrWc=1(0) ↑时鉴相器输出为 PDo= 高阻态》的所有形成方式都已实现。除此之外，无论 WrWc=10 还是 WrWc=01 转换为 WrWc=00 时，只要存在着上升边沿信号即 WrWc=10(01)，只要滤到上升边沿信号的 U4 送出一个上升边沿信号，就会形成一个有效的复位信号，从而通过启动复位实现鉴相器回归到初态，符合本发明的设计规定即图 3 所示的状态迁移图中设计目标。

d. 处在任意态下输入信号的上升边沿同时到达

无论鉴相器是处于何种状态，当输入信号 Wr 与 Wc 的上升边沿同时到达时，由于WrWc=11 则 U1 检出到高电平，相应输出一个有效的复位信号，从而通过启动复位实现鉴相器回归到初态。

验证说明

首先作为一个名词的解释，测试法是指二个串联电阻其二端分别接鉴相器供电电源的二端，其中点接鉴相器的输出 ( 端 )PDo 并作为测试电路的输出端，这就是测试法下鉴相器输出端的连接方法。

图 6 为二种边沿式鉴相器的输入输出波形仿真结果，假设 Wr 加入前有偶数个Wc边沿有效。

a. 初态 (a 区域 )

现有边沿式鉴相器的输出始终停留在“0”态，而本发明边沿式鉴相器的输出处在高阻态与“0”态不断切换的过程中，尽管实际应用中本发明边沿式鉴相器的输出电平维持在GND 不变。如果奇数个 Wc 边沿有效则处在“0”态，如果偶数个 Wc 边沿有效则处在高阻态，本发明边沿式鉴相器下的输出在测试法下为原输入信号的 2 分频信号。

b. 调整态 (b 至 d 间区域，实线所标识的时刻为 Wr 加入时刻 )

处在高阻态的本发明边沿式鉴相器在 Wr 边沿的作用下输出马上切换到“1”态，即以最快的反应速度调高 VCO 输出频率来降低输入信号间的频差。本例中假设关系是固定二个输入信号频率不变，由于 Wr 频率大于 Wc 频率，即会产生 Wc 边沿来到之前有连续第二个 Wr 边沿出现的现象，根据定义相位比较器输出从“1”态切换到高阻态。结果产生了与实际状态要求不符“1”态向高阻态切换的过程，即发生了一次跳周现象，相关的信息点在图上标注着绿色粗线。但是，现实中产生这种现象的可能性是较低的，除非时滞型 VCO。更多的是由于VCO 输出频率的调高，出现在一个 Wr 信号周期内出现二个 Wc 信号而不是相反过程。

从图中可以发现现有边沿式鉴相器始终停留在高阻态与“0”态不断切换过程中，但是在实际应用中是继续维持输出电平为 GND 不变这一进程。这一进程的结束只有前述的连续第二个 Wr 边沿出现为止，需要说明的是这里的 Wr 有着完全不同的意义，由于鉴相器输出电平一直维持在 GND 不变，所以连续第二个 Wr 边沿在实际应用中肯定会出现的。但是在本发明边沿式鉴相器中，由于高阻态与“1”态切换过程的出现，鉴相器输出电平处在提高的进程中。所以，随着 Wc 的频率不断提高，这一连续第二个 Wr 边沿出现的现象不一定会出现的。

综合以上内容，基于专利申请号为2015106449019的《标准化设计高阻型数字鉴相器的结构原理方案》设计方法中的规定，可以实现边沿式高阻型数字鉴相器的全新设计开发工作的。

Claims (1)

1.一种边沿式高阻型数字鉴相器，设置鉴相器的Wr、Wc二个输入端口、输出端口，包括：两个D触发器，二选一数字模拟开关，与门，两个或门，三输入与门，延迟反相，延迟；其特征在于，两个D触发器D端接Vcc端，输入端口Wr连接第一D触发器时钟输入端，Wr、Wc二个输入端口同时连接与门、第一或门的输入端，检出Wr、Wc二个输入信号状态一是上升边沿同步的，二是上升边沿前后到达的二个输入信号处于同为“H”状态的与门输出端连接第二或门第一输入端，检出Wr、Wc二个输入中任一输入上升边沿有效状态的第一或门输出端同时连接三输入与门第一输入端、延迟反相输入端、第二D触发器时钟输入端，延迟反相输出端连接三输入与门第三输入端，第二D触发器正相输出端连接延迟输入端，延迟输出端连接三输入与门第二输入端，检出Wr、Wc二个输入上升边沿非同步状态下鉴相器相位误差的三输入与门输出端连接第二或门第二输入端，第二或门输出端连接两个D触发器的复位端，二选一数字模拟开关的a端连接第一D触发器正相输出端、INH端连接第二D触发器反相输出端、“1”端接Vcc端、“0”端接GND端、“COM”端连接鉴相器输出端口。

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