KR101718857B1 - 높은 지터 내성 및 빠른 위상 로킹을 갖는 클록 및 데이터 복원 - Google Patents

높은 지터 내성 및 빠른 위상 로킹을 갖는 클록 및 데이터 복원 Download PDF

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Abstract

복원된 데이터를 생성하기 위해, 데이터 입력 신호와 클록 위상 신호들 간의 타이밍 관계를 결정하고 결정된 타이밍 관계를 이용하여 데이터 입력 신호를 샘플링하는데 이용할 클록 위상 신호들 중 하나를 선택하도록, 데이터 입력 신호로 복수의 클록 위상 신호들을 샘플링하는, 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 시스템들 및 방법들이 개시된다. CDR은 데이터 입력 신호 상의 큰 순간적인 지터에 의해 야기될 수 있는 클록 출력 신호 상의 글리치들을 억제하도록 글리치 억제 모듈을 포함할 수 있다. 이 방법들을 이용하는 클록 및 데이터 복원 회로(CDR)는, 새로운 데이터 입력 신호에 대해 빠르게 로킹할 수 있고, 데이터 입력 신호 상의 큰 순간적인 타이밍 지터가 존재할 때, 데이터를 신뢰 가능하게 수신할 수 있다.

Description

높은 지터 내성 및 빠른 위상 로킹을 갖는 클록 및 데이터 복원{CLOCK AND DATA RECOVERY WITH HIGH JITTER TOLERANCE AND FAST PHASE LOCKING}
[0001] 본 발명은 전자 회로들에 관한 것으로서, 보다 구체적으로는, 높은 지터 내성(jitter tolerance) 및 빠른 위상 로킹(phase locking)을 갖는 클록 및 데이터 복원 회로에 관한 것이다.
[0002] 전자 시스템들에서 고속 직렬 통신 링크들의 이용은 계속 증가한다. 고속 직렬 통신 링크들은 USB(Universal Serial Bus), HDMI(High-Definition Multimedia Interface), SATA(Serial Advanced Technology Attachment), 및 PCIe(Peripheral Component Interconnect Express) 인터페이스들과 같은 다양한 표준들에 따라 동작할 수 있다. 클록 및 데이터 복원 회로(CDR)는 직렬 통신 링크로부터 데이터를 복원하고 데이터의 타이밍을 시그널링하는 클록을 복원하는데 이용된다.
[0003] 일부 시스템들, 예를 들어, USB에서, 직렬 데이터는 큰 순간적인 타이밍 지터를 가질 수 있다. 이전의 CDR들은 일부 지터 컨디션들에서 에러들(예를 들어, 복원된 데이터가 올바르지 않음)을 생성할 수 있다. 이전의 CDR들은 또한 입력 데이터에 대한 느린 초기 로킹을 표출할 수 있다. 일부 이전의 CDR들은 타이밍 지터를 핸들링하기 위한 일환으로 복잡한 회로를 포함한다.
[0004] 일 양상에서, 클록 위상 신호들을 이용하여 직렬 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 회로가 제공되며, 데이터 입력 신호는 데이터의 직렬 스트림을 포함하고, 클록 위상 신호들은 데이터 입력 신호의 데이터 레이트와 대략 매칭하는 주파수로 오실레이팅하고, 그리고 클록 위상 신호들은 위상 면에서 균등하게 이격된다. 회로는 데이터 입력 신호의 에지들 상에서 클록 위상 신호들의 값들을 샘플링하도록 구성된 위상 샘플러 모듈; 데이터 입력 신호와 클록 위상 신호들 간의 타이밍 관계를 결정하기 위해 클록 위상 신호들의 샘플링된 값들을 평가하도록 구성된 위상 조정 모듈; 위상 조정 모듈에 의해 결정된 데이터 입력 신호와 클록 위상 신호들 간의 타이밍 관계에 기초하여 클록 위상 신호들을 이용하여 클록 출력 신호를 생성하도록 구성된 위상 선택 모듈; 및 클록 출력 신호의 에지들 상에서 데이터 입력 신호를 샘플링함으로써 데이터 출력 신호를 생성하도록 구성된 데이터 샘플러를 포함한다.
[0005] 일 양상에서, 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 방법이 제공된다. 이 방법은 데이터 입력 신호의 에지들 상에서 클록 위상 신호들의 값들을 샘플링하는 단계; 데이터 입력 신호와 클록 위상 신호들 간의 타이밍 관계를 결정하기 위해 클록 위상 신호들의 샘플링된 값들을 평가하는 단계; 데이터 입력 신호와 클록 위상 신호들 간의 결정된 타이밍 관계에 기초하여 클록 위상 신호들을 이용하여 클록 출력 신호를 생성하는 단계; 및 데이터 출력 신호를 생성하도록 클록 출력 신호의 에지들 상에서 데이터 입력 신호를 샘플링하는 단계를 포함한다.
[0006] 일 양상에서, 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 장치가 제공된다. 장치는 데이터 입력 신호의 에지들 상에서 클록 위상 신호들의 값들을 샘플링하기 위한 수단; 데이터 입력 신호와 클록 위상 신호들 간의 타이밍 관계를 결정하기 위해 클록 위상 신호들의 샘플링된 값들을 평가하기 위한 수단; 데이터 입력 신호와 클록 위상 신호들 간의 결정된 타이밍 관계에 기초하여 클록 위상 신호들을 이용하여 클록 출력 신호를 생성하기 위한 수단; 및 데이터 출력 신호를 생성하도록 클록 출력 신호의 에지들 상에서 데이터 입력 신호를 샘플링하기 위한 수단을 포함한다.
[0007] 본 발명의 다른 특징들 및 이점들은 예로서 본 발명의 양상들을 예시하는 다음의 설명으로부터 자명해져야 한다.
[0008] 그 구조 및 동작 둘 다에 관한 본 발명의 세부사항들은 유사한 참조 번호들이 유사한 부분들을 지칭하는 첨부 도면들을 검토함으로써 부분적으로 습득될 수 있다.
[0009] 도 1은 클록 및 데이터 복원 회로의 기능 블록도이다.
[0010] 도 2는 현재 개시된 실시예에 따라 클록 및 데이터 복원 회로의 기능 블록도이다.
[0011] 도 3은 도 2의 클록 및 데이터 복원 회로의 동작을 예시하는 파형도이다.
[0012] 도 4는 현재 개시된 실시예에 따라 다른 클록 및 데이터 복원 회로의 기능 블록도이다.
[0013] 도 5는 도 4의 클록 및 데이터 복원 회로의 동작을 예시하는 파형도이다.
[0014] 도 6은 현재 개시된 실시예에 따라 다른 클록 및 데이터 복원 회로의 기능 블록도이다.
[0015] 도 7은 현재 개시된 실시예에 따라 다른 클록 및 데이터 복원 회로의 개략도이다.
[0016] 도 8은 현재 개시된 실시예에 따라 펄스 생성기 모듈의 개략도이다.
[0017] 도 9는 도 7의 클록 및 데이터 복원 회로의 동작을 예시하는 파형도이다.
[0018] 도 10은 현재 개시된 실시예에 따라 클록 및 데이터 복원을 위한 프로세스의 흐름도이다.
[0019] 첨부 도면들과 관련하여 아래에서 기술되는 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 여기서 설명되는 개념들이 실시될 수 있는 유일한 구성들만을 나타내도록 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공하기 위해 특정한 세부사항들을 포함한다. 그러나 이러한 개념들이 이들 특정한 세부사항들 없이 실시될 수 있다는 것이 당업자들에게 명백하게 될 것이다. 일부 경우들에서, 잘 알려진 구조들 및 컴포넌트들은 그러한 개념들을 모호하게 하는 것을 방지하기 위해 단순화된 형태로 도시된다.
[0020] 도 1은 클록 및 데이터 복원 회로(CDR)의 기능 블록도이다. CDR은 데이터 입력 신호(데이터 입력)를 수신한다. 데이터 입력 신호는 데이터의 직렬 스트림을 포함한다. 데이터의 직렬 스트림의 각각의 비트는 비트 시간으로서 지칭될 수 있는 시간 인터벌에 걸쳐있다. CDR은 데이터 출력 신호(데이터 출력)를 생성하고 데이터의 타이밍을 표시하는 클록 출력 신호(클록 출력)를 생성하도록 입력으로부터의 데이터를 복원하게 동작한다.
[0021] CDR은 제 1 샘플러(71) 및 제 2 샘플러(72)를 포함한다. 제 1 샘플러(71)는 CDR로부터의 데이터 출력을 공급한다. 제 1 샘플러(71) 및 제 2 샘플러(72)로부터의 출력들은 데이터 입력 신호로부터 타이밍을 복원하는데 이용된다. 제 1 샘플러(71)는 데이터 클록 신호(CLKd)의 상승 에지들 상에서 데이터 입력 신호를 샘플링하고 샘플링된 값을 표시하는 출력을 생성한다. 제 2 샘플러(72)는 타이밍 클록 신호(CLKt)의 상승 에지들 상에서 데이터 입력 신호를 샘플링하고 샘플링된 값을 표시하는 출력을 생성한다. 타이밍 클록 신호(CLKt)는, 제 1 샘플러(71) 및 제 2 샘플러(72)의 샘플링 시간들이 클록 기간의 1/2만큼 오프셋되도록 데이터 클록 신호(CLKd)의 보수이다. 데이터 입력 신호 및 CDR의 다른 신호들은 차동 신호들일 수 있다.
[0022] 타이밍 복원 모듈(75)은 상이한 클록 위상들에서 샘플링되는 제 1 샘플러(71)의 출력 및 제 2 샘플러(72)의 출력을 수신한다. 타이밍 복원 모듈(75)은 전압 제어 오실레이터(VCO)(76)의 주파수를 제어하기 위해 예를 들어, 알렉산더(Alexander) 위상 검출기에 기초하여 샘플러들의 출력들을 이용한다. VCO(76)는 타이밍 복원 모듈(75)로부터의 제어에 기초하여 데이터 클록 신호(CLKd) 및 타이밍 클록 신호(CLKt)를 공급한다. 타이밍 복원 모듈(75)은, 데이터 클록 신호(CLKd)가 비트 시간들의 중심 근처에 있도록 클록 신호들의 타이밍을 조정하기 위해 VCO(76)를 제어한다. 도 1의 CDR은 일부 지터 컨디션들에서 에러들(예를 들어, 복원된 데이터가 올바르지 않음)을 생성할 수 있다. 부가적으로, 도 1의 CDR은 입력 데이터에 대한 느린 초기 로킹(slow initial locking)을 표출할 수 있다.
[0023] 도 2는 현재 개시된 실시예에 따라 클록 및 데이터 복원 회로(CDR)의 기능 블록도이다. CDR은 높은 지터 내성 및 빠른 위상 로킹을 제공할 수 있다.
[0024] CDR은 데이터의 직렬 스트림을 전달하는 데이터 입력 신호(데이터 입력)를 수신한다. 직렬 스트림에서 데이터의 각각의 비트는 비트 시간으로서 지칭되는 시간 기속기간에 걸쳐있다. 각각의 비트 시간의 지속기간은 공칭적으로 데이터 레이트의 역이다. 그러나 개별 비트 시간의 시간 지속기간은 예를 들어, 타이밍 지터로 인해 변동될 수 있다. CDR은 데이터 입력 신호로부터 복원된 데이터를 시그널링하는 데이터 출력 신호(데이터 출력) 및 데이터 출력 신호의 타이밍을 시그널링하는 클록 출력 신호(클록 출력)를 생성한다.
[0025] CDR은 복수의 클록 위상 신호들(클록 위상들)을 수신한다. 클록 위상 신호들은 동일한 주파수에서 오실레이팅하지만 위상면에서 분리된다. 예를 들어, 클록 기간의 1/8만큼 이격되는 8개의 클록 위상 신호들이 있을 수 있다. 다수의 실시예들에서, 상보적인 클록 위상 신호들의 쌍들을 갖는 짝수 개의 클록 위상 신호들이 존재한다. 클록 위상 신호들은 예를 들어, 위상-로킹 루프(PLL)에 의해 공급될 수 있다. 클록 위상 신호들이 위상면에서 균등하게 이격되는 것으로 고려될 수 있지만, 예를 들어, 클록 위상 신호들을 생성하는 회로의 미스매치들로 인해 상대적 위상들에서의 변동이 있을 수 있다.
[0026] 클록 위상 신호들의 주파수는 데이터 입력 신호의 데이터 레이트에 대응한다. 클록 주파수는 데이터 레이트에 대해 로킹될 수 있거나, 또는 데이터 입력 신호의 데이터 레이트와 대략 매칭하는 독립적인 소스로부터 비롯될 수 있다. 예를 들어, 클록 위상 신호들은 공칭적으로 데이터 레이트와 매칭하는 주파수를 갖는 기준 오실레이터로부터 생성될 수 있다. CDR은, 클록 위상 신호들의 주파수 및 데이터 입력 신호의 데이터 레이트가 많은 양만큼(예를 들어, 1%) 차이가 날 때조차도 데이터 및 클록을 복원할 수 있다.
[0027] CDR은 데이터 입력 신호의 천이들(transitions) 상에서 클록 위상 신호들의 값들을 샘플링하는 위상 샘플러 모듈(220)을 포함한다. 이는 클록 신호의 천이들 상에서 데이터 신호를 샘플링하는, 도 1에서 예시된 바와 같은 보다 일반적인 상황에 대조적이다. 클록 위상 신호들의 값들은 데이터 입력 신호의 상승 에지들, 하강 에지들, 또는 상승 및 하강 양자의 에지들 둘 모두 상에서 샘플링될 수 있다. 신호 에지들은 천이들로서 또한 지칭될 수 있고; 예를 들어, 상승 에지는 상승 천이 또는 로우 레벨로부터 하이 레벨로의 천이로서 또한 지칭될 수 있다. 위상 샘플러 모듈(220)은 예를 들어, 클록 위상 신호들 각각에 대한 위상 샘플러를 포함할 수 있다. 대안적으로, 위상 샘플러 모듈(220)은 상보적인 클록 위상 신호들의 쌍들에 대한 위상 샘플러를 포함할 수 있다. 클록 위상 신호들의 샘플링된 값들은 위상 조정 모듈(260)에 공급된다.
[0028] 위상 조정 모듈(260)은 데이터 입력 신호와 클록 위상 신호들 간의 타이밍 관계를 결정하기 위해 클록 위상 신호들의 샘플링된 값들을 평가한다. 위상 조정 모듈(260)은 클록 출력 신호를 생성하는데 있어 이용하기 위해 위상 선택 모듈(280)에 타이밍 관계를 시그널링한다.
[0029] 위상 선택 모듈(280)은 데이터 입력 신호와 클록 위상 신호들 간의 타이밍 관계에 기초하여 클록 위상 신호들을 이용하여 클록 출력 신호를 생성한다. 데이터 입력 신호와 클록 위상 신호들 간의 타이밍 관계는 클록 기간에서 데이터 입력 신호가 천이하는 경우로서 고려될 수 있다.
[0030] 위상 선택 모듈(280)은 데이터 입력 신호와 클록 위상 신호들 간의 타이밍 관계를 표시하는, 위상 조정 모듈(260)로부터 수신된 제어에 기초하여 클록 위상 신호들 중에서 선택함으로써 클록 위상 신호들을 생성할 수 있다. 대안적으로, 위상 선택 모듈(280)은 클록 출력 신호의 상승 천이들에 타이밍 맞추도록 클록 위상 신호들 중 하나 및 클록 출력 신호들의 하강 천이들에 타이밍 맞추도록 클록 위상 신호들 중 다른 하나를 이용하여 클록 출력 신호를 생성할 수 있다. 대안적으로, 위상 선택 모듈(280)은 클록 위상 신호들의 논리 조합을 형성함으로써 클록 출력 신호를 생성할 수 있다. 클록 출력 신호는 클록 위상 신호들의 듀티 사이클과 상이한 듀티 사이클을 가질 수 있다.
[0031] 데이터 샘플러 모듈(210)은 데이터 출력 신호를 생성하도록 클록 출력 신호의 상승 에지들 상에서 데이터 입력 신호를 샘플링한다. 클록 출력 신호의 다른 에지들이 또한 이용될 수 있다. 데이터 샘플러 모듈(210)을 트리거하는 클록 출력 신호의 에지는 리딩 에지로서 지칭될 수 있다. 데이터 샘플러 모듈(210)은 예를 들어, 데이터 입력 신호를 샘플링하도록 감지 증폭기 기반 플립-플롭을 이용할 수 있다.
[0032] 위상 조정 모듈(260)은, 예를 들어, 데이터 샘플러 모듈(210)이 비트 시간들의 중간점 근처에서 데이터 입력 신호를 샘플링하도록 클록 출력 신호의 타이밍을 제어할 수 있다. 위상 조정 모듈(260)은 예를 들어, 클릭 기간에서, 데이터 입력 신호가 천이하는 곳을 결정하고 추후에 클록 기간의 1/2인 클록 위상을 선택할 수 있다. 위상 조정 모듈(260)은 대안적으로, 클록 기간에서, 데이터 입력 신호가 천이할 때와 클록 출력 신호의 타이밍 간의 다른 오프셋들을 이용할 수 있다. 예를 들어, 더 큰 오프셋은 데이터 입력 신호가 (예를 들어, 신호 라우팅으로 인해) R-C 필터를 통과할 때 개선된 성능을 제공할 수 있다.
[0033] 클록 위상 신호들의 샘플링된 값들은 1들의 시퀀스 및 0들의 시퀀스를 포함할 것이다. 예를 들어, CDR이 8개의 위상들을 이용하고, 클록 위상 신호들이 제 1 및 제 2 클록 위상 신호들의 상승 간에 샘플링될 때, 샘플링된 값들은 제 1 내지 제 8 클록 위상 신호들에 대응하는 1, 0, 0, 0, 0, 1, 1, 1가 될 것이다. 위상 조정 모듈(260)은 데이터 입력 신호와 클록 위상 신호들 간의 타이밍 관계를 결정하기 위해 클록 위상 신호들의 샘플링된 값들에서 연속적인 1-0 또는 0-1 값들을 로케이팅할 수 있다.
[0034] 위상 조정 모듈(260)은 데이터 입력 신호의 각각의 에지 이전에 상승할 클록 위상 신호들의 마지막을 결정하기 위해 클록 위상 신호들의 샘플링된 값들을 평가함으로써 클록 기간에서 데이터 입력 신호가 천이하는 경우를 결정할 수 있다. 위상 선택 모듈(280)은 그 후 클록 출력 신호를 생성할 수 있어서, (데이터 샘플러 모듈(210)을 트리거하는) 그의 리딩 에지는 데이터 입력 신호의 각각의 에지 이전에 상승할 클록 위상 신호들의 마지막으로부터 오프셋되게 된다. 데이터 입력 신호의 에지 이전에 상승할 클록 위상 신호들의 마지막으로부터 클록 출력 신호의 리딩 에지의 오프셋은 예를 들어, 클록 기간의 1/2일 수 있다. 클록 기간의 1/2의 오프셋을 이용하는 것은 데이터 샘플러 모듈(210)이 비트 시간의 중간 근처에서 데이터 입력 신호를 샘플링하게 하는데, 그 이유는 클록 기간의 1/2은 비트 시간의 1/2과 동일하거나 대략 동일하고 데이터 입력 신호의 에지 이전에 상승할 클록 위상 신호들의 마지막이 비트 시간의 에지 근처에 있기 때문이다. 다른 오프셋들은 또한 예를 들어, 데이터 입력 신호의 파형 특성에 기초하여 이용될 수 있다. 유사하게, 위상 조정 모듈(260)은 데이터 입력 신호의 각각의 에지 이전에 하강할 클록 위상 신호들의 마지막을 결정하기 위해 클록 위상 신호들의 샘플링된 값들을 평가함으로써 클록 기간에서 데이터 입력 신호가 천이하는 곳을 결정할 수 있으며, 위상 선택 모듈(280)은, 그의 리딩 에지가 데이터 입력 신호의 에지 이전에 하강할 클록 위상 신호들의 마지막으로부터 (데이터 입력 신호의 에지 이전에 상승할 클록 위상 신호들의 마지막을 이용할 때와 상이한 양만큼) 오프셋되도록 클록 출력 신호를 생성한다.
[0035] 도 2의 CDR은 거의 순간적으로 데이터 입력 신호로부터 위상을 복원할 수 있다. 예를 들어, 데이터 입력 신호의 에지에 의해 샘플링된 클록 위상 신호들의 값들은 동일한 클록 기간 내에 또는 몇 개의 클록 기간들 내에 클록 출력 신호를 생성하는데 이용될 수 있다. 클록 출력 신호의 타이밍을 빠르게 변화시키는 CDR의 능력은 CDR이 새로운 데이터 입력 신호에 대해 빠르게 로킹하도록 허용하고, 데이터 입력 신호 상에 큰 순간적인 타이밍 지터가 존재할 때 CDR이 데이터를 신뢰 가능하게 수신하도록 허용한다.
[0036] 도 2의 CDR의 모듈들은 다수의 상이한 방식으로 구현될 수 있다. 실시예에서, CDR은 CMOS(complementary metal oxide semiconductor) 집적 회로에서 구현된다. 부가적으로, 모듈들 중 일부, 예를 들어, 위상 조정 모듈(260) 및 위상 선택 모듈(280)은 결합될 수 있다.
[0037] 도 3은 도 2의 CDR의 동작을 예시하는 파형도이다. 예시적인 파형들은 8개의 클록 위상들을 갖는 CDR에 대한 것이다. 따라서, 클록 위상 신호들(클록 위상 0-7)은 클록 기간의 1/8만큼 위상 면에서 순차적으로 오프셋된다. 클록 기간은, 명명 관습에 의해, 제 1 클록 위상 신호(클록 위상 0)의 상승 에지로 시작한다. 예시 명확성을 위해, 파형들은 클록 기간에 비해 작은 회로 지연들에 대해 예시되지만, 도 2의 CDR은 이것으로 제한되지 않는다.
[0038] 시간(301)에서, 데이터 입력 신호는 상승하고 클록 위상 신호들은 위상 샘플러 모듈(220)에서 샘플링된다. 위상 샘플러 모듈(220)은, 시간(301)에서, 클록 위상들(0, 1, 6 및 7)이 하이이고, 클록 위상들(2, 3, 4, 및 5)이 로우라고 결정할 것이다. 위상 조정 모듈(260)은 클록 위상 신호들의 샘플링된 값들을 평가하고, 데이터 입력 신호의 에지가 (예를 들어, 하이인 클록 위상 1 및 로우인 클록 위상 2에 기초하여) 클록 위상 1의 상승 에지와 클록 위상 2의 상승 에지 간에 발생했음을 결정할 수 있다. 이에 기초하여, 위상 선택 모듈(280)과 함께 위상 조정 모듈(260)은 클록 출력 신호를 생성하도록 위상 5를 선택할 수 있다. 이에 따라, 시간(302)에서, 클록 출력 신호는 (클록 위상 5에 기초하여) 상승하고 데이터 샘플러 모듈(210)은 클록 출력 신호의 상승 에지 상에서 데이터 입력 신호를 샘플링한다. 시간(302)에서, 데이터 입력 신호는 하이이고, 이에 따라 CDR은 하이로서 데이터 출력 신호를 생성한다.
[0039] 시간(303)에서, 데이터 입력 신호는 하강한다. 예시적인 파형들에서, 위상 샘플러 모듈(220)은 데이터 입력 신호의 하강 에지에 의해 트리거되지 않는다. 따라서, 위상 조정 모듈(260)은 새로운 위상 선택을 생성하지 않고 이전에 선택된 위상이 재차 이용된다. 이에 따라, 시간(304)에서, 클록 출력 신호는 (클록 위상 5에 기초하여) 상승하고 데이터 입력 신호는 데이터 샘플러 모듈(210)에 의해 재차 샘플링된다. 시간(304)에서, 데이터 입력 신호는 로우이고, 이에 따라 CDR은 로우로서 데이터 출력 신호를 생성한다.
[0040] 시간(305)에서, 데이터 입력 신호는 상승하고 클록 위상 신호들은 위상 샘플러 모듈(220)에서 샘플링된다. 위상 샘플러 모듈(220)은, 시간(305)에서, 클록 위상들(0, 5, 6 및 7)이 하이이고, 클록 위상들(1, 2, 3, 및 4)이 로우라고 결정할 것이다. 위상 조정 모듈(260)은 클록 위상 신호들의 샘플링된 값들을 평가하고, 데이터 입력 신호의 에지가 클록 위상 0의 상승 에지와 클록 위상 1의 상승 에지 간에 발생했음을 결정할 수 있다. 시간(301)으로부터 시간(305)까지, 데이터 입력 신호의 타이밍은 클록 위상 신호들에 비해 앞선다. 데이터 입력 신호 및 클록 위상 신호들의 상대적 타이밍은, 예를 들어, 데이터 입력 신호의 데이터 레이트와 클록 위상 신호들 간의 주파수 차이 또는 타이밍 지터로 인해 변할 수 있다. 클록 위상 신호들의 새로운 샘플링된 값들에 기초하여, 위상 선택 모듈(280)과 함께 위상 조정 모듈(260)은 클록 출력 신호를 생성하도록 위상 4를 선택할 수 있다. 이에 따라, 시간(306)에서, 클록 출력 신호는 (클록 위상 4에 기초하여) 상승하고 데이터 샘플러 모듈(210)은 클록 출력 신호의 상승 에지 상에서 데이터 입력 신호를 샘플링한다. 시간(306)에서, 데이터 입력 신호는 하이이고, 이에 따라 CDR은 하이로서 데이터 출력 신호를 생성한다.
[0041] 데이터 입력 신호의 각각의 후속 상승 에지에서, CDR은 유사한 방식으로 동작한다.
[0042] 도 4는 현재 개시된 실시예에 따라 다른 클록 및 데이터 복원 회로(CDR)의 기능 블록도이다. 도 4의 CDR은 설명된 차이들을 제외하고 유사한 방식으로 동작하는 유사한 참조 엘리먼트들을 갖는 도 2의 CDR과 유사하다. 도 4의 CDR은 클록 글리치 억제 모듈(490)을 포함한다. 클록 글리치 억제 모듈(490)은, 보통은 데이터 입력 신호 상에 큰 타이밍 지터에 의해 야기했었을 수 있는 클록 출력 신호의 글리치들(예를 들어, 예상된 지속기간보다 더 짧은 펄스들)을 방지하도록 동작한다.
[0043] 도 5는 클록 글리치 억제 모듈(490)의 부재시에 클록 출력 신호 상에 글리치를 야기할 수 있는 컨디션에서 도 4의 CDR의 동작을 예시하는 파형도이다. 다수의 다른 유사한 컨디션들이 또한 존재할 수 있다.
[0044] 시간(501)에서, 데이터 입력 신호는 상승하고 클록 위상 신호들은 위상 샘플러 모듈(220)에서 샘플링된다. 위상 샘플러 모듈(220)은, 시간(501)에서, 클록 위상들(0, 1, 6 및 7)이 하이이고, 클록 위상들(2, 3, 4, 및 5)이 로우라고 결정할 것이다. 위상 조정 모듈(260)은 샘플링된 클록 위상 신호들의 값들을 평가하고, 데이터 입력 신호의 에지가 (예를 들어, 하이인 클록 위상 1 및 로우인 클록 위상 2에 기초하여) 클록 위상 1의 상승 에지와 클록 위상 2의 상승 에지 간에 발생했음을 결정할 수 있다. 이에 기초하여, 위상 선택 모듈(280)과 함께 위상 조정 모듈(260)은 클록 출력 신호를 생성하도록 위상 5를 선택할 수 있다. 이에 따라, 시간(502)에서, 클록 출력 신호는 (클록 위상 5에 기초하여) 상승하고 데이터 샘플러 모듈(210)은 클록 출력 신호의 상승 에지 상에서 데이터 입력 신호를 샘플링한다. 시간(502)에서, 데이터 입력 신호는 하이이고, 이에 따라 CDR은 하이로서 데이터 출력 신호를 생성한다.
[0045] 시간(509)에서, 데이터 입력 신호는 상승하고 클록 위상 신호들은 위상 샘플러 모듈(220)에서 샘플링된다. 위상 샘플러 모듈(220)은, 시간(509)에서, 클록 위상들(1, 2, 3 및 4)이 하이이고, 클록 위상들(5, 6, 7, 및 0)가 로우라고 결정할 것이다. 위상 조정 모듈(260)은 샘플링된 클록 위상 신호들의 값들을 평가하고 데이터 입력 신호의 에지가 클록 위상 4의 상승 에지와 클록 위상 5의 상승 에지 간에 발생했음을 결정할 수 있다. 시간(501)으로부터 시간(509)까지, 데이터 입력 신호의 타이밍은 클록 위상 신호들에 대해 시프트된다. 샘플링된 위상 신호들의 새로운 값들에 기초하여, 위상 조정 모듈(260)은 클록 출력 신호로서 이용하도록 위상 0을 선택할 수 있다.
[0046] 그러나 클록 위상 5는 위상 조정 모듈(260) 및 위상 선택 모듈(280)이 위상 5를 이용하는 것으로부터 위상 0을 이용하는 것으로 스위칭하기 이전에 발생할 수 있다. 이는 클록 출력 신호 상에 글리치(541)를 초래할 수 있다. 클록 출력 신호는 클록 위상 5에 기초하여 하이 레벨로 천이하고, 그 후 위상 0의 새로운 위상 선택에 기초하여 로우 레벨로 다시 천이한다. 클록 출력 신호 상의 이러한 글리치는 클록 출력 신호를 이용하는 회로들의 잘못된 동작을 야기할 수 있다.
[0047] 도 4의 CDR의 클록 글리치 억제 모듈(490)은 클록 출력 신호 상의 글리치들을 억제하도록 동작한다. 실시예에서, 클록 글리치 억제 모듈(490)은 클록 출력 신호를 억제하도록 데이터 입력 신호 상의 천이들 이후 발생하는 로우-고잉 펄스(low-going pulse)를 이용한다. 예를 들어, 데이터 입력 신호의 에지들에 의해 생성되는 로우-고잉 펄스 신호는 위상 선택 모듈(280)로부터의 클록 신호와 논리 AND 연산될 수 있다. 즉, 클록 글리치 억제 모듈은 데이터 입력 신호의 에지들 이후 시간 인터벌에 대해 클록 출력 신호를 억제할 수 있다. 펄스들의 지속기간은, 예를 들어, 위상 샘플러 모듈(220) 및 위상 조정 모듈(260)의 스위칭 지연들보다 더 긴 지속기간으로 세팅될 수 있다.
[0048] 도 6은 현재 개시된 실시예에 따라 다른 클록 및 데이터 복원 회로(CDR)의 기능 블록도이다. 도 6의 CDR은 설명된 차이들을 제외하고 유사한 방식으로 동작하는 유사한 참조 엘리먼트들을 갖는 도 4의 CDR과 유사하다. 도 6의 CDR은 클록 글리치 억제 모듈(690)을 포함한다. 클록 글리치 억제 모듈(690)은 위상 조정 모듈(260)과 위상 선택 모듈(280) 간에 커플링된다. 클록 글리치 억제 모듈(690)은 선택된 위상에서 큰 변화들을 방지함으로써 클록 출력 신호에서 글리치들을 방지할 수 있다. 예를 들어, 클록 글리치 억제 모듈(690)은 선택된 위상이 비트 시간 당 또는 업데이트 당 단지 하나의 위상만큼만 변하도록 허용할 수 있다. 다른 기술들이 또한 글리치 억제를 위해 또한 이용될 수 있다
[0049] 도 7은 현재 개시된 실시예에 따라 다른 클록 및 데이터 복원 회로의 개략도이다. 도 7의 클록 및 데이터 복원 회로는 예를 들어, 도 4의 클록 및 데이터 복원 회로의 구현일 수 있다. 도 7의 클록 및 데이터 복원 회로는 데이터 입력 신호(데이터 신호) 및 8개의 클록 위상 신호들(CP0-7)을 수신하고 데이터 출력 신호(데이터 출력) 및 클록 출력 신호(클록 출력)를 생성한다. 클록 위상 신호들은 도 7의 실시예에서, 3개의 클록 위상들의 지속기간을 갖는 클록 출력 신호를 생성하도록 논리적으로 조합된다.
[0050] 도 7의 클록 및 데이터 복원 회로는 펄스 생성기 모듈(701)을 포함한다. 펄스 생성기 모듈(701)은 데이터 입력 신호를 수신하고 글리치 억제 펄스 신호(억제) 및 샘플 펄스 신호(샘플)를 생성한다. 글리치 억제 펄스 신호 및 샘플 펄스 신호는 데이터 입력 신호의 에지들 이후 발생한다. 펄스 신호들은 데이터 입력 신호의 상승 에지들, 하강 에지들 또는 양자의 에지들 이후 발생할 수 있다. 펄스 신호들의 지속기간은 아래에서 추가로 설명되는 바와 같은 그의 기능들에 따른다.
[0051] 4개의 위상 샘플러들(721-724)은 클록 위상 신호들의 샘플링된 값들을 생성하도록 샘플 펄스 신호의 상승 에지들 상에서 클록 위상 신호들을 샘플링한다. 이에 따라, 샘플 펄스 신호의 지속기간은 위상 샘플러들의 타이밍 요건들에 따라 선택될 수 있다.
[0052] 위상 샘플러들(721-724) 각각은 클록 위상 신호들의 상보적(또는 차동) 쌍을 샘플링하고 클록 위상 신호들의 샘플링된 값들을 시그널링하는 상보적 출력들을 생성한다. 제 1 위상 샘플러(721)는 제 1 클록 위상 신호(CP0) 및 제 5 클록 위상 신호(CP4)를 샘플링하고 제 1 샘플링된 값(S0) 및 제 5 샘플링된 값(S4)을 생성하고; 제 2 위상 샘플러(722)는 제 2 클록 위상 신호(CP1) 및 제 6 클록 위상 신호(CP5)를 샘플링하고 제 2 샘플링된 값(S1) 및 제 6 샘플링된 값(S5)을 생성하고; 제 3 위상 샘플러(723)는 제 3 클록 위상 신호(CP2) 및 제 7 클록 위상 신호(CP6)를 샘플링하고 제 3 샘플링된 값(S2) 및 제 7 샘플링된 값(S6)을 생성하고; 그리고 제 4 위상 샘플러(724)는 제 4 클록 위상 신호(CP3) 및 제 8 클록 위상 신호(CP7)를 샘플링하고 제 4 샘플링된 값(S3) 및 제 8 샘플링된 값(S7)을 생성한다. 위상 샘플러들 각각은 예를 들어, 감지 증폭기 기반 플립-플롭일 수 있다.
[0053] 클록 위상 신호들의 샘플링된 값들은 위상 선택 신호들을 생성하도록 논리적으로 조합된다. AND 게이트(761)는 샘플링된 값(S0) 및 샘플링된 값(S6)을 논리 AND 연산함으로써 제 1 위상 선택 신호(sel0)를 생성하고; AND 게이트(762)는 샘플링된 값(S1) 및 샘플링된 값(S7)을 논리 AND 연산함으로써 제 2 위상 선택 신호(sel1)를 생성하고; AND 게이트(763)는 샘플링된 값(S2) 및 샘플링된 값(S0)을 논리 AND 연산함으로써 제 3 위상 선택 신호(sel2)를 생성하고; AND 게이트(764)는 샘플링된 값(S3) 및 샘플링된 값(S1)을 논리 AND 연산함으로써 제 4 위상 선택 신호(sel3)를 생성하고; AND 게이트(765)는 샘플링된 값(S4) 및 샘플링된 값(S2)을 논리 AND 연산함으로써 제 5 위상 선택 신호(sel4)를 생성하고; AND 게이트(766)는 샘플링된 값(S5) 및 샘플링된 값(S3)을 논리 AND 연산함으로써 제 6 위상 선택 신호(sel5)를 생성하고; AND 게이트(767)는 샘플링된 값(S6) 및 샘플링된 값(S4)을 논리 AND 연산함으로써 제 7 위상 선택 신호(sel6)를 생성하고; 그리고 AND 게이트(768)는 샘플링된 값(S7) 및 샘플링된 값(S5)을 논리 AND 연산함으로써 제 8 위상 선택 신호(sel7)를 생성한다.
[0054] 클록 위상 신호들은 클록 펄스 신호들을 생성하도록 논리적으로 조합된다. AND 게이트(771)는 클록 위상(CP0) 및 클록 위상(CP2)을 논리 AND 연산함으로써 제 1 클록 펄스 신호(pls0)를 생성하고; AND 게이트(772)는 클록 위상(CP1) 및 클록 위상(CP3)을 논리 AND 연산함으로써 제 2 클록 펄스 신호(pls1)를 생성하고; AND 게이트(773)는 클록 위상(CP2) 및 클록 위상(CP4)을 논리 AND 연산함으로써 제 3 클록 펄스 신호(pls2)를 생성하고; AND 게이트(774)는 클록 위상(CP3) 및 클록 위상(CP5)을 논리 AND 연산함으로써 제 4 클록 펄스 신호(pls3)를 생성하고; AND 게이트(775)는 클록 위상(CP4) 및 클록 위상(CP6)을 논리 AND 연산함으로써 제 5 클록 펄스 신호(pls4)를 생성하고; AND 게이트(776)는 클록 위상(CP5) 및 클록 위상(CP7)을 논리 AND 연산함으로써 제 6 클록 펄스 신호(pls5)를 생성하고; AND 게이트(777)는 클록 위상(CP6) 및 클록 위상(CP0)을 논리 AND 연산함으로써 제 7 클록 펄스 신호(pls6)를 생성하고; 그리고 AND 게이트(778)는 클록 위상(CP7) 및 클록 위상(CP1)을 논리 AND 연산함으로써 제 8 클록 펄스 신호(pls7)를 생성한다.
[0055] 위상 선택 신호들, 클록 펄스 신호들, 및 글리치 억제 펄스 신호는 클록 출력 신호를 생성하도록 논리적으로 조합된다. AND 게이트(781)는 위상 선택(sel0) 및 클록 펄스(pls3)를 논리 AND 연산하고; AND 게이트(782)는 위상 선택(sel1) 및 클록 펄스(pls4)를 논리 AND 연산하고; AND 게이트(783)는 위상 선택(sel2) 및 클록 펄스(pls5)를 논리 AND 연산하고; AND 게이트(784)는 위상 선택(sel3) 및 클록 펄스(pls6)를 논리 AND 연산하고; AND 게이트(785)는 위상 선택(sel4) 및 클록 펄스(pls7)를 논리 AND 연산하고; AND 게이트(786)는 위상 선택(sel5) 및 클록 펄스(pls0)를 논리 AND 연산하고; AND 게이트(787)는 위상 선택(sel6) 및 클록 펄스(pls1)를 논리 AND 연산하고; 그리고 AND 게이트(788)는 위상 선택(sel7) 및 클록 펄스(pls2)를 논리 AND 연산한다. OR 게이트(789)는 AND 게이트들(781-788)의 출력들을 논리 OR 연산한다.
[0056] OR 게이트(789)의 출력은 원하는 타이밍을 갖는 클록 출력이지만, 일부 지터 컨디션들에서 글리치들을 가질 수 있다. AND 게이트(791)는 클록 출력 신호를 생성하도록 OR 게이트(789)의 출력을 글리치 억제 펄스 신호와 논리 AND 연산한다. 글리치 억제 펄스 신호는 글리치들이 OR 게이트(789)의 출력 상에서 발생할 수 있을 시간에 로우이다. 이에 따라, OR 게이트(789)의 출력 상의 글리치들은 클록 출력 신호 상에서 억제된다. 글리치들은 위상 선택 신호들을 생성하는 회로(예를 들어, 위상 샘플러들(721-724) 및 AND 게이트들(761-768))에서 전파 지연들로 인해 발생할 수 있다. 이에 따라, 글리치 억제 펄스 신호의 지속기간은 연관된 전파 지연들에 기초하여 선택될 수 있다.
[0057] AND 게이트(791) 및 글리치 억제 펄스 신호를 생성하는 펄스 생성기 모듈(701)의 회로는 글리치 억제 기능인 것으로 고려될 수 있다. AND 게이트들(781-788) 및 OR 게이트(789)는 위상 선택 모듈인 것으로 고려될 수 있다. AND 게이트들(761- 768)은 위상 조정 모듈인 것으로 고려될 수 있으며, AND 게이트들(761-768)은 데이터 입력 신호의 에지들 이전에 상승할 클록 위상 신호들의 마지막을 결정하기 위해 클록 위상 신호들의 샘플링된 값들의 평가를 제공하고, AND 게이트들(761-768)과 AND 게이트들(781-788) 간의 연결들은 데이터 입력 신호의 에지들 이후 상승할 클록 위상 신호들의 마지막으로부터의 오프셋을 제공한다.
[0058] 데이터 샘플러 모듈(710)은 클록 출력 신호의 상승 에지들 상에서 데이터 입력 신호의 값들을 샘플링한다.
[0059] 도 7의 CDR은 또한 다수의 상이한 방식으로 구현될 수 있다. 실시예에서, CDR은 CMOS 집적 회로에서 구현된다. 도 7에서 예시된 CDR은 기능적 표현으로서 해석되어야 한다. CDR은 예를 들어, 다른 로직으로 구현될 수 있다. 부가적으로, 버퍼는 다양한 신호 경로들 상에 포함될 수 있다.
[0060] 도 8은 현재 개시된 실시예에 따라 펄스 생성기 모듈의 개략도이다. 펄스 생성기 모듈은 도 7의 클록 및 데이터 복원 회로의 펄스 생성기 모듈(701)로서 이용될 수 있다.
[0061] 펄스 생성기 모듈은 데이터 입력 신호(데이터 입력)를 수신하고 글리치 억제 펄스 신호(억제) 및 샘플 펄스 신호(샘플)를 생성한다. 더블-에지 선택 제어 신호(더블 에지 선택)는 펄스 신호들이 데이터 입력 신호의 상승 에지들 또는 데이터 입력 신호의 상승 및 하강 양자의 에지들 둘 모두 상에서 생성되는지를 제어한다. 멀티플렉서(827)는 (더블 에지 트리거 펄스들을 위해) XOR 게이트(821)의 출력 또는 (상승 에지 트리거 펄스들을 위해) AND 게이트(823)의 출력을 선택한다.
[0062] 더블-에지 선택 제어 신호가 0일 때, 펄스들은 데이터 입력 신호의 상승 에지들 상에서 AND 게이트(823)를 이용하여 생성된다. AND 게이트(823)는 데이터 입력 신호 및 데이터 입력 신호의 지연되고 인버팅된 카피(copy)를 논리 AND 연산한다. 지연 엘리먼트(810)는 데이터 입력 신호를 수신하고 그의 출력으로서 데이터 입력 신호의 지연된 카피를 생성한다. 지연 엘리먼트(810)는 예를 들어, 인버터들의 체인을 이용하여 구현될 수 있다. 인버터(825)는 데이터 입력 신호의 지연된 카피를 수신하고 데이터 입력 신호의 지연되고 인버팅된 카피를 생성한다.
[0063] 더블-에지 선택 제어 신호가 1일 때, 펄스들은 데이터 입력 신호의 상승 및 하강 양자의 에지들 상에서 XOR 게이트(821)를 이용하여 생성된다. XOR 게이트(821)는 데이터 입력 신호 및 지연 엘리먼트(810)로부터 데이터 입력 신호의 지연된 카피를 수신한다.
[0064] 멀티플렉서(827)의 출력은 샘플 펄스 신호를 구동하도록 버퍼(831)에 의해 버퍼링된다. 버퍼(831)는 샘플 펄스 신호를 수신하는 회로들(예를 들어, 도 7의 위상 샘플러들(721-724))의 로딩을 위한 드라이브(drive)를 제공한다. 샘플 펄스 신호의 지속기간은 지연 엘리먼트(810)의 지연과 대략 동일하다. 지속기간은 다른 전파 지연들, 예를 들어, 인버터(825)의 전파 지연으로 인해 다소 상이할 수 있다.
[0065] 글리치 억제 펄스 신호는 NOR 게이트(835)에 의해 생성된다. NOR 게이트(835)는 멀티플렉서(827)의 출력 및 샘플 펄스 신호의 버퍼링된 카피를 논리 NOR 연산한다. 버퍼(833)는 샘플 펄스 신호를 수신하고 버퍼링된 카피를 생성한다. 버퍼(831) 및 버퍼(833)의 지연들은 샘플 펄스 신호의 지속기간을 넘도록 글리치 억제 펄스 신호의 지속기간을 연장한다.
[0066] 도 9는 글리치 억제 기능의 부재시에 클록 출력 신호 상에 글리치를 야기할 수 있는 컨디션에서 도 7의 클록 및 데이터 복원 회로의 동작을 예시하는 파형도이다. 다수의 다른 유사한 컨디션들이 또한 존재할 수 있다. 도 9의 파형도는 또한 클록 위상 신호들을 샘플링하는 것이 데이터 입력 신호의 양자의 에지들에 의해 트리거되는 경우에 대한 것이다.
[0067] 시간(901)에서, 데이터 입력 신호는 상승하여 샘플 펄스 신호 상에서 그리고 글리치 억제 펄스 신호 상에서 펄스들을 트리거한다. 샘플 펄스 신호는 클록 위상 신호들을 샘플링하도록 위상 샘플러들(721-724)을 트리거한다. 위상 샘플러들(721-724)은, 시간(901)에서, 클록 위상들(CP0, CP1, CP6, 및 CP7)이 하이이고, 클록 위상들(CP2, CP3, CP4, 및 CP5)은 로우라고 결정할 것이고, 샘플링된 값들(S0-S7)은 대응하는 값들로 세팅될 것이다.
[0068] 위상 선택 신호들은 쌍으로 활성이다. 시간(901)에서 트리거된 샘플링된 클록 위상 신호들은 AND 게이트(761) 및 AND 게이트(762)가 위상 선택(sel0) 및 위상 선택(sel1) 상에서 하이 출력들을 생성하게 한다. 다른 위상 선택 신호들은 로우이다.
[0069] 클록 펄스 신호들은 AND 게이트들(771-778)에 의해 생성된다. AND 연산된 클록 위상 신호들은 2개의 위상들의 지속기간(1/4 클록 기간)을 갖는 클록 펄스 신호들을 발생한다. 예를 들어, 클록 펄스(pls2)는 클록 위상(CP2) 및 클록 위상(CP4)을 논리 AND 연산하는 AND 게이트(773)에 의해 생성된다. 이에 따라, 클록 펄스(pls2)는 클록 위상(CP2)의 제 1 절반 및 클록 위상(CP4)의 제 1 절반 동안 활성이다. 다른 클록 위상 신호들은 대응하는 타이밍을 갖는다.
[0070] AND 게이트들(781-788) 및 OR 게이트(789)는 글리치 억제되지 않은 클록 출력 신호(클록 출력')를 생성하도록 위상 선택 신호들 및 클록 펄스 신호들을 논리적으로 조합한다. 시간(901)에서 트리거된 위상 선택은 클록 글리치를 발생하지 않아서, 클록 출력 신호가 글리치 억제되지 않은 클록 출력 신호와 매칭하게 된다. 위상 선택(sel0) 및 위상 선택(sel1) 상의 하이 레벨들은 AND 게이트(781)가 클록 펄스(pls3)를 통과하게 하고 AND 게이트(782)가 클록 펄스(pls4)를 통과하게 하며, 이들은 클록 펄스(pls3) 및 클록 펄스(pls4) 양자의 활성 시간들 동안 활성(시간(905)에서 시작함)인 클록 출력 신호를 생성하도록 OR 게이트(789)에 의해 논리 OR 연산된다. 클록 출력 신호는 클록 위상 신호의 기간의 3/8 또는 3개의 위상들의 듀티 사이클을 갖는다.
[0071] 시간(905) 직후에, (클록 위상(CP5)에 의해 트리거되는) 클록 출력 신호는 상승하고 데이터 샘플러 모듈(710)은 클록 출력 신호의 상승 에지 상에서 데이터 입력 신호를 샘플링한다. 시간(905)에서, 데이터 입력 신호는 하이이고, 이에 따라 CDR은 하이로서 데이터 출력 신호를 생성한다.
[0072] 시간(911)에서, 데이터 입력 신호는 하강하여 샘플 펄스 신호 상에서 그리고 글리치 억제 펄스 신호 상에서 펄스들을 트리거한다. 샘플 펄스 신호는 클록 위상 신호들을 샘플링하도록 위상 샘플러들(721-724)을 트리거한다. 위상 샘플러들(721-724)은, 시간(911)에서, 클록 위상들(CP1, CP2, CP3, 및 CP4)이 하이이고, 클록 위상들(CP0, CP5, CP6, 및 CP7)이 로우임을 결정할 것이다. 시간(911)에서 데이터 입력 신호와 클록 위상 신호들 간의 타이밍 관계는 시간(901)의 타이밍 관계로부터 시프트한다.
[0073] 시간(911)에서 트리거된 샘플링된 클록 위상 신호들은 AND 게이트(764) 및 AND 게이트(765)가 위상 선택(sel3) 및 위상 선택(sel4) 상에서 하이 출력들을 생성하게 한다. 다른 위상 선택 신호들은 로우이다.
[0074] 위상 선택(sel3) 및 위상 선택(sel4) 상의 하이 레벨들은 AND 게이트(784)가 클록 펄스(pls6)을 통과시키고 AND 게이트(785)가 클록 펄스(pls7)를 통과시키며, 이들은 클록 펄스(pls6) 및 클록 펄스(pls7) 양자의 활성 시간들 동안 활성(시간(915)에서 시작함)인 클록 출력 신호를 생성하도록 OR 게이트(789)에 의해 논리 OR 연산된다.
[0075] 시간(915) 직후에, (클록 위상(CP7)에 의해 트리거되는) 클록 출력 신호는 상승하고 데이터 샘플러 모듈(710)은 클록 출력 신호의 상승 에지 상에서 데이터 입력 신호를 샘플링한다. 시간(915)에서, 데이터 입력 신호는 로우이고, 이에 따라 CDR은 로우로서 데이터 출력 신호를 생성한다.
[0076] 도 9에서 예시된 타이밍에서, 클록 펄스(pls3)는 (시간(911)에서 데이터 입력 신호의 상승에 이어) 위상 선택(sel0)이 로우로 스위칭하기 이전에 상승한다. 이는 시간(913)에서 시작하는 글리치를 트리거한다. 글리치 억제되지 않은 클록 출력 신호 상의 글리치는, 위상 선택(sel0)이 로우로 스위칭할 때 종료한다. 이 글리치는 글리치 억제되지 않은 클록 출력 신호를 펄스 생성기 모듈(701)로부터의 클록 글리치 억제 신호와 논리 AND 연산하는 AND 게이트(791)에 의해 억제된다. 클록 글리치 억제 신호는 글리치 억제되지 않은 클록 출력 신호 상의 글리치의 지속기간 동안 로우이다. 클록 글리치 억제 신호는 데이터 입력 신호의 에지에 의해 로우로 트리거되고, 적어도 위상 선택 신호가 그의 새로운 값들로 스위칭할 때까지 로우로 유지될 수 있다.
[0077] 도 10은 현재 개시된 실시예에 따라 클록 및 데이터 복원을 위한 프로세스의 흐름도이다. 프로세스는 예를 들어, 도 2의 클록 및 데이터 복원 회로, 도 4의 클록 및 데이터 복원 회로 또는 도 6의 클록 및 데이터 복원 회로를 이용하여 구현될 수 있다.
[0078] 단계(1010)에서, 프로세스는 데이터 입력 신호의 에지들 상에서 클록 위상 신호들의 값들을 샘플링한다. 예를 들어, 도 8의 펄스 생성기 모듈은 클록 위상 신호들을 샘플링하도록 도 7의 CDR의 위상 샘플러(721-724)에 의해 이용되는 샘플 펄스 신호를 생성하는데 이용될 수 있다.
[0079] 단계(1020)에서, 프로세스는, 데이터 입력 신호와 클록 위상 신호들 간의 타이밍 관계를 결정하기 위해 단계(1010)로부터의 클록 위상 신호들의 샘플링된 값들을 평가한다. 예를 들어, 도 2의 CDR의 위상 조정 모듈(260)은 데이터 입력 신호의 각각의 에지 이전에 상승할 클록 위상 신호들의 마지막을 결정하기 위해 클록 위상 신호들의 샘플링된 값들을 평가함으로써 타이밍 관계를 결정할 수 있다.
[0080] 단계(1030)에서, 프로세스는 데이터 입력 신호와 클록 위상 신호들 간의 결정된 타이밍 관계에 기초하여 클록 위상 신호들을 이용하여 클록 출력 신호를 생성한다. 예를 들어, 도 2의 CDR의 위상 선택 모듈(280)은 데이터 입력 신호의 각각의 에지 이전에 상승할 클록 위상 신호들의 마지막 이후 클록 기간의 1/2인 리딩-에지를 갖게 클록 출력 신호를 생성할 수 있다.
[0081] 단계(1040)에서, 프로세스는 클록 출력 신호를 생성하도록 클록 출력 신호의 에지들 상에서 데이터 입력 신호를 샘플링한다. 예를 들어, 프로세스는 클록 출력 신호의 상승 에지들 상에서 데이터 입력 신호를 샘플링하기 위해 도 2의 CDR의 감지 증폭기 타입 플립-플롭일 수 있는 데이터 샘플러 모듈(210)을 이용할 수 있다.
[0082] 도 10의 프로세스는 예를 들어, 단계들을 부가 또는 변경함으로써 변형될 수 있다. 예를 들어, 클록 출력 신호 상의 글리치들을 억제하기 위한 단계가 부가될 수 있다. 부가적으로, 단계들은 동시에 수행될 수 있다.
[0083] 특정한 실시예들이 위에서 설명되었지만, 예를 들어, 상이한 신호 극성들 및 상이한 수의 클록 위상들을 갖는 것들을 포함하는 다수의 변동들이 가능하다. 또한, 하나의 모듈에 의해 수행되는 것으로서 설명된 기능들은 다른 모듈로 이동되거나 모듈들에 걸쳐 분산될 수 있다. 예를 들어, 위상 조정 모듈(260), 위상 선택 모듈(280) 및 도 4의 클록 글리치 억제 모듈(490)은 결합될 수 있다. 부가적으로, 다양한 실시예들의 특징들은 위에서 설명된 것들과 상이한 결합들로 결합될 수 있다.
[0084] 개시된 실시예들의 위의 설명은 임의의 당업자가 본 발명을 실시하거나 이용할 수 있도록 제공된다. 이들 실시예들에 대한 다양한 변형은 당업자에게 쉽게 명백하게 될 것이며, 본원에서 설명된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않고 다른 실시예들에 적용될 수도 있다. 따라서, 본원에서 제시된 설명 및 도면들은 본 발명의 현재 바람직한 실시예를 나타내며, 그에 따라 본 발명에 의해 광의로 고려되는 청구 대상을 대표한다는 것이 이해될 것이다. 본 발명의 범위는 당업자들에게 명백하게 될 수 있는 다른 실시예들을 완전히 포괄하며, 그에 따라 본 발명의 범위는 첨부된 청구항들 이외의 어떤 것에 의해서도 제한되지 않는다는 것이 추가로 이해된다.

Claims (26)

  1. 클록(clock) 위상 신호들을 이용하여 직렬 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 회로로서,
    상기 데이터 입력 신호는 데이터의 직렬 스트림을 포함하고, 상기 클록 위상 신호들은 상기 데이터 입력 신호의 데이터 레이트와 매칭하는 주파수로 오실레이팅(osillating)하고, 그리고 상기 클록 위상 신호들은 위상 면에서 균등하게 이격되고, 상기 회로는,
    데이터 입력 신호의 에지(edge)들 상에서 클록 위상 신호들의 값들을 샘플링하도록 구성된 위상 샘플러(sampler);
    상기 데이터 입력 신호의 각각의 에지 이전에 상승할 클록 위상 신호들의 마지막을 결정하고 상기 데이터 입력 신호의 각각의 에지 이전에 상승할 클록 위상 신호들의 마지막을 활용하여 상기 데이터 입력 신호와 상기 클록 위상 신호들 간의 타이밍 관계를 결정하기 위해, 상기 클록 위상 신호들의 샘플링된 값들을 평가하도록 구성된 위상 조정기;
    상기 위상 조정기에 의해 결정된, 상기 데이터 입력 신호와 상기 클록 위상 신호들 간의 타이밍 관계에 기초하여 상기 클록 위상 신호들을 이용하여 클록 출력 신호를 생성하도록 구성된 위상 선택기; 및
    상기 클록 출력 신호의 에지들 상에서 상기 데이터 입력 신호를 샘플링함으로써 데이터 출력 신호를 생성하도록 구성된 데이터 샘플러
    를 포함하는,
    클록 위상 신호들을 이용하여 직렬 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 회로.
  2. 제 1 항에 있어서,
    상기 위상 선택기는 추가로,
    상기 데이터 입력 신호의 각각의 에지 이전에 상승할 클록 위상 신호들의 마지막으로부터 미리 결정된 오프셋을 구비한 리딩(leading) 에지를 갖게 클록 출력 신호를 생성하도록 구성되는,
    클록 위상 신호들을 이용하여 직렬 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 회로.
  3. 제 2 항에 있어서,
    상기 미리 결정된 오프셋은 상기 클록 위상 신호들의 기간의 1/2과 동일한,
    클록 위상 신호들을 이용하여 직렬 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 회로.
  4. 제 1 항에 있어서,
    상기 클록 출력 신호 상의 글리치들(glitches)을 억제하도록 구성된 글리치 억제 모듈
    을 더 포함하는,
    클록 위상 신호들을 이용하여 직렬 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 회로.
  5. 제 4 항에 있어서,
    상기 글리치 억제 모듈은 상기 데이터 입력 신호의 에지들 이후 시간 인터벌 동안 상기 클록 출력 신호를 억제하는,
    클록 위상 신호들을 이용하여 직렬 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 회로.
  6. 제 1 항에 있어서,
    상기 클록 위상 신호들의 수는 8인,
    클록 위상 신호들을 이용하여 직렬 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 회로.
  7. 제 6 항에 있어서,
    상기 클록 출력 신호는 상기 클록 위상 신호들의 기간의 3/8의 듀티(duty) 사이클을 갖는,
    클록 위상 신호들을 이용하여 직렬 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 회로.
  8. 제 1 항에 있어서,
    상기 위상 샘플러는 상기 데이터 입력 신호의 상승 및 하강 에지들 상에서 상기 클록 위상 신호들의 값들을 샘플링하도록 구성되는,
    클록 위상 신호들을 이용하여 직렬 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 회로.
  9. 제 1 항에 있어서,
    상기 데이터 입력 신호의 에지들 상에서 샘플 펄스 신호를 생성하도록 구성된 펄스 생성기 모듈
    을 더 포함하고,
    상기 위상 샘플러는 상기 샘플 펄스 신호에 의해 트리거(trigger)되는 클록 위상 신호들의 값들을 샘플링하도록 구성되는,
    클록 위상 신호들을 이용하여 직렬 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 회로.
  10. 제 9 항에 있어서,
    상기 펄스 생성기 모듈은 추가로,
    글리치 억제 펄스 신호를 생성하도록 구성되고,
    상기 클록 및 데이터 복원 회로는,
    상기 글리치 억제 펄스 신호를 이용하여 상기 클록 출력 신호 상의 글리치들을 억제하도록 구성된 글리치 억제 모듈
    을 더 포함하는,
    클록 위상 신호들을 이용하여 직렬 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 회로.
  11. 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 방법으로서,
    상기 데이터 입력 신호의 에지들 상에서 클록 위상 신호들의 값들을 샘플링하는 단계;
    상기 데이터 입력 신호의 각각의 에지 이전에 상승할 클록 위상 신호들의 마지막을 결정하기 위해 상기 클록 위상 신호들의 샘플링된 값들을 평가하는 단계;
    상기 데이터 입력 신호의 각각의 에지 이전에 상승할 클록 위상 신호들의 마지막을 활용하여 상기 데이터 입력 신호와 상기 클록 위상 신호들 간의 타이밍 관계를 결정하는 단계;
    상기 데이터 입력 신호와 상기 클록 위상 신호들 간의 결정된 타이밍 관계에 기초하여 상기 클록 위상 신호들을 이용하여 클록 출력 신호를 생성하는 단계; 및
    데이터 출력 신호를 생성하도록 상기 클록 출력 신호의 에지들 상에서 상기 데이터 입력 신호를 샘플링하는 단계
    를 포함하는,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 클록 출력 신호를 생성하는 단계는,
    상기 데이터 입력 신호의 각각의 에지 이전에 상승할 클록 위상 신호들의 마지막으로부터 미리 결정된 오프셋을 구비한 리딩 에지를 갖게 클록 출력 신호를 생성하는 단계를 포함하는,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 방법.
  13. 제 12 항에 있어서,
    상기 미리 결정된 오프셋은 상기 클록 위상 신호들의 기간의 1/2과 동일한,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 방법.
  14. 제 11 항에 있어서,
    상기 클록 출력 신호 상의 글리치들을 억제하는 단계
    를 더 포함하는,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 방법.
  15. 제 14 항에 있어서,
    상기 글리치들을 억제하는 단계는, 상기 데이터 입력 신호의 에지들 이후 시간 인터벌 동안 상기 클록 출력 신호를 억제하는 단계를 포함하는,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 방법.
  16. 제 11 항에 있어서,
    상기 클록 위상 신호들의 값들은 상기 데이터 입력 신호의 상승 및 하강 에지들 상에서 샘플링되는,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 방법.
  17. 제 11 항에 있어서,
    상기 데이터 입력 신호의 에지들 상에서 샘플 펄스 신호를 생성하는 단계
    를 더 포함하고,
    상기 클록 위상 신호들의 값들을 샘플링하는 단계는 상기 샘플 펄스 신호를 이용하는,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 방법.
  18. 제 17 항에 있어서,
    글리치 억제 펄스 신호를 생성하는 단계; 및
    상기 글리치 억제 펄스 신호를 이용하여 상기 클록 출력 신호 상의 글리치들을 억제하는 단계
    를 더 포함하는,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 방법.
  19. 데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 장치로서,
    상기 데이터 입력 신호의 에지들 상에서 클록 위상 신호들의 값들을 샘플링하기 위한 수단;
    상기 데이터 입력 신호의 각각의 에지 이전에 상승할 클록 위상 신호들의 마지막을 결정하고 상기 데이터 입력 신호의 각각의 에지 이전에 상승할 클록 위상 신호들의 마지막을 활용하여 상기 데이터 입력 신호와 상기 클록 위상 신호들 간의 타이밍 관계를 결정하기 위해 상기 클록 위상 신호들의 샘플링된 값들을 평가하기 위한 수단;
    상기 데이터 입력 신호와 상기 클록 위상 신호들 간의 결정된 타이밍 관계에 기초하여 상기 클록 위상 신호들을 이용하여 클록 출력 신호를 생성하기 위한 수단; 및
    데이터 출력 신호를 생성하도록 상기 클록 출력 신호의 에지들 상에서 상기 데이터 입력 신호를 샘플링하기 위한 수단
    을 포함하는,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 장치.
  20. 제 19 항에 있어서,
    상기 클록 출력 신호를 생성하기 위한 수단은,
    상기 데이터 입력 신호의 각각의 에지 이전에 상승할 클록 위상 신호들의 마지막으로부터 미리 결정된 오프셋을 구비한 리딩 에지를 갖게 클록 출력 신호를 생성하는,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 장치.
  21. 제 20 항에 있어서,
    상기 미리 결정된 오프셋은 상기 클록 위상 신호들의 기간의 1/2과 동일한,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 장치.
  22. 제 19 항에 있어서,
    상기 클록 출력 신호 상의 글리치들을 억제하기 위한 수단
    을 더 포함하는,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 장치.
  23. 제 22 항에 있어서,
    상기 글리치들을 억제하기 위한 수단은,
    상기 데이터 입력 신호의 에지들 이후 시간 인터벌 동안 상기 클록 출력 신호를 억제하는,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 장치.
  24. 제 19 항에 있어서,
    상기 샘플링하기 위한 수단은 상기 데이터 입력 신호의 상승 및 하강 에지들 상에서 상기 클록 위상 신호들의 값들을 샘플링하는,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 장치.

  25. 제 19 항에 있어서,
    상기 데이터 입력 신호의 에지들 상에서 샘플 펄스 신호를 생성하도록 구성된 펄스 생성기 모듈
    을 더 포함하고,
    상기 샘플링하기 위한 수단은 상기 샘플 펄스 신호에 의해 트리거되는 클록 위상 신호들의 값들을 샘플링하는,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 장치.
  26. 제 25 항에 있어서,
    상기 펄스 생성기 모듈은 추가로,
    글리치 억제 펄스 신호를 생성하도록 구성되고,
    상기 장치는,
    상기 글리치 억제 펄스 신호를 이용하여 상기 클록 출력 신호 상의 글리치들을 억제하기 위한 수단
    을 더 포함하는,
    데이터 입력 신호로부터 클록 및 데이터를 복원하기 위한 장치.
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