CN106165298B - 具有高抖动容忍和快速锁相的时钟和数据恢复 - Google Patents

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Abstract

公开了用于从数据输入信号中恢复时钟和数据的系统和方法，所述系统和方法利用所述数据输入信号对多个时钟相位信号进行采样，以确定所述数据输入信号与所述时钟相位信号之间的定时关系，并使用所确定的定时关系选择所述时钟相位信号中的一个时钟相位信号，以用于对所述数据输入信号进行采样以产生恢复出的数据。CDR可包括毛刺抑制模块，以抑制所述时钟输出信号上可能由数据输入信号上的大量瞬时抖动引起的毛刺。使用这些方法的时钟和数据恢复电路(CDR)可快速地锁定到新的数据输入信号，并且当所述数据输入信号上存在大量的瞬时定时抖动时可以可靠地接收数据。

Description

具有高抖动容忍和快速锁相的时钟和数据恢复
领域
本发明涉及电子电路，尤其涉及具有高抖动容忍和快速锁相的时钟和数据恢复电路。
背景
在电子系统中高速串行通信链路的使用持续增加。高速串行通信链路可根据各种标准操作，诸如，通用串行总线(USB)、高清多媒体接口(HDMI)、串行高级技术附连(SATA)、以及高速外围组件互连(PCIe)接口。时钟和数据恢复电路(CDR)用于从串行通信链路中恢复数据并恢复表明数据的定时的时钟。
在一些系统中(例如，USB)，串行数据可具有大量瞬时的定时抖动。在一些抖动条件下，现有的CDR会产生误差(例如，恢复出的数据是不正确的)。现有的CDR还会展现缓慢的对输入数据的初始锁定。一些现有的CDR已包括复杂的电路以尝试处理定时抖动。
概述
在一个方面中，提供了一种用于使用时钟相位信号从串行数据输入信号中恢复时钟和数据的电路，所述数据输入信号包含串行数据流，所述时钟相位信号以大致与所述数据输入信号的数据速率匹配的频率振荡，并且所述时钟相位信号在相位上相等地间隔。所述电路包括：相位采样器模块，其被配置成：在数据输入信号的边沿上对时钟相位信号的值进行采样；相位调节模块，其被配置成：评估所述时钟相位信号的采样值，以确定所述数据输入信号与所述时钟相位信号之间的定时关系；相位选择模块，其被配置成：基于由所述相位调节模块确定的所述数据输入信号与所述时钟相位信号之间的定时关系，使用所述时钟相位信号来产生时钟输出信号；以及数据采样器，其被配置成：通过在所述时钟输出信号的边沿上对所述数据输入信号进行采样，来产生数据输出信号。
在一个方面中，提供了一种用于从数据输入信号中恢复时钟和数据的方法。所述方法包括：在所述数据输入信号的边沿上对时钟相位信号的值进行采样；评估所述时钟相位信号的采样值，以确定所述数据输入信号与所述时钟相位信号之间的定时关系；基于所述数据输入信号与所述时钟相位信号之间所确定的定时关系，使用所述时钟相位信号来产生时钟输出信号；以及在所述时钟输出信号的边沿上对所述数据输入信号进行采样，以产生数据输出信号。
在一个方面中，提供了一种用于从数据输入信号中恢复时钟和数据的设备。所述设备包括：用于在所述数据输入信号的边沿上对时钟相位信号的值进行采样的装置；用于评估所述时钟相位信号的采样值，以确定所述数据输入信号与所述时钟相位信号之间的定时关系的装置；用于基于所述数据输入信号与所述时钟相位信号之间所确定的定时关系，使用所述时钟相位信号来产生时钟输出信号的装置；以及用于在所述时钟输出信号的边沿上对所述数据输入信号进行采样，以产生数据输出信号的装置。
本发明的其它特征和优点将从通过示例解说本发明的诸方面的以下描述而变得明了。
附图简述
本发明的细节(就其结构和操作两者而言)可通过研究所附的附图来部分收集，其中类似的附图标记指代类似的部分，并且其中：
图1是时钟和数据恢复电路的功能框图；
图2是根据现已公开的一实施例的时钟和数据恢复电路的功能框图；
图3是解说图2的时钟和数据恢复电路的操作的波形图；
图4是根据现已公开的一实施例的另一个时钟和数据恢复电路的功能框图；
图5是解说图4的时钟和数据恢复电路的操作的波形图；
图6是根据现已公开的一实施例的另一个时钟和数据恢复电路的功能框图。
图7是根据现已公开的一实施例的另一个时钟和数据恢复电路的示意图；
图8是根据现已公开的一实施例的脉冲发生器模块的示意图；
图9（含图 9 A 和图 9B ） 是解说图7的时钟和数据恢复电路的操作的波形图；
图10是根据现已公开的一实施例的用于时钟和数据恢复的过程的流程图。
详细描述
以下结合附图阐述的详细描述旨在作为对各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以简化形式示出公知的结构和组件从而避免湮没此类概念。
图1是时钟和数据恢复电路(CDR)的功能框图。CDR接收数据输入信号(数据输入)。数据输入信号包含串行数据流。串行数据流中的每个比特跨越可被称为比特时间的时间区间。CDR操作用于从输入中恢复数据以产生数据输出信号(数据输出)并产生指示数据的定时的时钟输出信号(时钟输出)。
CDR包括第一采样器71和第二采样器72。第一采样器71提供CDR的数据输出。来自第一采样器71和第二采样器72的输出用于从数据输入信号中恢复定时。第一采样器71在数据时钟信号CLKd的上升沿上对数据输入信号进行采样，并产生指示采样值的输出。第二采样器72在定时时钟信号CLKt的上升沿上对数据输入信号进行采样，并产生指示采样值的输出。定时时钟信号 CLKt是数据时钟信号CLKd的补，以使得第一采样器71的采样时间与第二采样器72的采样时间偏移半个时钟周期。数据输入信号和CDR的其它信号可以是差分信号。
定时恢复模块75接收第一采样器71的输出和第二采样器72的输出，这两个输出是以不同的时钟相位进行采样的。定时恢复模块75例如基于 Alexander相位检测器使用采样器的输出来控制压控振荡器(VCO)76的频率。 VCO 76基于来自定时恢复模块75的控制来提供数据时钟信号CLKd和定时时钟信号CLKt。定时恢复模块75控制VCO 76以调节时钟信号的定时，以使得数据时钟信号CLKd靠近比特时间的中心。在一些抖动条件下，图1的CDR 可能产生误差(例如，恢复出的数据是不正确的)。另外，图1的CDR会展现缓慢的对输入数据的初始锁定。
图2是根据现已公开的一实施例的时钟和数据恢复电路(CDR)的功能框图。CDR可提供高抖动容忍和快速锁相。
CDR接收传达串行数据流的数据输入信号(数据输入)。串行流中的数据的每个比特跨越被称为比特时间的时间历时。每个比特时间的历时名义上是数据速率的倒数。然而，个体比特时间的时间历时会例如由于定时抖动而不同。 CDR产生表明从数据输入信号中恢复出的数据的数据输出信号(数据输出) 和表明数据输出信号的定时的时钟输出信号(时钟输出)。
CDR接收多个时钟相位信号(时钟相位)。时钟相位信号以相同的频率振荡，但是在相位上分开。例如，可能存在八个时钟相位信号，这些时钟相位信号间隔时钟周期的八分之一。在许多实施例中，存在偶数数量的时钟相位信号，其中各对时钟相位信号是互补的。例如，可由锁相环(PLL)来提供时钟相位信号。虽然时钟相位信号可被认为在相位上相等地间隔，但例如由于产生时钟相位信号的电路的失配而可能存在相对相位的变化。
时钟相位信号的频率与数据输入信号的数据速率相对应。时钟频率可被锁定到数据速率，或者可来自大致与数据输入信号的数据速率匹配的独立源。例如，可从基准振荡器生成时钟相位信号，其中基准振荡器的频率在名义上匹配数据速率。即使当时钟相位信号的频率和数据输入信号的数据速率相差很大 (例如，1％)时，CDR也可恢复数据和时钟。
CDR包括相位采样器模块220，相位采样器模块220在数据输入信号转变时对时钟相位信号的值进行采样。这与图1中所解说的在时钟信号转变时对数据信号进行采样的更常见的情况形成对比。可在数据输入信号的上升沿、下降沿或者上升沿和下降沿二者上对时钟相位信号的值进行采样。信号沿还可被称为转变；例如，上升沿还可被称为上升转变或者从低电平到高电平的转变。相位采样器模块220可包括例如用于时钟相位信号中的每个时钟相位信号的相位采样器。替换地，相位采样器模块220可包括用于互补的时钟相位信号对的相位采样器。时钟相位信号的采样值被提供给相位调节模块260。
相位调节模块260评估时钟相位信号的采样值，以确定数据输入信号与时钟相位信号之间的定时关系。相位调节模块260向相位选择模块280表明该定时关系，以用于产生时钟输出信号。
相位选择模块280基于数据输入信号与时钟相位信号之间的定时关系，使用时钟相位信号来产生时钟输出信号。数据输入信号与时钟相位信号之间的定时关系可被视为数据输入信号在时钟周期中何处进行转变。
相位选择模块280可通过基于从相位调节模块260接收到的控制(该控制指示数据输入信号与时钟相位信号之间的定时关系)在各时钟相位信号之中进行选择，来产生时钟相位信号。替换地，相位选择模块280可使用时钟相位信号中的一个时钟相位信号对时钟输出信号的上升转变进行定时并且使用时钟相位信号中的另一个时钟相位信号对时钟输出信号的下降转变进行定时来产生时钟输出信号。替换地，相位选择模块280可通过形成时钟相位信号的逻辑组合来产生时钟输出信号。时钟输出信号可具有与时钟相位信号的占空比不同的占空比。
数据采样器模块210在时钟输出信号的上升沿上对数据输入信号进行采样，以产生数据输出信号。还可使用时钟输出信号的其它边沿。时钟输出信号的触发数据采样器模块210的边沿可被称为前沿。数据采样器模块210可使用例如基于感测放大器的触发器来对数据输入信号进行采样。
相位调节模块260可例如控制时钟输出信号的定时，以使得数据采样器模块210靠近比特时间的中点对数据输入信号进行采样。相位调节模块260可例如确定数据输入信号在时钟周期中何处进行转变，并选择迟半个时钟周期的时钟相位。相位调节模块260可替换地使用数据输入信号在时钟周期中进行转变的时间与时钟输出信号的定时之间的其它偏移。例如，当数据输入信号经过 R-C滤波器时(例如，由于信号路由)，较大的偏移可提供改善的性能。
时钟相位信号的采样值将包括1序列和0序列。例如，当CDR使用八个相位并且时钟相位信号在第一和第二时钟相位信号的上升之间被采样时，采样值将是与第一至第八时钟相位信号相对应的1、0、0、0、0、1、1、1。相位调节模块260可在时钟相位信号的采样值中定位连续的1-0或0-1值，以确定数据输入信号与时钟相位信号之间的定时关系。
相位调节模块260可通过评估时钟相位信号的采样值以确定在数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号，来确定数据输入信号在时钟周期中何处进行转变。相位选择模块280然后可生成时钟输出信号，以使得时钟输出信号的前沿(该前沿触发数据采样器模块210)与在数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号偏移。时钟输出信号的前沿与在数据输入信号的边沿之前上升的时钟相位信号中的最后时钟相位信号的偏移可以是例如半个时钟周期。使用半个时钟周期的偏移使得数据采样器模块210靠近比特时间的中间对数据输入信号进行采样，这是因为半个时钟周期等于或大致等于半个比特时间，并且在数据输入信号的边沿之前上升的时钟相位信号中的最后时钟相位信号靠近比特时间的边沿。还可使用其它偏移，例如基于数据输入信号的波形特性。类似地，相位调节模块260 可通过评估时钟相位信号的采样值以确定在数据输入信号的对应边沿之前下降的时钟相位信号中的最后时钟相位信号，来确定数据输入信号在时钟周期中何处进行转变，其中相位选择模块280生成时钟输出信号，以使得时钟输出信号的前沿与在数据输入信号的边沿之前下降的时钟相位信号中的最后时钟相位信号偏移(与当使用在数据输入信号的边沿之前上升的时钟相位信号中的最后时钟相位信号时偏移不同的量)。
图2的CDR可以几乎瞬时地从数据输入信号中恢复相位。例如，通过数据输入信号的边沿进行采样的时钟相位信号的值可用于在相同时钟周期内或者在一些时钟周期内产生时钟输出信号。CDR快速地改变时钟输出信号的定时的能力允许CDR快速地锁定到新的数据输入信号，并且允许CDR在数据输入信号上存在大量的瞬时定时抖动时可靠地接收数据。
可按许多不同的方式来实现图2的CDR的各模块。在一实施例中，在互补式金属氧化物半导体(CMOS)集成电路中实现CDR。另外，可组合模块中的一些模块(例如，相位调节模块260和相位选择模块280)。
图3是解说图2的CDR的操作的波形图。示例性波形用于具有八个时钟相位的CDR。因此，时钟相位信号(时钟相位0-7)在相位上顺序地偏移八分之一时钟周期。按照命名规范，时钟周期开始于第一时钟相位信号(时钟相位 0)的上升沿。为了解说清楚起见，针对相对于时钟周期小的电路延迟来解说波形；然而，图2的CDR不受此限制。
在时间301处，数据输入信号上升并且在相位采样器模块220中对时钟相位信号进行采样。相位采样器模块220将确定，在时间301处，时钟相位0、1、 6和7为高并且时钟相位2、3、4和5为低。相位调节模块260可评估时钟相位信号的采样值，并确定数据输入信号的边沿出现在时钟相位1的上升沿与时钟相位2的上升沿之间(例如，基于时钟相位1为高并且时钟相位2为低)。基于此，相位调节模块260结合相位选择模块280可选择相位5来产生时钟输出信号。因此，在时间302处，时钟输出信号上升(基于时钟相位5)并且数据采样器模块210在时钟输出信号的上升沿上对数据输入信号进行采样。在时间302处，数据输入信号为高，并且因此CDR将数据输出信号产生为高。
在时间303处，数据输入信号下降。在示例性的波形中，数据输入信号的下降沿未触发相位采样器模块220。因此，相位调节模块260不产生新的相位选择并且再次使用先前所选择的相位。因此，在时间304处，时钟输出信号上升(基于时钟相位5)，并且数据采样器模块210再次对数据输入信号进行采样。在时间304处，数据输入信号为低，并且因此CDR将数据输出信号产生为低。
在时间305处，数据输入信号上升并且在相位采样器模块220中对时钟相位信号进行采样。相位采样器模块220将确定，在时间305处，时钟相位0、5、 6和7为高并且时钟相位1、2、3和4为低。相位调节模块260可评估时钟相位信号的采样值，并确定数据输入信号的边沿出现在时钟相位0的上升沿与时钟相位1的上升沿之间。从时间301到时间305，数据输入信号的定时相对于时钟相位信号已提前。例如，由于定时抖动或时钟相位信号与数据输入信号的数据速率之间的频率差异，数据输入信号与时钟相位信号之间的相对定时可能已改变。基于时钟相位信号的新的采样值，相位调节模块260结合相位选择模块280可选择相位4来产生时钟输出信号。因此，在时间306处，时钟输出信号上升(基于时钟相位4)并且数据采样器模块210在时钟输出信号的上升沿上对数据输入信号进行采样。在时间306处，数据输入信号为高，并且因此 CDR将数据输出信号产生为高。
在数据输入信号的每个后续上升沿处，CDR以类似的方式操作。
图4是根据现已公开的一实施例的另一个时钟和数据恢复电路(CDR)的功能框图。图4的CDR与图2的CDR类似，其中除了所描述的区别以外，类似标记的要素以类似的方式进行操作。图4的CDR包括时钟毛刺抑制模块490。时钟毛刺抑制模块490操作用于防止时钟输出信号中原本由数据输入信号上的大量定时抖动而会引起的毛刺(例如，比期望的历时更短的脉冲)。
图5是解说了在没有时钟毛刺抑制模块490的情况下会引起时钟输出信号上的毛刺的条件下图4的CDR的操作的波形图。还可存在许多其它类似的条件。
在时间501处，数据输入信号上升并且在相位采样器模块220中对时钟相位信号进行采样。相位采样器模块220将确定，在时间501处，时钟相位0、1、 6和7为高并且时钟相位2、3、4和5为低。相位调节模块260可评估经采样的时钟相位信号的值，并确定数据输入信号的边沿出现在时钟相位1的上升沿与时钟相位2的上升沿之间(例如，基于时钟相位1为高并且时钟相位2为低)。基于此，相位调节模块260结合相位选择模块280可选择相位5来产生时钟输出信号。因此，在时间502处，时钟输出信号上升(基于时钟相位5)并且数据采样器模块210在时钟输出信号的上升沿上对数据输入信号进行采样。在时间502处，数据输入信号为高，并且因此CDR将数据输出信号产生为高。
在时间509处，数据输入信号上升并且在相位采样器模块220中对时钟相位信号进行采样。相位采样器模块220将确定，在时间590处，时钟相位1、2、 3和4为高并且时钟相位5、6、7和0为低。相位调节模块260可评估经采样的相位信号的值，并确定数据输入信号的边沿出现在时钟相位4的上升沿与时钟相位5的上升沿之间。从时间501到时间509，数据输入信号的定时相对于时钟相位信号已移位。基于经采样的相位信号的新值，相位调节模块260可选择相位0以用作为时钟输出信号。
然而，时钟相位5会出现在相位调节模块260和相位选择模块280从使用相位5切换到使用相位0之前。这会引起时钟输出信号上的毛刺541。时钟输出信号基于时钟相位5而转变到高电平，并且随后基于对相位0的新的相位选择而转变回到低电平。时钟输出信号上的这种毛刺会引起对使用时钟输出信号的电路的错误操作。
图4的CDR的时钟毛刺抑制模块490操作用于抑制时钟输出信号上的毛刺。在一个实施例中，时钟毛刺抑制模块490使用出现在数据输入信号的转变之后的负向脉冲来抑制时钟输出信号。例如，通过数据输入信号的边沿生成的负向脉冲信号可与来自相位选择模块280的时钟信号进行逻辑与。即，时钟毛刺抑制模块可在数据输入信号的边沿之后的时间区间内抑制时钟输出信号。脉冲的历时可例如被设置为比相位采样器模块220和相位调节模块260的切换延迟更长的历时。
图6是根据现已公开的一实施例的另一个时钟和数据恢复电路(CDR)的功能框图。图6的CDR与图4的CDR类似，其中除了所描述的区别以外，类似标记的要素以类似的方式进行操作。图6的CDR包括时钟毛刺抑制模块690。时钟毛刺抑制模块690耦合在相位调节模块260与相位选择模块280之间。时钟毛刺抑制模块690可通过防止所选择相位的大的改变来防止时钟输出信号中的毛刺。例如，时钟毛刺抑制模块690可允许所选择的相位每比特时间或每次更新仅改变一个相位。其它技术也可用于毛刺抑制。
图7是根据现已公开的一实施例的另一个时钟和数据恢复电路的示意图。图7的时钟和数据恢复电路可以是例如图4的时钟和数据恢复电路的实现方式。图7的时钟和数据恢复电路接收数据输入信号(数据信号)和八个时钟相位信号(CP0-7)，并产生数据输出信号(数据输出)和时钟输出信号(时钟输出)。在图7的实施例中，在逻辑上组合时钟相位信号，以产生具有三个时钟相位的历时的时钟输出信号。
图7的时钟和数据恢复电路包括脉冲发生器模块701。脉冲发生器模块701 接收数据输入信号并产生毛刺抑制脉冲信号(抑制)和采样脉冲信号(采样)。毛刺抑制脉冲信号和采样脉冲信号出现在数据输入信号的边沿之后。脉冲信号可出现在数据输入信号的上升沿、下降沿或者上升沿和下降沿二者之后。脉冲信号的历时根据它们的功能，如下面进一步描述的。
四个相位采样器721-724在采样脉冲信号的上升沿上对时钟相位信号进行采样，以产生时钟相位信号的采样值。因此，可根据相位采样器的定时要求来选择采样脉冲信号的历时。
相位采样器721-724中的每个相位采样器对时钟相位信号的互补(或差分) 对进行采样，并产生表明时钟相位信号的采样值的互补输出。第一相位采样器 721对第一时钟相位信号(CP0)和第五时钟相位信号(CP4)进行采样，并产生第一采样值S0和第五采样值S4；第二相位采样器722对第二时钟相位信号 (CP1)和第六时钟相位信号(CP5)进行采样，并产生第二采样值S1和第六采样值S5；第三相位采样器723对第三时钟相位信号(CP2)和第七时钟相位信号(CP6)进行采样，并产生第三采样值S2和第七采样值S6；并且第四相位采样器724对第四时钟相位信号(CP3)和第八时钟相位信号(CP7)进行采样，并产生第四采样值S3和第八采样值S7。相位采样器中的每个相位采样器可以是例如基于感测放大器的触发器。
在逻辑上组合时钟相位信号的采样值以产生相位选择信号。与门761通过对采样值S0和采样值S6进行逻辑与来产生第一相位选择信号(sel0)；与门 762通过对采样值S1和采样值S7进行逻辑与来产生第二相位选择信号(sel1)；与门763通过对采样值S2和采样值S0进行逻辑与来产生第三相位选择信号 (sel2)；与门764通过对采样值S3和采样值S1进行逻辑与来产生第四相位选择信号(sel3)；与门765通过对采样值S4和采样值S2进行逻辑与来产生第五相位选择信号(sel4)；与门766通过对采样值S5和采样值S3进行逻辑与来产生第六相位选择信号(sel5)；与门767通过对采样值S6和采样值S4 进行逻辑与来产生第七相位选择信号(sel6)；并且与门768通过对采样值S7 和采样值S5进行逻辑与来产生第八相位选择信号(sel7)。
在逻辑上组合时钟相位信号以产生时钟脉冲信号。与门771通过对时钟相位CP0和时钟相位CP2进行逻辑与来产生第一时钟脉冲信号(pls0)；与门 772通过对时钟相位CP1和时钟相位CP3进行逻辑与来产生第二时钟脉冲信号 (pls1)；与门773通过对时钟相位CP2和时钟相位CP4进行逻辑与来产生第三时钟脉冲信号(pls2)；与门774通过对时钟相位CP3和时钟相位CP5进行逻辑与来产生第四时钟脉冲信号(pls3)；与门775通过对时钟相位CP4和时钟相位CP6进行逻辑与来产生第五时钟脉冲信号(pls4)；与门776通过对时钟相位CP5和时钟相位CP7进行逻辑与来产生第六时钟脉冲信号(pls5)；与门777通过对时钟相位CP6和时钟相位CP0进行逻辑与来产生第七时钟脉冲信号(pls6)；并且与门778通过对时钟相位CP7和时钟相位CP1进行逻辑与来产生第八时钟脉冲信号(pls7)。
在逻辑上组合相位选择信号、时钟脉冲信号和毛刺抑制脉冲信号，以产生时钟输出信号。与门781对相位选择sel0和时钟脉冲pls3进行逻辑与；与门 782对相位选择sel1和时钟脉冲pls4进行逻辑与；与门783对相位选择sel2和时钟脉冲pls5进行逻辑与；与门784对相位选择sel3和时钟脉冲pls6进行逻辑与；与门785对相位选择sel4和时钟脉冲pls7进行逻辑与；与门786对相位选择sel5和时钟脉冲pls0进行逻辑与；与门787对相位选择sel6和时钟脉冲 pls1进行逻辑与；并且与门788对相位选择sel7和时钟脉冲pls2进行逻辑与。或门789对与门781-788的输出进行逻辑或。
或门789的输出是具有期望的定时但在一些抖动条件下可能具有毛刺的时钟输出。与门791将或门789的输出与毛刺抑制脉冲信号进行逻辑与，以产生时钟输出信号。毛刺抑制脉冲信号在毛刺可能出现在或门789的输出上的时间为低。因此，或门789的输出上的毛刺在时钟输出信号上被抑制。毛刺可能由于产生相位选择信号的电路(例如，相位采样器721-724和与门761-768) 中的传播延迟而出现。因此，可基于相关联的传播延迟来选择毛刺抑制脉冲信号的历时。
与门791和生成毛刺抑制脉冲信号的脉冲发生器模块701的电路可被认为是毛刺抑制功能。与门781-788和或门789可被认为是相位选择模块。与门 761-768可被认为是相位调节模块，其中与门761-768提供对时钟相位信号的采样值的评估，以确定在数据输入信号的边沿之前上升的时钟相位信号中的最后时钟相位信号以及与门761-768之间的连接，并且与门781-788提供与在数据输入信号的边沿之后上升的时钟相位信号中的最后时钟相位信号的偏移。
数据采样器模块710在时钟输出信号的上升沿上对数据输入信号的值进行采样。
可按许多不同的方式来实现图7的CDR。在一个实施例中，在CMOS集成电路中实现CDR。图7中所解说的CDR应当被解释为功能表示。例如可利用其它逻辑单元来实现CDR。另外，缓冲器可被包括在各个信号路径上。
图8是根据现已公开的一实施例的脉冲发生器模块的示意图。脉冲发生器模块可用作为图7的时钟和数据恢复电路中的脉冲发生器模块701。
脉冲发生器模块接收数据输入信号(数据输入)并产生毛刺抑制脉冲信号 (抑制)和采样脉冲信号(采样)。双沿选择控制信号(双沿选择)控制脉冲信号是在数据输入信号的上升沿上产生还是在数据输入信号的上升沿和下降沿二者上产生。复用器827选择异或门821的输出(用于双沿触发的脉冲)或者与门823的输出(用于上升沿触发的脉冲)。
当双沿选择控制信号是0时，在数据输入信号的上升沿上使用与门823 产生脉冲。与门823对数据输入信号与数据输入信号的经延迟和反相副本进行逻辑与。延迟元件810接收数据输入信号并产生数据输入信号的经延迟副本作为其输出。例如可使用反相器链来实现延迟元件810。反相器825接收数据输入信号的经延迟副本并产生数据输入信号的经延迟和反相副本。
当双沿选择控制信号是1时，在数据输入信号的上升沿和下降沿二者上使用异或门821产生脉冲。异或门821接收数据输入信号并从延迟元件810接收数据输入信号的经延迟副本。
复用器827的输出由缓冲器831缓冲，以驱动采样脉冲信号。缓冲器831 提供对接收采样脉冲信号的电路(例如，图7的相位采样器721-724)的负载的驱动。采样脉冲信号的历时大致等于延迟元件810的延迟。历时可能在某种程度上由于其它传播延迟(例如，反相器825的传播延迟)而不同。
毛刺抑制脉冲信号由或非门835产生。或非门835对复用器827的输出和采样脉冲信号的经缓冲副本进行逻辑或非。缓冲器833接收采样脉冲信号并产生经缓冲副本。缓冲器831和缓冲器833的延迟使毛刺抑制脉冲信号的历时延长超出采样脉冲信号的历时。
图9是解说在没有时钟毛刺抑制功能的情况下会引起时钟输出信号上的毛刺的条件下图7的时钟和数据恢复电路的操作的波形图。还可存在许多其它类似的条件。图9的波形图还用于对时钟相位信号进行采样由数据输入信号的双沿触发的情况。
在时间901处，数据输入信号上升触发了采样脉冲信号上和毛刺抑制脉冲信号上的脉冲。采样脉冲信号触发相位采样器721-724对时钟相位信号进行采样。相位采样器721-724将确定，在时间901处，时钟相位CP0、CP1、CP6 和CP7为高，并且时钟相位CP2、CP3、CP4和CP5为低，并且采样值S0-S7 将被设置为相应的值。
相位选择信号是成对活跃的。在时间901处触发的经采样的时钟相位信号使得与门761和与门762在相位选择sel0和相位选择sel1上产生高输出。其它相位选择信号为低。
时钟脉冲信号由与门771-778产生。经过与运算的时钟相位信号使得时钟脉冲信号具有两个相位的历时(四分之一时钟周期)。例如，时钟脉冲pls2由与门773产生，而与门773对时钟脉冲CP2和时钟脉冲CP4进行逻辑与。因此，时钟脉冲pls2在时钟相位CP2的前一半和时钟相位CP4的前一半期间是活跃的。其它时钟相位信号具有相应的定时。
与门781-788和或门789在逻辑上组合相位选择信号和时钟脉冲信号，以产生非毛刺抑制的时钟输出信号(时钟输出′)。在时间901处触发的相位选择不引起时钟毛刺，因此时钟输出信号匹配非毛刺抑制的时钟输出信号。相位选择sel0和相位选择sel1上的高电平使得与门781传递时钟脉冲pls3并且与门782传递时钟脉冲pls4，而时钟脉冲pls3和pls4由或门789进行逻辑或，以产生时钟输出信号，该时钟输出信号在时钟脉冲pls3和时钟脉冲pls4两者的活跃时间期间是活跃的(在时间905处开始)。时钟输出信号具有三个相位或者时钟相位信号的周期的3/8的占空比。
在时间905之后不久，时钟输出信号上升(由时钟相位CP5触发)并且数据采样器模块710在时钟输出信号的上升沿上对数据输入信号进行采样。在时间905处，数据输入信号为高，并且因此CDR将数据输出信号产生为高。
在时间911处，数据输入信号下降触发了采样脉冲信号上和毛刺抑制脉冲信号上的脉冲。采样脉冲信号触发相位采样器721-724对时钟相位信号进行采样。相位采样器721-724将确定，在时间911处，时钟相位CP1、CP2、CP3 和CP4为高，并且时钟相位CP0、CP5、CP6和CP7为低。在时间911处的数据输入信号与时钟相位信号之间的定时关系已从时间901处的定时关系移位。
在时间911处触发的经采样的时钟相位信号使得与门764和与门765在相位选择sel3和相位选择sel4上产生高输出。其它相位选择信号为低。
相位选择sel3和相位选择sel4上的高电平使得与门784传递时钟脉冲pls6 并且与门785传递时钟脉冲pls7，而时钟脉冲pls6和pls7由或门789进行逻辑或，以产生时钟输出信号，该时钟输出信号在时钟脉冲pls6和时钟脉冲pls7 两者的活跃时间期间是活跃的(在时间915处开始)。
在时间915之后不久，时钟输出信号上升(由时钟相位CP7触发)并且数据采样器模块710在时钟输出信号的上升沿上对数据输入信号进行采样。在时间915处，数据输入信号为低，并且因此CDR将数据输出信号产生为低。
在图9中所解说的定时中，时钟脉冲pls3在相位选择sel0切换到低之前上升(在时间911处数据输入信号的上升之后)。这触发了在时间913处开始的毛刺。当相位选择sel0切换到低时，非毛刺抑制的时钟输出信号上的毛刺结束。该毛刺由与门791抑制，该与门791将非毛刺抑制的时钟输出信号与来自脉冲发生器模块701的时钟毛刺抑制信号进行逻辑与。在非毛刺抑制的时钟输出信号上的毛刺的历时期间时钟毛刺抑制信号为低。时钟毛刺抑制信号由数据输入信号的边沿触发为低电平，并且可至少在直到相位选择信号切换到它们的新值之前保持为低。
图10是根据现已公开的一实施例的用于时钟和数据恢复的过程的流程图。可例如使用图2的时钟和数据恢复电路、图4的时钟和数据恢复电路或者图6的时钟和数据恢复电路来实现该过程。
在步骤1010中，该过程在数据输入信号的边沿上对时钟相位信号的值进行采样。例如，图8的脉冲发生器模块可用于生成采样脉冲信号，该采样脉冲信号由图7的CDR的相位采样器721-724用于对时钟相位信号进行采样。
在步骤1020中，该过程评估来自步骤1010的时钟相位信号的采样值，以确定数据输入信号与时钟相位信号之间的定时关系。例如，图2的CDR的相位调节模块260可通过评估时钟相位信号的采样值以确定在数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号，来确定定时关系。
在步骤1030中，该过程基于数据输入信号与时钟相位信号之间所确定的定时关系，使用时钟相位信号来产生时钟输出信号。例如，图2的CDR的相位选择模块280可产生具有前沿的时钟输入信号，该前沿是在数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号之后的半个时钟周期。
在步骤1040中，该过程在时钟输出信号的边沿上对数据输入信号进行采样，以产生数据输出信号。例如，该过程可使用数据采样器模块210(其可以是图2的CDR的感测放大器类型的触发器)在时钟输出信号的上升沿上对数据输入信号进行采样。
可例如通过添加或更改步骤来修改图10的过程。例如，可添加用于抑制时钟输出信号上的毛刺的步骤。另外，诸步骤可被并发地执行。
虽然上面描述了特定的实施例，但许多变型是可能的，包括例如具有不同的信号极性和不同数量的时钟相位的那些变型。此外，被描述为由一个模块执行的功能可移动到另一个模块或者跨模块分布。例如，可组合图4的相位调节模块260、相位选择模块280和时钟毛刺抑制模块490。另外，各实施例的特征可在与以上描述的不同的组合中组合。
提供前面对所公开的实施例的描述是为了使本领域任何技术人员皆能制作或使用本发明。对这些实施例的各种修改对本领域技术人员来说将是显而易见的，且本文所描述的一般原理可被应用于其它实施例而不背离本发明的精神或范围。因此，将理解本文给出的描述和附图表示本发明的当前优选实施例并且代表本发明所广泛地构想的主题。将进一步理解本发明的范围完全涵盖可对本领域技术人员显而易见的其它实施例，并且本发明的范围相应地除了所附权利要求之外不受任何限制。

Claims (26)

1.一种用于使用时钟相位信号从串行数据输入信号中恢复时钟和数据的电路，所述数据输入信号包含串行数据流，所述时钟相位信号以大致与所述数据输入信号的数据速率匹配的频率振荡，并且所述时钟相位信号在相位上相等地间隔，所述电路包括：
相位采样器，其被配置成：在数据输入信号的边沿上对时钟相位信号的值进行采样；
相位调节器，其被配置成：评估所述时钟相位信号的采样值，以确定在所述数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号，并且利用在所述数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号来确定所述数据输入信号与所述时钟相位信号之间的定时关系；
相位选择器，其被配置成：基于由所述相位调节器确定的所述数据输入信号与所述时钟相位信号之间的定时关系，使用所述时钟相位信号来产生时钟输出信号；以及
数据采样器，其被配置成：通过在所述时钟输出信号的边沿上对所述数据输入信号进行采样，来产生数据输出信号。
2.如权利要求1所述的电路，其特征在于，所述相位选择器被进一步配置成：产生所述时钟输出信号以具有前沿，所述前沿与在所述数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号具有预定的偏移。
3.如权利要求2所述的电路，其特征在于，所述预定的偏移等于所述时钟相位信号的周期的一半。
4.如权利要求1所述的电路，其特征在于，进一步包括毛刺抑制模块，其被配置成：抑制所述时钟输出信号上的毛刺。
5.如权利要求4所述的电路，其特征在于，所述毛刺抑制模块在所述数据输入信号的边沿之后的时间区间内抑制所述时钟输出信号。
6.如权利要求1所述的电路，其特征在于，所述时钟相位信号的数量是八。
7.如权利要求6所述的电路，其特征在于，所述时钟输出信号具有所述时钟相位信号的周期的3/8的占空比。
8.如权利要求1所述的电路，其特征在于，所述相位采样器被配置成：在所述数据输入信号的上升沿和下降沿上对所述时钟相位信号的值进行采样。
9.如权利要求1所述的电路，其特征在于，进一步包括脉冲发生器模块，其被配置成：在所述数据输入信号的边沿上生成采样脉冲信号，并且其中，所述相位采样器被配置成：由所述采样脉冲信号触发，对所述时钟相位信号的值进行采样。
10.如权利要求9所述的电路，其特征在于，所述脉冲发生器模块被进一步配置成：生成毛刺抑制脉冲信号，并且所述时钟和数据恢复电路进一步包括毛刺抑制模块，所述毛刺抑制模块被配置成：使用所述毛刺抑制脉冲信号来抑制所述时钟输出信号上的毛刺。
11.一种用于从数据输入信号中恢复时钟和数据的方法，所述方法包括：
在所述数据输入信号的边沿上对时钟相位信号的值进行采样；
评估所述时钟相位信号的采样值，以确定在所述数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号；
利用在所述数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号来确定所述数据输入信号与所述时钟相位信号之间的定时关系；
基于所述数据输入信号与所述时钟相位信号之间所确定的定时关系，使用所述时钟相位信号来产生时钟输出信号；以及
在所述时钟输出信号的边沿上对所述数据输入信号进行采样，以产生数据输出信号。
12.如权利要求11所述的方法，其特征在于，产生所述时钟输出信号包括：产生所述时钟输出信号以具有前沿，所述前沿与在所述数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号具有预定的偏移。
13.如权利要求12所述的方法，其特征在于，所述预定的偏移等于所述时钟相位信号的周期的一半。
14.如权利要求11所述的方法，其特征在于，进一步包括：抑制所述时钟输出信号上的毛刺。
15.如权利要求14所述的方法，其特征在于，抑制毛刺包括：在所述数据输入信号的边沿之后的时间区间内抑制所述时钟输出信号。
16.如权利要求11所述的方法，其特征在于，所述时钟相位信号的值在所述数据输入信号的上升沿和下降沿上被采样。
17.如权利要求11所述的方法，其特征在于，进一步包括：在所述数据输入信号的边沿上生成采样脉冲信号，并且其中，对所述时钟相位信号的值的采样使用所述采样脉冲信号。
18.如权利要求17所述的方法，其特征在于，进一步包括：
生成毛刺抑制脉冲信号；以及
使用所述毛刺抑制脉冲信号来抑制所述时钟输出信号上的毛刺。
19.一种用于从数据输入信号中恢复时钟和数据的设备，所述设备包括：
用于在所述数据输入信号的边沿上对时钟相位信号的值进行采样的装置；
用于评估所述时钟相位信号的采样值，以确定在所述数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号，并且利用在所述数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号来确定所述数据输入信号与所述时钟相位信号之间的定时关系的装置；
用于基于所述数据输入信号与所述时钟相位信号之间所确定的定时关系，使用所述时钟相位信号来产生时钟输出信号的装置；以及
用于在所述时钟输出信号的边沿上对所述数据输入信号进行采样，以产生数据输出信号的装置。
20.如权利要求19所述的设备，其特征在于，所述用于产生时钟输出信号的装置产生所述时钟输出信号以具有前沿，所述前沿与在所述数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号具有预定的偏移。
21.如权利要求20所述的设备，其特征在于，所述预定的偏移等于所述时钟相位信号的周期的一半。
22.如权利要求19所述的设备，其特征在于，进一步包括：用于抑制所述时钟输出信号上的毛刺的装置。
23.如权利要求22所述的设备，其特征在于，所述用于抑制毛刺的装置在所述数据输入信号的边沿之后的时间区间内抑制所述时钟输出信号。
24.如权利要求19所述的设备，其特征在于，所述用于采样的装置在所述数据输入信号的上升沿和下降沿上对所述时钟相位信号的值进行采样。
25.如权利要求19所述的设备，其特征在于，进一步包括脉冲发生器模块，其被配置成：在所述数据输入信号的边沿上生成采样脉冲信号，并且其中，由所述采样脉冲信号触发，所述用于采样的装置对所述时钟相位信号的值进行采样。
26.如权利要求25所述的设备，其特征在于，所述脉冲发生器模块被进一步配置成：生成毛刺抑制脉冲信号，并且所述设备进一步包括：用于使用所述毛刺抑制脉冲信号来抑制所述时钟输出信号上的毛刺的装置。
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