JP6512835B2 - Dll回路及びディスプレイドライバ - Google Patents
Dll回路及びディスプレイドライバ Download PDFInfo
- Publication number
- JP6512835B2 JP6512835B2 JP2015008573A JP2015008573A JP6512835B2 JP 6512835 B2 JP6512835 B2 JP 6512835B2 JP 2015008573 A JP2015008573 A JP 2015008573A JP 2015008573 A JP2015008573 A JP 2015008573A JP 6512835 B2 JP6512835 B2 JP 6512835B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay
- circuit
- phase
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
以下、本発明の実施例を図面を参照しつつ詳細に説明する。図1は、本発明に係るCDR(Clock Data Recovery)回路10の構成を示すブロック図である。
本発明の実施例2に係るCDR回路10は、位相遅延回路19の内部構成において実施例1と異なる。位相遅延回路19は、図9に示すように、遅延回路21〜38と、ノイズ補正回路44とを有する。
11 遷移検出回路
12 クロック生成回路
13 周波数検出回路
14 遅延クロック信号選択回路
15 EN信号生成回路
16 DLL回路
17 位相比較回路
18 チャージポンプ
19 位相遅延回路
21〜38 遅延回路
41〜44 ノイズ補正回路
51〜53 トランジスタ
54 インバータ
61〜63 トランジスタ
64、65 インバータ
66 SRラッチ
67、68 NOR回路
Claims (12)
- 基準クロック信号に応じて夫々位相の異なる複数の遅延クロック信号を生成する位相遅延回路と、
前記複数の遅延クロック信号のうちの1を比較対象クロック信号として、前記基準クロック信号と前記比較対象クロック信号との位相差を比較する位相比較回路と、
前記位相比較回路の比較結果に応じて、前記複数の遅延クロック信号の位相を補正する位相制御電圧を生成するチャージポンプと、
を含み、
前記位相遅延回路は、
互いに縦列に接続され、前記位相制御電圧に応じて、入力端子に供給された信号のフロントエッジ部を所定時間だけ遅延させた信号を生成し、遅延信号ラインを介して次段の入力端子に供給するとともに前記複数の遅延クロック信号として夫々出力する複数の遅延回路と、
前記複数の遅延クロック信号のうち前記比較対象クロック信号よりも遅延した位相を有する遅延クロック信号とは逆相の補正クロック信号を生成する少なくとも1の補正回路と、
を含み、
前記補正回路は、
入力端子と、
相補的にオン状態となる第1及び第2トランジスタと、
前記第1及び第2トランジスタの間に接続され、前記位相制御電圧が入力されるゲートを有する第3トランジスタと、
前記入力端子に入力された信号の信号レベルを反転して、反転信号を前記第1及び第2トランジスタのゲートに供給するインバータと、
を含むことを特徴とするDLL回路。 - 前記位相遅延回路は、前記複数の遅延回路のうち前記比較対象クロック信号を生成する遅延回路よりも後段のn個(nは自然数)の遅延回路に対応したn個の前記補正回路を含むことを特徴とする請求項1に記載のDLL回路。
- 前記補正回路は、前記反転信号の立下りエッジ部を所定時間だけ遅延させた信号を生成し、前記補正クロック信号として出力することを特徴とする請求項1または2に記載のDLL回路。
- 前記位相遅延回路は、前記複数の遅延クロック信号のうち前記比較対象クロック信号を生成する遅延回路よりも後段のn個(nは自然数)の遅延回路が生成するn個の遅延クロック信号の位相を合成した信号とは逆相の補正クロック信号を生成する1の前記補正回路を含むことを特徴とする請求項1に記載のDLL回路。
- 前記補正回路は、前記入力端子に入力された2の信号の位相を合成した位相合成信号を生成するSRラッチを含むことを特徴とする請求項4に記載のDLL回路。
- 前記補正回路は、前記複数の遅延回路の数より少ない数で設けられ、
前記補正回路は、前記複数の遅延回路の一端側から各遅延回路に対応するように接続される請求項1から5のいずれか1つに記載のDLL回路。 - 基準遷移周期毎にデータの値が遷移する基準遷移部を含むデータ系列からなる入力データ信号から基準クロック信号を再生するクロックデータリカバリ回路が形成されているディスプレイドライバであって、
前記クロックデータリカバリ回路は、
前記入力データ信号中のデータの値の遷移を検出して遷移検出信号を生成する遷移検出回路と、
イネーブル信号に応じて前記遷移検出信号中から前記基準遷移部を取り込み、この基準遷移部に同期した信号を前記基準クロック信号として生成するクロック生成回路と、
前記基準クロック信号に基づいて夫々異なる位相を有する複数の遅延クロック信号を生成するDLL回路と、
前記複数の遅延クロック信号に基づいて基準データ周期を検出する周波数検出回路と、
前記基準データ周期と前記複数の遅延クロック信号とに基づいて前記イネーブル信号を生成するイネーブル信号生成回路と、
を含み、
前記DLL回路は、
基準クロック信号に応じて夫々位相の異なる複数の遅延クロック信号を生成する位相遅延回路と、
前記複数の遅延クロック信号のうちの1を比較対象クロック信号として、前記基準クロック信号と前記比較対象クロック信号との位相差を比較する位相比較回路と、
前記位相比較回路の比較結果に応じて、前記遅延クロック信号各々の位相を補正する位相制御電圧を生成するチャージポンプと、
を含み、
前記位相遅延回路は、
互いに縦列に接続され、前記位相制御電圧に応じて、入力端子に供給された信号のフロントエッジ部を所定時間だけ遅延させた信号を生成し、遅延信号ラインを介して次段の入力端子に供給するとともに前記複数の遅延クロック信号として夫々出力する複数の遅延回路と、
前記複数の遅延クロック信号のうち前記比較対象クロック信号よりも遅延した位相を有する遅延クロック信号とは逆相の補正クロック信号を生成する少なくとも1の補正回路と、
を含むことを特徴とするディスプレイドライバ。 - 前記位相遅延回路は、前記複数の遅延回路のうち前記比較対象クロック信号を生成する遅延回路よりも後段のn個(nは自然数)の遅延回路に対応したn個の前記補正回路を含むことを特徴とする請求項7に記載のディスプレイドライバ。
- 前記補正回路の各々は、
入力端子と、
相補的にオン状態となる第1及び第2トランジスタと、
前記第1及び第2トランジスタの間に接続され、前記位相制御電圧をゲートに受ける第3トランジスタと、
前記入力端子に入力された信号の信号レベルを反転して、反転信号を前記第1及び第2トランジスタのゲートに供給するインバータと、
を含み、
前記反転信号の立下りエッジ部を所定時間だけ遅延させた信号を生成し、前記補正クロック信号として出力することを特徴とする請求項8に記載のディスプレイドライバ。 - 前記位相遅延回路は、前記複数の遅延クロック信号のうち前記比較対象クロック信号を生成する遅延回路よりも後段のn個(nは自然数)の遅延回路が生成するn個の遅延クロック信号の位相を合成した信号とは逆相の補正クロック信号を生成する1の前記補正回路を含むことを特徴とする請求項7に記載のディスプレイドライバ。
- 前記補正回路は、
入力端子と、
相補的にオン状態となる第1及び第2トランジスタと、
前記第1及び第2トランジスタの間に接続され、前記位相制御電圧をゲートに受ける第3トランジスタと、
前記入力端子に入力された2の信号の位相を合成した位相合成信号を生成するSRラッチと、
前記位相合成信号の信号レベルを反転して、反転信号を前記第1及び第2トランジスタに供給するインバータと、
を含み、
前記反転信号の立下りエッジ部を所定時間だけ遅延させた信号を生成し、前記補正クロック信号として出力することを特徴とする請求項10に記載のディスプレイドライバ。 - 第1遅延クロック信号を生成する第1遅延回路と、
前記第1遅延回路に接続され、前記第1遅延回路からの前記第1遅延クロック信号に基づいて、前記第1遅延クロック信号より遅延した第2遅延クロック信号を生成する第2遅延回路と、
前記第1遅延回路に接続され、基準クロック信号の位相と、前記第1遅延クロック信号の位相とを比較する位相比較回路と、
前記位相比較回路と前記第1遅延回路との間に電気的に接続され、前記位相比較回路からの第1信号に基づいて前記第1遅延クロック信号の位相を補正する位相制御電圧を生成するチャージポンプと、
前記チャージポンプに接続され、前記チャージポンプからの前記位相制御電圧に基づいて生成された前記第2遅延クロック信号とは逆相の補正クロック信号を生成する補正回路と、
を含み、
前記第1及び第2遅延回路は、
第1入力端子と、
相補的にオン状態となる第1及び第2トランジスタと、
前記第1及び第2トランジスタの間に接続され、前記位相制御電圧が入力される第3トランジスタと、
をそれぞれ含み、
前記補正回路は、
第2入力端子と、
相補的にオン状態となる第4及び第5トランジスタと、
前記第4及び第5トランジスタの間に接続され、前記位相制御電圧が入力される第6トランジスタと、
前記第2入力端子に入力された信号の信号レベルを反転して、反転信号を前記第4及び第5トランジスタに供給するインバータと、
を含むDLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015008573A JP6512835B2 (ja) | 2015-01-20 | 2015-01-20 | Dll回路及びディスプレイドライバ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015008573A JP6512835B2 (ja) | 2015-01-20 | 2015-01-20 | Dll回路及びディスプレイドライバ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016134786A JP2016134786A (ja) | 2016-07-25 |
JP6512835B2 true JP6512835B2 (ja) | 2019-05-15 |
Family
ID=56464515
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015008573A Active JP6512835B2 (ja) | 2015-01-20 | 2015-01-20 | Dll回路及びディスプレイドライバ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6512835B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106849942B (zh) * | 2016-12-29 | 2020-10-16 | 北京时代民芯科技有限公司 | 一种超高速低抖动多相位时钟电路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000066761A (ja) * | 1998-08-21 | 2000-03-03 | Nec Corp | ディジタル回路 |
JP4449193B2 (ja) * | 2000-08-01 | 2010-04-14 | ソニー株式会社 | 遅延回路、電圧制御遅延回路、電圧制御発振回路、遅延調整回路、dll回路及びpll回路 |
JP3542973B2 (ja) * | 2001-03-06 | 2004-07-14 | エヌイーシーシステムテクノロジー株式会社 | 高速信号回路 |
JP5097508B2 (ja) * | 2007-11-07 | 2012-12-12 | ラピスセミコンダクタ株式会社 | 遅延ロックループ回路 |
JP2010119061A (ja) * | 2008-11-14 | 2010-05-27 | Panasonic Corp | Dll回路、pll回路 |
JP2012044446A (ja) * | 2010-08-19 | 2012-03-01 | Renesas Electronics Corp | クロックデータリカバリ回路 |
JP6121135B2 (ja) * | 2012-10-31 | 2017-04-26 | ラピスセミコンダクタ株式会社 | 同期化回路及びこれを含むクロックデータリカバリ回路 |
-
2015
- 2015-01-20 JP JP2015008573A patent/JP6512835B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016134786A (ja) | 2016-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102222622B1 (ko) | 지연 고정 루프 회로 | |
JP5579625B2 (ja) | 遅延同期ループを基礎としたクロック復元部が具備された受信部装置 | |
KR101331442B1 (ko) | 듀티 싸이클 보정기능이 루프 내에 내장된 지연고정루프 | |
US7633324B2 (en) | Data output strobe signal generating circuit and semiconductor memory apparatus having the same | |
JP6121135B2 (ja) | 同期化回路及びこれを含むクロックデータリカバリ回路 | |
US7492200B2 (en) | Delayed locked loop (DLL) | |
US7548101B2 (en) | Delay locked loop circuit for semiconductor memory apparatus | |
US7535270B2 (en) | Semiconductor memory device | |
US8710886B2 (en) | Semiconductor memory device and method for driving the same | |
US8581650B2 (en) | Duty cycle correction circuit and delay locked loop circuit including the same | |
JP6264852B2 (ja) | タイミング調整回路および半導体集積回路装置 | |
US20030052719A1 (en) | Digital delay line and delay locked loop using the digital delay line | |
US9484931B2 (en) | Delay locked loop circuit and operation method thereof | |
US20070081618A1 (en) | Apparatus and method for recovering clock and data | |
US7652512B2 (en) | Clock synchronizing circuit | |
US9356610B1 (en) | Clock data recovery circuit and semiconductor device | |
JP6512835B2 (ja) | Dll回路及びディスプレイドライバ | |
US20070216456A1 (en) | Delay locked loop and method of locking a clock signal | |
US8786340B1 (en) | Apparatuses, methods, and circuits including a delay circuit having a delay that is adjustable during operation | |
KR100845784B1 (ko) | 지연 고정 루프의 지연 장치 | |
KR100965762B1 (ko) | 병렬-직렬 변환회로 | |
KR100915820B1 (ko) | 펄스 발생 회로 및 이를 포함하는 듀티 사이클 보정 장치 | |
JP5149631B2 (ja) | 半導体メモリ装置 | |
KR100685604B1 (ko) | 지터 성분이 감소된 내부 클럭 신호를 발생하는 dll | |
US8823429B1 (en) | Data transition density normalization for half rate CDRs with bang-bang phase detectors |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171030 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180823 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180911 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181105 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190312 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190409 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6512835 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |