JP2000066761A - ディジタル回路 - Google Patents

Abstract

(57)【要約】 【課題】クロック回路からのノイズ放射を抑制しノイズ
放射規格値を満足する情報処理機器等の電子装置の提
供。 【解決手段】ディジタル回路７は、発振器１と、発振器
１からの出力がクロック信号として供給され該クロック
信号に同期して動作するクロック負荷回路２とを備えた
第１のクロック回路３と、第１のクロック回路３の発振
器１の出力を基準信号として入力とし該基準信号に同期
した信号に対してπラジアン位相がずれた信号を出力す
る位相制御発振回路４と、位相制御発振回路４の出力が
クロック信号として供給され該クロック信号に同期して
動作する第２のクロック負荷回路５とを備えた第２のク
ロック回路６と、を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子回路装置に関
し、特に、クロック制御回路に関する。

【０００２】

【従来の技術】情報処理機器等ディジタル回路を備えた
電子装置において、ディジタル回路は、発振器の出力信
号をクロック源又はクロック基準信号源とし、そのクロ
ック信号を使用するクロック負荷回路から成る複数のク
ロック回路を備えて構成されている。図４に、従来のデ
ィジタル回路の構成の一例を示す。図４を参照すると、
このディジタル回路４７は、発振器４１とクロック負荷
回路４２とを備えた第１のクロック回路４３と、発振器
４４とクロック負荷回路４５とを備えた第２のクロック
回路４６とを備え、第１、第２のクロック回路４３、４
６は隣接配置されている。

【０００３】図５に、従来のディジタル回路の別の構成
例を示す。図５を参照すると、このディジタル回路５７
は、発振器５１とクロック負荷回路５とを備えた第１の
クロック回路５３と、これに隣接して、クロック負荷回
路５５を備えた第２のクロック回路５６を備え、クロッ
ク負荷回路５５は、第１のクロック回路の発振器５１と
信号接続線５４で接続されている。

【０００４】なお、電子回路から放射される電磁波放射
ノイズを低減するＥＭＩ対策回路として例えば特開平９
−２６９８４６号公報には、マスタクロック信号をバッ
ファとインバータでデバイスに供給するクロックと反転
クロックとに分配しクロック信号配線と反転クロック信
号配線を平行且つ同長とし終端抵抗で終端させる回路構
成が提案されている。

【０００５】また特開平９−２０５２９０号公報には、
基板の一方の面に電源層、他方の面にグランド層が設け
られた回路基板において、該回路基板の周辺部を微少部
分に区分し、隣接する微少部分間で輻射する電磁波の位
相が逆位相となるように、導体パターンが交互に配置さ
れている回路基板が提案されている。

【０００６】なお、特開平５−２６８０７９号公報に
は、周波数合成用回路として、発振器の出力を遅延させ
る遅延回路を位相同期回路の位相弁別器の前段に備えた
構成が開示されている。

【０００７】

【発明が解決しようとする課題】上記したディジタル回
路は下記記載の問題点を有している。

【０００８】第１の問題点は、図４に示したディジタル
回路４７内に設置された第１、第２のクロック回路４
３、４６は、同一機能で動作する。しかしながら、第
１、第２のクロック回路４３、４６のそれぞれの発振器
４１と発振器４４は個別動作であり、同期等の動作は行
われていない。

【０００９】ディジタル回路において、回路に高周波電
流が流れるとノイズ放射が起こるが、第１、第２のクロ
ック回路４３、４６は、それぞれの動作に応じたノイズ
が放射され、ディジタル回路４７としては、第１のクロ
ック回路４３のノイズ電力と第２のクロック回路４６の
ノイズ電力が合成されたノイズ放射となる。

【００１０】そしてクロック回路が複数台あるディジタ
ル回路では、その台数分の合成電力がノイズ放射とな
り、情報処理機器等の装置として規定されているノイズ
放射限度値を越えてしまう場合さえある。

【００１１】その理由は、各々のクロック回路は、発振
器の出力信号をクロック源として、回路内同期動作を行
っている。他のクロック回路も独自の発振器の出力信号
をクロック源として動作しており、クロック回路間の同
期動作は行われていない。

【００１２】このため、一方のクロック回路からのノイ
ズ放射は、他方のクロック回路で打ち消されることは常
時期待できず、最悪の場合、すべてのクロック回路から
のノイズ電力の総和のノイズ放射となる。

【００１３】第２の問題点は、図５に示したディジタル
回路５７内に設置された第１、第２のクロック回路５
３、５６は、第１のクロック回路の発振器５１の発振信
号を共通のクロック源として動作しており、第１、第２
のクロック回路５３、５６は同期して動作している。ク
ロック回路で流れる高周波電流により発生したノイズ
は、複数のクロック回路からのノイズと合成される。そ
の場合、最悪条件である、すべてのクロック回路ノイズ
電力の総和となる。

【００１４】その理由は、一つの発振器の発振信号を共
通のクロック源とし、すべてのクロック回路は同期動作
を行っているため、ノイズ振幅の最大値は、すべてのク
ロック回路で一致する。このため、ディジタル回路とし
てのノイズ放射は、すべてのクロック回路からのノイズ
電力の総和となる。

【００１５】また第３の問題点として、上記特開平９−
２６９８４６号公報に記載されるＥＭＩ対策回路におい
ては、インバータで反転クロック信号を生成し終端抵抗
で終端させており、発振器の発振信号を反転させるイン
バータ回路及びその信号終端を行う終端抵抗がクロック
回路とは別に必要になり、余分な回路面積の増加とな
る。更に、反転クロック信号を終端抵抗で終端させるま
での回路構成によって、クロック信号回路のノイズ放射
は抑制することができるが、終端回路以降のクロック回
路からのノイズ放射を抑制することはできない。

【００１６】さらに第４の問題点として、上記特開平９
−２０５２９０号公報に提案されている回路基板におい
ては、導体パターンが交互に配置されており、クロック
信号用導体パターンを配線設計する場合、導体パターン
からのノイズ放射をうち消すために交互に配線しなけれ
ばならない。このような配線形態は、すべてのクロック
回路に適用することはできず、特に集積度の高いクロッ
ク回路では、パターンの制約上、交互配線ができない。

【００１７】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、クロック回路から
のノイズ放射を抑制しノイズ放射規格値を満足する情報
処理機器等の電子装置を提供することにある。

【００１８】本発明はノイズ放射の信頼性を向上する情
報処理機器等の装置を提供することもその目的としてい
る。

【００１９】

【課題を解決するための手段】前記目的を達成する本発
明は、第１のクロック回路が発振器と前記発振器を備
え、第２のクロック回路が、前記第１のクロック回路の
発振器の出力を基準信号として入力する位相同期型発振
器と、前記位相同期型発振器の出力を遅延させる遅延回
路と、を備えて構成される。

【００２０】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、ディジタル回路（７）は、発振器（１）と、発振器
（１）からの出力がクロック信号として供給され該クロ
ック信号に同期して動作するクロック負荷回路（２）と
を備えた第１のクロック回路（３）と、第１のクロック
回路（３）の発振器（１）の出力を基準信号として入力
とし該基準信号に同期した信号に対してπラジアン位相
がずれた信号を出力する位相制御発振回路（４）と、位
相制御発振回路（４）の出力がクロック信号として供給
され該クロック信号に同期して動作する第２のクロック
負荷回路（５）とを備えた第２のクロック回路（６）
と、を含む。

【００２１】本発明の実施の形態において、位相制御発
振回路は、位相同期ループ（ＰＬＬ）回路と、位相同期
ループ回路の出力を入力としπラジアン分位相がずれた
信号を出力する遅延回路と、を備える。

【００２２】また、本発明の実施の形態においては、第
１クロック回路（３）と第２のクロック回路（６）より
なるクロック回路対を単位として該クロック回路対を複
数組備えた構成としてもよい。

【００２３】第１のクロック回路（３）から放射される
ノイズはその振幅の最大値が、位相がπラジアン遅れた
第２のクロック回路（６）から放射されるノイズの最小
値に一致し、第１のクロック回路（３）から放射される
ノイズ振幅の最小値が、位相がπラジアン遅れた第２の
クロック回路（６）から放射されるノイズの最大値に一
致することでノイズ放射が相殺される。これにより、デ
ィジタル回路を用いる情報処理機器等の装置が、規格値
以下のノイズ放射での動作実現を可能としている。

【００２４】

【実施例】本発明の実施例について図面を参照して詳細
に説明する。図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、本発明の一実施例は、発振
器１と、クロック負荷回路２から構成される第１のクロ
ック回路３と、位相制御発振器４とクロック負荷回路５
とから構成される第２のクロック回路６と、を備え、第
１のクロック回路３の発振器１と、第２のクロック回路
の位相制御発振器４は信号接続線８で接続されている。

【００２５】図２は、本発明の一実施例における位相制
御発振器４の構成の一例を示す図である。図２を参照す
ると、第１のクロック回路３の発振器１は、信号接続線
８を介して、位相制御発振器４の第１の分周器２１に接
続されている。位相比較器２２は、第１の分周器２１の
出力信号と、電圧制御発振器２５からの出力を第２の分
周器２３で分周した信号とを入力し、これらの信号の位
相差を検出し、ループアンプ（通常、位相比較器２の比
較結果を入力とするチャージポンプ及び低域通過フィル
タよりなる）２４に出力する。ループアンプ２４の出力
電圧は電圧制御発振器２５の周波数可変回路に入力さ
れ、電圧制御発振器２５の発振出力は、第２の分周器２
３及び遅延回路２６に接続され、遅延回路２６の出力は
出力端２７に接続されている。

【００２６】次に、図１及び図２を参照して、本発明の
一実施例の動作について詳細に説明する。ディジタル回
路７内に設置された第１のクロック回路３の発振器１か
ら発振された発振信号は、クロック信号ａとして第１の
クロック回路のクロック負荷回路２へ供給される。クロ
ック負荷回路３ではクロック信号ａに同期した回路動作
が行われる。

【００２７】第１のクロック回路３の発振器１の発振信
号は、信号接続線８を介して第２のクロック回路６の位
相制御発振器４へ供給される。位相制御発振器４の出力
信号はクロック信号ｂとして第２のクロック回路のクロ
ック負荷回路５へ供給される。クロック負荷回路６では
クロック信号ｂに同期した回路動作が行われる。

【００２８】位相制御発振器４では、発振器１の発振信
号が信号接続線８を介して分周器２１へ供給される。第
１の分周器２１では、供給された発振信号をＭ分の１分
周される。一方、電圧制御発振器２５からの発振信号は
第２の分周器２３でＮ分の１分周される。第１の分周器
２１の分周出力信号と第２の分周器２３の分周出力信号
は位相比較器２２で位相比較される。位相比較器２２で
は比較信号の位相差に応じた電圧が出力される。出力さ
れた電圧は、ループアンプ２４を介して電圧制御発振器
２５の周波数可変回路に印加され、電圧制御発振器２５
の出力信号は、発振器１の出力信号と位相が同期する。

【００２９】同期後の電圧制御発振器２５の出力信号は
遅延回路２６において、πラジアン分遅れた位相の信号
へ変換され、出力端２７から出力される。

【００３０】ディジタル回路７では、発振器１の発振信
号をクロック信号として動作するクロック回路３からの
ノイズ放射は、位相制御発振器４により、発振器１の発
振信号よりπラジアン位相が遅れた信号をクロック信号
として動作するクロック回路６のノイズ放射で相殺され
る。

【００３１】なおディジタル回路７内のクロック回路の
構成としては、発振器１を有する第１のクロック回路３
と、位相制御発振器４を有する第２のクロック回路６の
２台のみでなくてもよい。

【００３２】図３は、本発明の第２の実施例として、第
１のクロック回路３と第２のクロック回路６の対を、複
数台備えて構成されるディジタル回路３１の構成例を示
す図である。

【００３３】本発明の第２の実施例の動作について説明
する。図３において、第１のクロック回路３からのノイ
ズ放射は第２のクロック回路６の位相がπラジアン遅れ
たノイズ放射により相殺される。第１のクロック回路３
と第２のクロック回路６からなるクロック回路対が複数
台で構成される場合にも、それぞれの第１のクロック回
路３と第２のクロック回路６によりノイズ放射が相殺さ
れるので、ディジタル回路３１のノイズ放射は最小の値
で動作可能となる。構成台数は、ノイズ放射の値を変え
るものでなく、いかなる台数を配置してもよく、それぞ
れ第１のクロック回路３と第２のクロック回路６から構
成されるものであればよい。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【００３５】本発明の第１の効果は、ディジタル回路か
らのノイズ放射を最小化することを可能としている、と
いうことである。

【００３６】その理由は、第１のクロック回路から放射
されるノイズはその振幅の最大値が、位相がπラジアン
遅れた第２のクロック回路から放射されるノイズの最小
値に一致し、第１のクロック回路から放射されるノイズ
振幅の最小値が、位相がπラジアン遅れた第２のクロッ
ク回路から放射されるノイズの最大値に一致しすること
により相殺される、ためである。

【００３７】本発明の第２の効果は、ディジタル回路内
で構成されるクロック回路の台数は、複数台で構成して
もノイズ放射が最小化する事ができる、ということであ
る。

【００３８】その理由は、本発明においては、複数台で
構成されるクロック回路はそれぞれ第１のクロック回路
と第２のクロック回路から成り、それぞれノイズ放射を
相殺するので、台数増加においてもノイズ放射の最小化
を実現できるためである。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】本発明の一実施例における位相制御発振器の構
成を示す図である。

【図３】本発明の他の実施例の構成を示す図である。

【図４】従来のディジタル回路の構成の一例を示す図で
ある。

【図５】従来のディジタル回路の別の構成を示す図であ
る。

【符号の説明】

１ 発振器 ２ クロック負荷回路 ３ クロック回路 ４ 位相制御発振器 ５ クロック負荷回路 ６ クロック回路 ７ ディジタル回路 ８ 信号接続線 ２１ 分周器 ２２ 位相比較器 ２３ 分周器 ２４ ループアンプ ２５ 電圧制御発振器 ２６ 遅延回路 ２７ 出力端 ３１ ディジタル回路 ４１ 発振器 ４２ クロック負荷回路 ４３ クロック回路 ４４ 発振器 ４５ クロック負荷回路 ４６ クロック回路 ４７ ディジタル回路 ５１ 発振器 ５２ クロック負荷回路 ５３ クロック回路 ５４ 信号接続線 ５５ クロック負荷回路 ５６ クロック回路 ５７ ディジタル回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】発振器を含む第１のクロック回路と、 前記第１のクロック回路の前記発振器の出力を基準信号
   として入力する位相同期型発振器と、前記位相同期型発
   振器の出力を遅延させる遅延回路と、を含む第２のクロ
   ック回路と、を備えたことを特徴とするディジタル回路
   装置。
2. 【請求項２】前記位相同期型発振器が、前記第１のクロ
   ック回路の前記発振器の出力信号を第１の分周器で分周
   した信号と、電圧制御型発振器の出力信号を第２の分周
   器で分周した信号とを位相比較する位相比較器を備え、
   前記位相比較器の出力をループアンプを介して位相比較
   差に対応する電圧を前記電圧制御型発振器の制御電圧と
   して供給して位相同期を行い、前記電圧制御型発振器の
   発振出力が前記第２の分周器及び前記遅延回路の入力端
   に接続されてなることを特徴とする請求項１記載のディ
   ジタル回路装置。
3. 【請求項３】前記遅延回路が、前記位相同期型発振器の
   出力の位相をπラジアン分ずらした位相の信号を出力す
   る、ことを特徴とする請求項１記載のディジタル回路装
   置。
4. 【請求項４】請求項１乃至３のいずれか一に記載の前記
   第１、第２のクロック回路よりなるクロック回路対を単
   位として該クロック回路対を複数組備えたことを特徴と
   するディジタル回路装置。
5. 【請求項５】発振器と、前記発振器からの出力がクロッ
   ク信号として供給され該クロック信号に同期して動作す
   るクロック負荷回路と、を備えた第１のクロック回路
   と、 前記第１のクロック回路の発振器の出力を基準信号とし
   て入力とし該基準信号に位相同期した信号からπラジア
   ン分位相がずれた信号を出力する位相制御発振回路と、
   前記位相制御発振回路の出力がクロック信号として供給
   され該クロック信号に同期して動作する、第２のクロッ
   ク負荷回路と、を備えた第２のクロック回路と、 を含むことを特徴とするディジタル回路装置。
6. 【請求項６】前記位相制御発振回路が、前記第１のクロ
   ック回路の発振器の出力を基準信号として入力とする位
   相同期ループ回路と、前記位相同期ループ回路の出力を
   入力とし該出力からπラジアン分ずれた信号を出力する
   回路と、を備えた請求項５記載のディジタル回路装置。
7. 【請求項７】請求項５又は６記載の前記第１、第２のク
   ロック回路よりなるクロック回路対を単位として該クロ
   ック回路対を複数組備えたディジタル回路装置。