CN102006061A - 鉴频鉴相器及鉴频鉴相器的工作方法 - Google Patents

Abstract

本发明涉及集成电路，公开了一种鉴频鉴相器及鉴频鉴相器的工作方法。本发明中，利用第二级触发器中的第三触发器存储因第一触发器的复位而丢失的参考源信号的边沿信息，控制第二触发器的复位；利用第二级触发器中的第四触发器存储因第二触发器的复位而丢失的分频器的反馈输出信号的边沿信息，控制第一触发器的复位。第三触发器的复位受分频器的反馈输出信号的上升沿控制；第四触发器的复位受参考源信号的上升沿控制。解决了传统鉴频鉴相器中存在的周期性滑落和边沿丢失的问题，大大地缩短了锁相环的锁定时间。

Description

鉴频鉴相器及鉴频鉴相器的工作方法

技术领域

本发明涉及集成电路，特别涉及应用于电荷泵锁定环中的鉴频鉴相器。

背景技术

作为集成电路中的通用模块，锁相环正在得到越来越广泛的应用。在收发机系统中，锁相环可以用来产生本振信号，实现信号的调制和解调。在模拟电路中，锁相环可以用来产生一个高精度的时钟，作为模数转换器(AnalogDigital Converter，简称“ADC”)等元件的输入。

为了使锁相环输出一个精确的频率，环路必须达到稳定状态。那么从锁相环系统开启，到最终达到稳定，就需要一定的启动时间。另外在收发机系统里，在对信号进行调制和解调的过程中，通常需要通过改变本振信号的频率来实现信道的切换；这就需要锁相环的输出频率发生变化。锁相环从原先的频率切换到新的频率，也需要一定的信道切换时间。锁相环的启动时间和信道切换时间是作为锁相环的重要指标，直接影响了收发机的性能。

为了实现快速锁定，现有技术提出了多种解决方案。其中对锁相环的启动时间改善最显著的方案是通过动态改变锁相环的环路带宽来实现的。在锁相环启动的初期，使锁相环有一个大的环路带宽，这样锁相环的锁定速度很快，但精度较差。在经过一定的时间后，锁相环的输出频率接近最终频率。这时通过变换环路的参数，减小环路带宽，这样就会使锁相环输出信号的精度提高，改善最终输出信号的质量。在具体的实现中，往往通过增大电荷泵的输出电流来增大环路带宽，但是为了使环路保持稳定，在改变电荷泵电流的同时，还需要改变环路滤波器的参数。而改变环路滤波器的参数往往是通过滤波器中电阻电容值的大小来实现，这就需要耗费多余的面积。另外，在这种实现中为了更好地控制带宽切换的时间，还需要增加一个检测模块来检测环路锁定的状况，增加了电路的复杂度。

除了动态改变环路带宽的方法，还可以通过改善锁相环中元件的非理想性来改善环路的性能。而影响锁相环锁定时间的非理想因素主要是鉴频鉴相器中存在的周期性滑落(cycle slip)和边沿丢失(edge missing)问题。下面分别对传统的鉴频鉴相器的结构、边沿丢失问题、周期性滑落问题进行说明。

传统的鉴频鉴相器的结构如图1所示。输入端ref和div分别是参考源信号和分频器的反馈输出信号。D触发器101的D端接高电平，时钟输入端CK接ref输入端，输出端Q就是整个鉴频鉴相器的U P输出端。同样D触发器102的D端接高电平，时钟输入端CK接div输入端，输出端Q就是整个鉴频鉴相器的DN输出端。UP和DN通过与门103和一个延时器104与D触发器101和102的复位端R相连，实现复位的功能。当ref的上升沿到来时，UP端变为高电平，输出逻辑“1”；当div的上升沿到来时，DN端变为高电平，输出逻辑“1”。UP和DN端作为电荷泵的输入，控制电荷泵对环路滤波器的充放电，从而控制锁相环输出频率。当UP和DN同时为“1”时，通过与门103和一个延时器104后对两个D触发器101、102进行复位，使它们输出端都变为“0”。在复位控制的通路中加入了延时器104，是为了增加复位信号的宽度从而消除死区效应。但是这样同时会导致边沿丢失问题。

图2的波形图展示了图1电路中存在的边沿丢失问题。具体地说，ref是参考源信号，div是分频器的反馈输出信号，UP和DN是鉴频鉴相器的输出信号，rst是复位信号。div信号202的相位落后ref信号201接近π。当ref信号201的第一个上升沿到来时，UP信号203上升为“1”；当div信号202的第一个上升沿到来时，DN信号204也上升为“1”。经过一定的延迟，UP信号203和DN信号204同时被复位。而在复位的时间内，输入信号的上升沿，即ref信号201的第二个上升沿对输出无任何影响，那么这个上升边沿就被丢失了。复位过程结束后，div信号202的下一个上升沿就会使DN信号204首先上升为“1”。这将通过电荷泵、环路滤波器以及压控振荡器的作用导致div信号202朝着相位落后的方向移动，增大div信号202和ref信号201之间的相位误差。虽然这个误差最终会通过环路的负反馈机制得到消除，但是这样会大大延长环路的锁定时间。

传统鉴频鉴相器中存在的周期滑落问题如图3所示。ref信号的频率高于div信号的频率。为了使环路锁定，必须提高div信号的频率，这样就要使UP信号的占空比尽可能得大。但是由于ref信号的第四个上升沿发生在div信号的第三个上升沿之前，此时UP信号已经是高电平了，那么这个上升沿就对输出无任何贡献，这样就发生了周期滑落。之后div信号的第三个上升沿对UP信号进行复位，使得锁定进程被终结，直到ref信号的第六个上升沿到来时，UP信号才重新上升到“1”。周期滑落通常发生在鉴频鉴相器的两个输入信号存在频率差别的时候。这时，为了实现快速锁定，需要UP信号或者DN信号有一个持续的高电平来减小相位误差。而由于存在周期滑落现象，这种持续输出高电平的状态会受到破坏，从而减缓了锁定的进程。

也就是说，在现有技术中，并未解决周期滑落问题和边沿丢失问题。而为了使锁相环达到快速锁定，需要这两个问题都得到解决。

发明内容

本发明的目的在于提供一种鉴频鉴相器及鉴频鉴相器的工作方法，解决了传统鉴频鉴相器中存在的周期性滑落和边沿丢失的问题，在不增加电路复杂度的情况下，大大地缩短了锁相环的锁定时间。

为解决上述技术问题，本发明的实施方式提供了一种鉴频鉴相器，包含第一级触发器和第二级触发器；

第一级触发器用于控制锁相环的输出频率；

第二级触发器用于存储因第一级触发器的复位而丢失的参考源信号的边沿信息或因第一级触发器的复位而丢失的分频器的反馈输出信号的边沿信息，并根据存储的边沿信息控制所述第一级触发器的复位。

本发明的实施方式还提供了一种鉴频鉴相器的工作方法，包含以下步骤：

当因鉴频鉴相器的第一级触发器中的第一触发器的复位而发生参考源信号的边沿信息丢失时，由第二级触发器中的第三触发器存储丢失的参考源信号的边沿信息，并根据存储的参考源信号的边沿信息，控制第一级触发器中的第二触发器的复位；

第三触发器在分频器的反馈输出信号出现上升沿时进行复位；

当因鉴频鉴相器的第一级触发器中的第二触发器的复位而发生分频器的反馈输出信号的边沿信息丢失时，由第二级触发器中的第四触发器存储丢失的分频器的反馈输出信号的边沿信息，并根据存储的分频器的反馈输出信号的边沿信息，控制第一级触发器中的第一触发器的复位；

第四D触发器在参考源信号出现上升沿时进行复位。

本发明实施方式与现有技术相比，主要区别及其效果在于：

利用第二级触发器中的第三触发器存储因第一触发器的复位而丢失的参考源信号的边沿信息，控制第二触发器的复位；利用第二级触发器中的第四触发器存储因第二触发器的复位而丢失的分频器的反馈输出信号的边沿信息，控制第一触发器的复位。第三触发器的复位受分频器的反馈输出信号的上升沿控制；第四触发器的复位受参考源信号的上升沿控制。由于在传统的鉴频鉴相器的复位时间内，本发明所提出的鉴频鉴相器仍然可以采集到输出信号上升沿的信息，并反映到输出，有效地解决了传统结构中存在的边沿丢失问题。通过对第二触发器和第一触发器的复位控制，还可以解决周期滑落问题(将在后文中详细描述)。也就是说，在没有明显增加电路复杂度的情况下，有效地解决了传统结构中存在的周期滑落问题和边沿丢失的两大问题，在不增加电路复杂度的情况下，使得锁相环的锁定时间大大地缩短。本发明的实施方式能广泛地应用于对信号建立时间和频道切换时间有高速要求的锁相环中，大大改善锁相环的性能。

进一步地，第一触发器、第二触发器、第三触发器和第四触发器，均为D触发器。第二D触发器的复位端连接一个或门的输出端，该或门的一个输入端为第三D触发器的输出信号，该或门的另一个输入端的信号为第一D触发器的输出端信号和第二D触发器的输出端信号经过一个与门和一个延时器后的信号。第一D触发器的复位端连接一个或门的输出端，该或门的一个输入端为第四D触发器的输出信号，该或门的另一个输入端的信号为第一D触发器的输出端信号和第二D触发器的输出端信号经过一个与门和一个延时器后的信号。使得在第一D触发器和第二D触发器均输出高电平后经过一定的延时，将第一D触发器和第二D触发器同时复位，保证与传统的鉴频鉴相器一致。

进一步地，第三D触发器的复位端在接收到根据分频器的反馈输出信号的上升沿转化为的脉冲信号时，进行复位；第四D触发器的复位端在接收到根据参考源信号的上升沿转化为的脉冲信号时，进行复位。通过将上升沿转化为脉冲信号，保证了第三D触发器和第四D触发器仅在信号上升沿的当下被复位，而非被持续复位。

进一步地，利用反相器、延时器、与门等器件组合，将信号转化为脉冲信号，简单易行，以避免增加电路的复杂度。

附图说明

图1是根据现有技术中的鉴频鉴相器的结构示意图；

图2是根据现有技术中的鉴频鉴相器存在的边沿丢失问题示意图；

图3是根据现有技术中的鉴频鉴相器存在的周期滑落问题示意图；

图4a是根据本发明第一实施方式的鉴频鉴相器的系统框架图；

图4b是根据本发明第一实施方式的鉴频鉴相器的结构示意图；

图5是根据本发明第一实施方式的鉴频鉴相器解决边沿丢失问题的示意图；

图6是根据本发明第一实施方式的鉴频鉴相器解决周期滑落问题的示意图；

图7是根据本发明第一实施方式的鉴频鉴相器缩短环路锁定时间的效果示意图；

图8是根据本发明第二实施方式的鉴频鉴相器的工作方法流程图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。

本发明第一实施方式涉及一种鉴频鉴相器。本实施方式的核心在于，鉴频鉴相器包含第一级触发器和第二级触发器。其中，第一级触发器用于控制锁相环的输出频率；第二级触发器用于存储因第一级触发器的复位而丢失的参考源信号的边沿信息或因第一级触发器的复位而丢失的分频器的反馈输出信号的边沿信息，并根据存储的边沿信息控制所述第一级触发器的复位，如图4a所示。

具体地说，该鉴频鉴相器的结构如图4b所示，第一级触发器中包含D触发器411和D触发器412，第二级触发器中包含D触发器413和D触发器414。

其中，D触发器411的D端接高电平，时钟输入端CK接ref信号(ref为参考源信号)，输出端Q接D触发器413的输入端D。D触发器413的CK输入端同样受ref信号控制，D触发器413的输出端Q和D触发器411的输出端Q经过或门417之后，作为整个鉴频鉴相器的UP输出端。类似地，D触发器412的D端接高电平，时钟输入端CK接div信号(div为分频器的反馈输出信号)，输出端Q接D触发器414的输入端D。D触发器414的CK输入端同样受div信号控制，其输出端Q和D触发器412的输出端Q经过或门417之后，作为整个鉴频鉴相器的DN输出端。

D触发器411的复位端R受D触发器411的输出端Q、D触发器412的输出端Q以及D触发器414的输出端Q控制。D触发器411的输出端Q和D触发器412的输出端Q通过一个与门407和一个延时器408，作为或门416的一个输入端，或门416的另一个输入端与D触发器414的输出端Q相连。或门416的输出端与D触发器411的复位端R相连，实现D触发器411的复位功能。这样，当D触发器411的输出信号U P1和D触发器412的输出信号DN1同时为高电平时，或者D触发器414的输出信号DN2为高电平时，D触发器411就会被复位。

类似地，D触发器412的复位端R受D触发器411的输出端Q、D触发器412的输出端Q以及D触发器413的输出端Q控制。D触发器411的输出端Q和D触发器412的输出端Q通过一个与门407和一个延时器408，作为或门415的一个输入端，或门415的另一个输入端与D触发器413的输出端Q相连。或门415的输出端与D触发器412的复位端R相连，实现D触发器412的复位功能。这样，当D触发器411的输出信号UP1和D触发器412的输出信号DN1同时为高电平时，或者D触发器413的输出信号DN2为高电平时，D触发器412就会被复位。

D触发器413的复位端R受到div信号的控制。div信号经过一个反相器402和一个延时器404之后，作为与门406的一个输入端，与门406的另一个输入端为div信号本身。与门406的输出端与D触发器413的复位端R相连，实现复位功能。这样，当div信号的上升沿到来时，D触发器413就会被复位。

类似地，D触发器414的复位端R受到ref信号的控制。ref信号经过一个反相器401和一个延时器403之后，作为与门405的一个输入端，与门405的另一个输入端为ref信号本身。与门405的输出端与D触发器414的复位端R相连，实现复位功能。这样，当div信号的上升沿到来时，D触发器414就会被复位。

由于在分频器的反馈输出信号的上升沿来到时，通过反相器、延时器、与门等器件组合，将该上升沿转化为脉冲信号输入到D触发器413的复位端R；在参考源信号的上升沿来到时，通过反相器、延时器、与门等器件组合，将该上升沿转化为脉冲信号输入到D触发器414的复位端R。保证了D触发器413和D触发器414仅在信号上升沿的当下被复位，而非被持续复位。而且，利用反相器、延时器、与门等器件组合，将信号转化为脉冲信号，简单易行，以避免增加电路的复杂度。另外，本领域技术人员可以理解，在实际应用中，也可以通过其他方式实现将产生的上升沿信号转化为脉冲信号。

根据如图4所示的鉴频鉴相器可知，当ref信号的相位领先于div信号的相位时，在ref信号的上升沿到来时，D触发器411的输出信号UP1变为高电平，整个鉴频鉴相器的输出端UP也为高电平，输出逻辑“1”。这时，如果div信号出现上升沿，那么D触发器412的输出信号DN1也变为高电平，之后经过一定的延时UP1和DN1就同时被复位。鉴频鉴相器的输出端UP和DN也均为“0”。工作原理与传统的鉴频鉴相器一致。如果当UP1为高电平时，下一个信号的上升沿仍然发生在ref端，那么UP1信号为高电平的同时，UP2信号也将变为高电平，总体的输出UP仍为“1”。但这时，UP2信号会对D触发器412产生一个持续的复位作用(即在up2信号为“1”的期间内，D触发器412产生的DN1信号始终为“0”)。那么当div信号的上升沿到来时，D触发器的输出端DN1将不会上升到高电平，这样UP1信号也就不会被复位。但此时由于div信号的上升沿作用，UP2信号被复位，UP2信号对D触发器412的复位作用被解除。此时整个鉴频鉴相器的输出UP仍然为“1”。此时如果div信号的下一个上升沿到来，DN1变为高电平，UP1信号被复位，这时整个鉴频鉴相器的输出端UP和DN就同时为“0”。回到了初始状态。由于电路的对称性，ref信号的相位落后于div信号时，分析方法类似，这里不再赘述。

基于本实施方式的鉴频鉴相器，可有效解决传统鉴频鉴相器中存在的边沿丢失问题和周期滑落问题，下面结合输入输出信号的波形图，对此进行简要的说明。

图5为边沿丢失问题的解决示意图。如图5所示，ref是参考源信号，div是分频器的反馈输出信号，UP1、DN1、UP2和DN2分别是D触发器411、412、413和414的输出信号，UP和DN是鉴频鉴相器的最终的输出信号。div信号的相位落后ref信号接近π。当ref的第一个上升沿到来时，UP1信号上升为“1”；当div信号的第一个上升沿到来时，DN1信号也上升为“1”。经过一定的延迟，UP1信号和DN1信号同时被复位。在复位的时间内，由于UP1信号持续为高电平，此时ref信号的正好有一个上升沿的输入，这时，UP2信号将被置位，变为“1”。复位过程结束后，UP1信号和DN1信号同时回到低电平“0”，UP2信号为“1”。整个鉴频鉴相器的输出UP也为“1”。UP2信号的高电平对D触发器412产生一个持续的复位作用。这样，当div信号的下一个上升沿到来时，DN1信号并不会上升为高电平，这个div信号的上升沿仅对UP2信号进行了复位，使其重新回到低电平“0”，D触发器412的复位作用被消除。各个模块回到初始状态。鉴频鉴相器的输出UP是UP1与UP2逻辑“或”之后得到的。其波形如图5所示。由于电路的对称性，ref信号的相位落后于div信号时，分析方法类似，在此不再赘述。

与图2中的传统结构相比，由于本实施方式所提出的结构把传统结构中由于信号的复位而丢失的边沿信息储存在了第二级的D触发器之中，边沿丢失问题就不复存在了。因此本实施方式所提出的鉴频鉴相器的UP和DN的输出端更真实地反映了输入信号之间的相位差，有助于环路的快速锁定。

图6为周期滑落问题的解决示意图。如图6所示，ref是参考源信号，div是分频器的反馈输出信号，UP1、DN1、UP2和DN2分别是D触发器411、412、413和414的输出信号，UP和DN是鉴频鉴相器的最终的输出信号。ref信号的频率高于div信号的频率。为了使环路锁定，必须提高div信号的频率，这样就要使UP信号的占空比尽可能得大。在图6中，div信号的第二个上升沿和第三个上升沿之间的这段时间内，ref信号经历了两个上升沿，这种情况在鉴频鉴相器两个输入端有频率差别时是很容易出现的。在ref信号的第二个上升沿到来时，UP1信号上升为高电平。在ref信号的第三个上升沿到来时，UP1信号没有被复位，仍然为高电平，那么通过D触发器413的作用，UP2信号也变为高电平。当div信号的第三个上升沿到来时，由于UP2信号为高电平，对D触发器412有一个持续的复位作用，因此DN1信号的电平并不会上升。这个div信号的这个上升沿只是对D触发器413起到了复位作用，使UP2信号回到低电平。反映到输出端，UP信号在ref信号的第三个上升沿之后就持续为高电平，直到div信号的频率追上ref信号的频率。与此同时，由于UP2信号对DN1信号的抑制作用，DN1信号始终为低电平。这样，电荷泵就会对环路滤波器有一个持续的充电过程，而没有任何放电现象的发生，大大加快了锁定进程。由此可见，当鉴频鉴相器输入端的两个信号存在频率差别时，本实施方式提出的鉴频鉴相器可以比较两个输入信号上升沿出现的频率，并把比较的结果反映到输出，有效地解决了传统结构中存在地周期滑落问题。而且，由于有效地抑制了频率较低的信号对输出的复位作用，使得锁相环输出信号和参考信号之间的相位差以最快的速度减小，缩短了锁定时间。由于电路的对称性，div信号的频率高于ref信号的频率时，分析方法类似，在此不再赘述。

在锁相环中分别使用本实施方式所提出的鉴频鉴相器和传统的鉴频鉴相器时，压控振荡器输入端电压的波形对比如图7所示，锁相环环路的锁定时间缩短了

效果十分显著。

而且，由于本实施方式并没有明显增加电路复杂度，使得本实施方式可广泛地应用于对信号建立时间和频道切换时间有高速要求的锁相环中，大大改善锁相环的性能。

本发明第二实施方式涉及一种鉴频鉴相器的工作方法。本实施方式中的鉴频鉴相器包含二级触发器，第一级触发器中包含第一D触发器和第二D触发器，第二级触发器中包含第三D触发器和第四D触发器。图8是该鉴频鉴相器的工作方法的流程示意图。

在步骤801中，第一D触发器在ref信号的上升沿到来时，输出的UP1信号为高电平信号(即逻辑“1”)，整个鉴频鉴相器的输出端UP也为高电平。第二D触发器在div信号的上升沿到来时，输出的DN1信号为高电平信号，整个鉴频鉴相器的输出端DN也为高电平。在本实施方式中，如果第一D触发器输出的UP1信号和第二D触发器输出的DN1信号均为高电平，则经过一定的延时UP1和DN1就同时被复位，鉴频鉴相器的输出端UP和DN也均为“0”，与传统的鉴频鉴相器一致。

当因第一D触发器的复位而发生参考源信号的边沿信息丢失时，进入步骤802。在步骤802中，由第三D触发器存储丢失的参考源信号的边沿信息。具体地说，在UP1为高电平时，如果下一个信号的上升沿仍然发生在ref端，那么UP1信号为高电平的同时，UP2信号也将变为高电平，总体的输出UP仍为“1”，鉴频鉴相器的UP信号为第一D触发器输出的信号与第三D触发器输出的信号进行或操作后的信号。

接着，在步骤803中，第三D触发器根据存储的参考源信号的边沿信息，控制第二D触发器的复位。具体地说，在第三D触发器输出的信号为高电平时，第二D触发器被复位。也就是说，当UP1为高电平，下一个信号的上升沿仍然发生在ref端时，UP2信号将变为高电平，在U P2信号为高电平的期间，UP2信号会对第二D触发器产生一个持续的复位作用。使得即使当div信号的上升沿到来时，第二D触发器的输出端DN1也不会上升到高电平，这样UP1信号也就不会被复位。

接着，在步骤804中，当div信号的上升沿到来时，解除第三D触发器对第二D触发器的复位作用。具体地说，当div信号的上升沿到来时，将该上升沿信号转化为脉冲信号发送到第三D触发器，第三D触发器在接收到脉冲信号时进行复位，以解除第三D触发器对第二D触发器的复位作用。

接着，在步骤805中，在第三D触发器对第二D触发器的复位作用解除后，如果div信号的下一个上升沿到来，则第二D触发器的输出信号DN1将变为高电平，UP1信号被复位，这时整个鉴频鉴相器的输出端UP和DN就同时为“0”。回到了初始状态。

当因第二D触发器的复位而发生分频器的反馈输出信号的边沿信息丢失时，进入步骤806。在步骤806中，由第四D触发器存储丢失的分频器的反馈输出信号的边沿信息。具体地说，在DN1为高电平时，如果下一个信号的上升沿仍然发生在ref端，那么DN1信号为高电平的同时，DN2信号也将变为高电平，总体的输出DN仍为“1”，鉴频鉴相器的DN信号为第二D触发器输出的信号与第四D触发器输出的信号进行或操作后的信号。

接着，在步骤807中，第四D触发器根据存储的分频器的反馈输出信号的边沿信息，控制第一D触发器的复位。具体地说，在第四D触发器输出的信号为高电平时，第一D触发器被复位。也就是说，当DN1为高电平，下一个信号的上升沿仍然发生在div端时，DN2信号将变为高电平，在DN2信号为高电平的期间，DN2信号会对第一D触发器产生一个持续的复位作用。使得即使当ref信号的上升沿到来时，第一D触发器的输出端UP1也不会上升到高电平，这样DN1信号也就不会被复位。

接着，在步骤808中，当ref信号的上升沿到来时，解除第四D触发器对第一D触发器的复位作用。具体地说，当ref信号的上升沿到来时，将该上升沿信号转化为脉冲信号发送到第四D触发器，第四D触发器在接收到脉冲信号时进行复位，以解除第四D触发器对第一D触发器的复位作用。

接着，在步骤809中，在第四D触发器对第一D触发器的复位作用解除后，如果ref信号的下一个上升沿到来，则第一D触发器的输出信号UP1将变为高电平，DN1信号被复位，这时整个鉴频鉴相器的输出端UP和DN就同时为“0”。回到了初始状态。

不难发现，本实施方式是与第一实施方式相对应的方法实施方式，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。

本发明的各方法实施方式均可以以软件、硬件、固件等方式实现。不管本发明是以软件、硬件、还是固件方式实现，指令代码都可以存储在任何类型的计算机可访问的存储器中(例如永久的或者可修改的，易失性的或者非易失性的，固态的或者非固态的，固定的或者可更换的介质等等)。同样，存储器可以例如是可编程阵列逻辑(Programmable Array Logic，简称“PAL”)、随机存取存储器(Random Access Memory，简称“RAM”)、可编程只读存储器(Programmable Read Only Memory，简称“PROM”)、只读存储器(Read-Only Memory，简称“ROM”)、电可擦除可编程只读存储器(Electrically Erasable Programmable ROM，简称“EEPROM”)、磁盘、光盘、数字通用光盘(Digital Versatile Disc，简称“DVD”)等等。

虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (14)

1.一种鉴频鉴相器，其特征在于，包含第一级触发器和第二级触发器；

所述第一级触发器用于控制锁相环的输出频率；

所述第二级触发器用于存储因第一级触发器的复位而丢失的参考源信号的边沿信息或因第一级触发器的复位而丢失的分频器的反馈输出信号的边沿信息，并根据存储的边沿信息控制所述第一级触发器的复位。

2.根据权利要求1所述的一种鉴频鉴相器，其特征在于，所述第一级触发器中包含第一D触发器和第二D触发器，所述第二级触发器中包含第三D触发器和第四D触发器；

所述第一D触发器的输出端接所述第三D触发器的D端，所述第一D触发器和所述第三D触发器的时钟输入端均接参考源信号；

所述第二D触发器的输出端接所述第四D触发器的D端，所述第二D触发器和所述第四D触发器的时钟输入端均接分频器的反馈输出信号；

所述第三D触发器用于存储因所述第一D触发器的复位而丢失的参考源信号的边沿信息，并根据存储的所述参考源信号的边沿信息，控制所述第二D触发器的复位，所述第三D触发器的复位受所述分频器的反馈输出信号的上升沿控制；

所述第四D触发器用于存储因所述第二D触发器的复位而丢失的分频器的反馈输出信号的边沿信息，并根据存储的所述分频器的反馈输出信号的边沿信息，控制所述第一D触发器的复位，所述第四D触发器的复位受所述参考源信号的上升沿控制。

3.根据权利要求2所述的鉴频鉴相器，其特征在于，所述鉴频鉴相器的U P信号为所述第一D触发器的输出端信号与所述第三D触发器的输出端信号经过第一或门后的输出信号；

所述鉴频鉴相器的DN信号为所述第二D触发器的输出端信号与所述第四D触发器的输出端信号经过第二或门后的输出信号。

4.根据权利要求2所述的鉴频鉴相器，其特征在于，所述第二D触发器的复位端连接第三或门的输出端，所述第三或门的一个输入端为所述第三D触发器的输出信号；

所述第一D触发器的复位端连接第四或门的输出端，所述第四或门的一个输入端为所述第四D触发器的输出信号。

5.根据权利要求4所述的鉴频鉴相器，其特征在于，所述第三或门的另一个输入端的信号为所述第一D触发器的输出端信号和所述第二D触发器的输出端信号经过第一与门和第一延时器后的信号；

所述第四或门的另一个输入端的信号为所述第一D触发器的输出端信号和所述第二D触发器的输出端信号经过第一与门和第一延时器后的信号。

6.根据权利要求2至5中任一项所述的鉴频鉴相器，其特征在于，所述第三D触发器的复位端在接收到根据所述分频器的反馈输出信号的上升沿转化为的脉冲信号时，控制所述第三D触发器进行复位；

所述第四D触发器的复位端在接收到根据所述参考源信号的上升沿转化为的脉冲信号时，控制所述第四D触发器进行复位。

7.根据权利要求6所述的鉴频鉴相器，其特征在于，

所述分频器的反馈输出信号经过第一反相器和第二延时器，作为第二与门的一个输入端的信号，该第二与门的另一个输入端的信号为所述分频器的反馈输出信号本身，该第二与门的输出端接所述第三D触发器。

8.根据权利要求6所述的鉴频鉴相器，其特征在于，

所述参考源信号经过第二反相器和第三延时器，作为第三与门的一个输入端的信号，该第三与门的另一个输入端的信号为所述参考源信号本身，该第三与门的输出端接所述第四D触发器。

9.一种鉴频鉴相器的工作方法，其特征在于，包含以下步骤：

当因鉴频鉴相器的第一级触发器中的第一触发器的复位而发生参考源信号的边沿信息丢失时，由第二级触发器中的第三触发器存储所述丢失的参考源信号的边沿信息，并根据存储的所述参考源信号的边沿信息，控制第一级触发器中的第二触发器的复位；

所述第三触发器在分频器的反馈输出信号出现上升沿时进行复位；

当因鉴频鉴相器的第一级触发器中的第二触发器的复位而发生分频器的反馈输出信号的边沿信息丢失时，由第二级触发器中的第四触发器存储所述丢失的分频器的反馈输出信号的边沿信息，并根据存储的所述分频器的反馈输出信号的边沿信息，控制第一级触发器中的第一触发器的复位；

所述第四触发器在参考源信号出现上升沿时进行复位。

10.根据权利要求9所述的鉴频鉴相器的工作方法，其特征在于，所述第一触发器、第二触发器、第三触发器和第四触发器，均为D触发器。

11.根据权利要求10所述的鉴频鉴相器的工作方法，其特征在于，所述鉴频鉴相器的U P信号为所述第一D触发器输出的信号与所述第三D触发器输出的信号进行或操作后的信号；

所述鉴频鉴相器的DN信号为所述第二D触发器输出的信号与所述第四D触发器输出的信号经过或操作后的信号。

12.根据权利要求10所述的鉴频鉴相器的工作方法，其特征在于，所述第三D触发器根据存储的所述参考源信号的边沿信息，控制第二D触发器的复位的步骤中，包含以下子步骤：

在所述第三D触发器输出的信号为高电平时，所述第二D触发器被持续复位；

所述第四D触发器根据存储的所述参考源信号的边沿信息，控制第一D触发器的复位的步骤中，包含以下子步骤：

在所述第四D触发器输出的信号为高电平时，所述第一D触发器被持续复位。

13.根据权利要求12所述的鉴频鉴相器的工作方法，其特征在于，还包含以下步骤：

当所述第一D触发器输出的信号和所述第二D触发器输出的信号均为高电平时，在预定时长后所述第一D触发器和第二D触发器均被复位。

14.根据权利要求10至13中任一项所述的鉴频鉴相器的工作方法，其特征在于，所述第三D触发器在分频器的反馈输出信号出现上升沿时进行复位的步骤中，包含以下子步骤：

所述分频器的反馈输出信号出现上升沿时，将该上升沿信号转化为脉冲信号发送到所述第三D触发器；

所述第三D触发器在接收到脉冲信号时进行复位；

所述第四D触发器在参考源信号出现上升沿时进行复位的步骤中，包含以下子步骤：

所述参考源信号出现上升沿时，将该上升沿信号转化为脉冲信号发送到所述第四D触发器；

所述第四D触发器在接收到脉冲信号时进行复位。

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