JP4164357B2 - 周波数比較器 - Google Patents
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- 230000000630 rising effect Effects 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 7
- 230000007423 decrease Effects 0.000 claims description 4
- 230000005764 inhibitory process Effects 0.000 claims 2
- 230000000295 complement effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 17
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
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Description
【０００１】
【発明の属する技術分野】
この発明は、周波数比較器に関し、より特定的には、データ信号とクロック信号との周波数差の変動を検出する周波数比較器に関する。
【０００２】
【従来の技術】
従来の周波数比較器（Frequency Detector）は、データ信号の立上りおよび立下りの双方を用いてクロック信号をサンプリングしている（たとえば、非特許文献１参照）。
【０００３】
【非特許文献１】
フイ・ワン（Hui Wang）他１名，「１Ｇｂ／ｓのＣＭＯＳを用いたクロックおよひデータ復旧回路（A 1Gb/s CMOS Clock and Data Recovery Circuit）」，１９９９年度ＩＥＥＥ国際固体素子回路会議（1999 IEEE International Solid-State Circuits Conference（ＩＳＳＣＣ１９９９）），ＷＡ２０．５
【０００４】
【発明が解決しようとする課題】
従来の周波数比較器は、データ信号のデューティ比が崩れた場合、またはデータ信号に同じ値が連続した場合に、クロック信号の周波数に対してデータ信号の周波数がどのように増減しているかを誤判定する可能性があった。ここで、「データ信号のデューティ比が崩れる」とは、データ信号のＨレベルの長さをデータの周期で割った余りとデータ信号のＬレベルの長さをデータの周期で割った余りとの比（デューティ比）が１対１から外れることを意味する。
【０００５】
この発明の目的は、データ信号が通常の状態から外れた場合に誤判定を起こさない周波数比較器を提供することである。
【０００６】
【課題を解決するための手段】
この発明は、データ信号とクロック信号との周波数差の変動を検出する周波数比較器であって、クロック信号を、データ信号の立上りエッジおよび立下りエッジのどちらか一方に応じて取込む第１のフリップフロップ回路と、クロック信号から９０度だけ位相のずれた第２のクロック信号を、第１のフリップフロップ回路と同期して取込む第２のフリップフロップ回路と、クロック信号、第２のクロック信号、および第１、第２のフリップフロップ回路の保持データに基づいて、データ信号とクロック信号との周波数差の変動を検出し、検出の結果に応じてクロック信号の周波数の増減を指示する第１および第２の制御信号を出力する周波数差検出部とを備える。
【０００７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０００８】
また、以下の各実施の形態で示されるこの発明の周波数比較器は、非特許文献１の図２０．５．１に記載されたＣＤＲ（Clock and Data Recovery）アーキテクチャにおけるＦＤ（Frequency Detector）に対応するものである。
【０００９】
［実施の形態１］
図１は、この発明の実施の形態１による周波数比較器１００の構成を示したブロック図である。
【００１０】
図１に示した実施の形態１の周波数比較器１００は、フリップフロップ回路１，２と、有限ステートマシン（以下、ＦＳＭと称す）３とを備える。ＦＳＭ３には、状態保持のためのフリップフロップ回路が含まれる。また、この発明のフリップフロップ回路はすべてデータフリップフロップ回路であり、Ｄ入力端子、ＣＫ入力端子、およびＱ出力端子を備える。Ｄ入力端子から入力された入力信号Ｄは、ＣＫ入力端子からの入力信号の立上りのみに同期して、入力信号Ｄと同一の出力をＱ出力端子に出力する。
【００１１】
フリップフロップ回路１，２のＤ入力端子には、基準となるクロック信号ｉｃｌｋ，クロック信号ｉｃｌｋよりπ／２だけ位相が遅れたクロック信号ｑｃｌｋがそれぞれ入力される。フリップフロップ回路１，２のＣＫ入力端子には、データ信号ｄａｔａが入力され、フリップフロップ回路１，２は、このデータ信号ｄａｔａの立上りにのみ同期して動作する。
【００１２】
ＦＳＭ３は、フリップフロップ回路１，２に入力される信号ｉ１，ｑ１およびフリップフロップ回路１，２に保持されていた信号ｉ０，ｑ０を受けて、アップ信号ＵＰ（出力信号ｕ）およびダウン信号ＤＮ（出力信号ｄ）を出力する。ＦＳＭ３もまた、データ信号ｄａｔａの立上りにのみ同期して動作する。
【００１３】
図２は、ＦＳＭ３の入出力関係を示した真理値表である。
図２に示すように、（ｉ０，ｑ０）＝（０，１），（０，０），（１，０），（１，１）は、それぞれ象限Ｉ，ＩＩ，ＩＩＩ，ＩＶに対応する。（ｉ１，ｑ１）についても同様である。ＦＳＭ３の出力（ｕ，ｄ）は、この（ｉ０，ｑ０），（ｉ１，ｑ１）によって各々定められる象限の組み合わせにより決定する。
【００１４】
図２（２）のように、（ｉ０，ｑ０）によって定められた象限がＩで、（ｉ１，ｑ１）によって定められた象限がＩＩの時、ＦＳＭ３の出力（ｕ，ｄ）は（０，１）となり、ＦＳＭ３はダウンと判定する。図２（７）のように、（ｉ０，ｑ０）によって定められた象限がＩＩで、（ｉ１，ｑ１）によって定められた象限がＩＩＩの時も同様である。ここで「ダウン」の判定とは、データ信号ｄａｔａと比較してクロック信号ｉｃｌｋ，ｑｃｌｋの周波数が前回の判定時より相対的に高い（速い）ため、クロック信号ｉｃｌｋ，ｑｃｌｋの周波数を低くすることを意味する。
【００１５】
図２（１０）のように、（ｉ０，ｑ０）によって定められた象限がＩＩＩで、（ｉ１，ｑ１）によって定められた象限がＩＩの時、ＦＭＳ３の出力（ｕ，ｄ）は（１，０）となり、ＦＳＭ３はアップと判定する。図２（１５）のように、（ｉ０，ｑ０）によって定められた象限がＩＶで、（ｉ１，ｑ１）によって定められた象限がＩＩＩの時も同様である。ここで「アップ」の判定とは、データ信号ｄａｔａと比較してクロック信号ｉｃｌｋ，ｑｃｌｋの周波数が前回の判定時より相対的に低い（遅い）ため、クロック信号ｉｃｌｋ，ｑｃｌｋの周波数を高くすることを意味する。
【００１６】
また、図２（６）のように、（ｉ０，ｑ０），（ｉ１，ｑ１）によって定められた象限が共にＩＩの時、ＦＭＳ３の出力（ｕ，ｄ）は前回の判定のままとなる。図２（１１）のように、（ｉ０，ｑ０），（ｉ１，ｑ１）によって定められた象限が共にＩＩＩの時も同様である。
【００１７】
（ｉ０，ｑ０），（ｉ１，ｑ１）によって各々定められる象限の組み合わせが上記以外の時、ＦＭＳ３の出力（ｕ，ｄ）は（０，０）となり、ＦＳＭ３はリセットと判定する。ここで「リセット」の判定とは、クロック信号ｉｃｌｋ，ｑｃｌｋの周波数を高くあるいは低くするとしていた判定を解除することを意味する。
【００１８】
このように、ＦＳＭ３は、図２に示す象限の組み合わせに応じてデータ信号とクロック信号との周波数差の比較判定を行なう。
【００１９】
図３は、図１に示した周波数比較器１００の動作を説明するためのタイミング図である。
【００２０】
時刻ｔ１，ｔ３，ｔ５において、データ信号ｄａｔａが立上り、データ信号とクロック信号との周波数差の比較判定が行なわれる。時刻ｔ１，ｔ３，ｔ５では（ｉ１，ｑ１）＝（０，１）なので、（ｉ０，ｑ０）の状態にかかわらず、周波数比較器１００はリセットと判定する。
【００２１】
時刻ｔ２，ｔ４，ｔ６においてはデータ信号ｄａｔａが立下り、このとき周波数比較器１００は周波数差の比較判定を行なわない。
【００２２】
一方、従来の周波数比較器では、データ信号ｄａｔａが立下る時刻ｔ２，ｔ４，ｔ６においても周波数差の比較判定が行なわれる。時刻ｔ２，ｔ４，ｔ６では（ｉ０，ｑ０）＝（０，１），（ｉ１，ｑ１）＝（０，０）なので、従来の周波数比較器ではダウンと判定する。
【００２３】
しかしながら、図３のデータ信号ｄａｔａは、実際にはデューティ比が崩れているだけであり、データ信号とクロック信号との周波数差は平均的には変化していない。すなわち、図３のようにデータ信号のデューティ比が崩れた場合、従来の周波数比較器は誤判定してしまう。
【００２４】
これに対し、この発明の周波数比較器１００では、データ信号ｄａｔａが立下る時刻ｔ２，ｔ４，ｔ６において周波数差の比較判定は行なわれないので、デューティ比の歪みに起因した誤判定を回避することができる。
【００２５】
図４は、周波数比較器１００の変形例である周波数比較器１０１の構成を示したブロック図である。
【００２６】
図４に示した周波数比較器１０１は、図１に示した周波数比較器１００にフリップフロップ回路４，５を付加した構成となっている。フリップフロップ回路４，５は、フリップフロップ回路１，２の前段にそれぞれ接続され、フリップフロップ回路１，２と同じく、データ信号ｄａｔａの立上りにのみ同期して動作する。
【００２７】
このように、フリップフロップ回路１，２の前段にフリップフロップ回路４，５を接続することにより、フリップフロップ回路１，２に入力されるクロック信号ｉｃｌｋ，ｑｃｌｋがデータ信号ｄａｔａの周期に対して安定する。したがって、周波数比較器１０１は、デューティ比の歪みに起因した誤判定の回避に加えて、メタステーブル状態を防ぐことができる。
【００２８】
［実施の形態２］
図５は、この発明の実施の形態２による周波数比較器２００の構成を示したブロック図である。
【００２９】
図５に示した実施の形態２の周波数比較器２００は，図１に示した実施の形態１の周波数比較器１００に、ＵＰ／ＤＮマスク装置６およびＡＮＤゲート７，８を付加した構成となっている。
【００３０】
ＵＰ／ＤＮマスク装置６は、クロック信号ｉｃｌｋおよびデータ信号ｄａｔａの入力を受け、データ信号に同じ値が連続した場合にイネーブル信号ＥＮを出力する。なお、ＵＰ／ＤＮマスク装置６に入力されるクロック信号ｉｃｌｋは、クロック信号ｑｃｌｋであってもよい。
【００３１】
ＡＮＤゲート７にはＦＳＭ３からの出力信号ｕおよびイネーブル信号ＥＮ、ＡＮＤゲート８にはＦＳＭ３からの出力信号ｄおよびイネーブル信号ＥＮがそれぞれ入力される。このＡＮＤゲート７，８の働きにより、イネーブル信号ＥＮがＨレベルの時にのみ、ＦＳＭ３からの出力信号ｕ，ｄのＨレベルがそれぞれアップ信号ＵＰ，ダウン信号ＤＮのＨレベルとして出力される。
【００３２】
このように、周波数比較器１００に、ＵＰ／ＤＮマスク装置６およびＡＮＤゲート７，８を付加することにより、データ信号のデューティ比が崩れた場合に加え、データ信号に同じ値が連続した場合の誤判定を回避することができる。この連続同一符号に起因した誤判定の仕組みについては、ＵＰ／ＤＮマスク装置６の具体的構成に関連して後に説明する。
【００３３】
図６は、周波数比較器２００の変形例である周波数比較器２０１の構成を示したブロック図である。
【００３４】
図６に示した周波数比較器２０１は、図５に示した周波数比較器２００にフリップフロップ回路４，５を付加した構成となっている。このようにフリップフロップ回路１，２の前段にフリップフロップ回路４，５を接続することにより、周波数比較器２０１は、デューティ比の歪みおよび連続同一符号に起因した誤判定の回避に加えて、メタステーブル状態を防ぐことができる。
【００３５】
次に、ＵＰ／ＤＮマスク装置６のいくつかの具体的構成例について述べる。
図７は、ＵＰ／ＤＮマスク装置６ａの構成を示したブロック図である。
【００３６】
図７に示したＵＰ／ＤＮマスク装置６ａは、カウンタ１１，１２と、比較器１４，１５と、ＡＮＤゲート１６と、トグル装置１７とを備える。
【００３７】
カウンタ１１，１２はともに、Ｃ入力端子、ＣＫ入力端子、およびＶ出力端子を備える。Ｃ入力端子から入力される信号がＬレベルの時、Ｖ出力端子からのカウント出力は常にゼロとなる。一方、Ｃ入力端子から入力される信号がＨレベルの時、ＣＫ入力端子から入力される信号が立上るたびに、Ｖ出力端子からのカウント出力は１ずつ加算される。Ｖ出力端子からのカウント出力は、カウント値がある所定の限界値Ｅに達するとそれ以上加算されない。
【００３８】
トグル装置１７は、データ信号ｄａｔａの立上りにのみ同期するデータフリップフロップ回路で、Ｑ出力の反転であるＺＱ出力端子がＤ入力端子に接続されている。トグル装置１７は、データ信号ｄａｔａが立上るたびにＱ出力端子の出力を反転させる。
【００３９】
カウンタ１１，１２のＣ入力端子には、トグル装置１７のＱ出力端子からの出力信号，ＺＱ出力端子からの出力信号がそれぞれ入力される。また、カウンタ１１，１２のＣＫ入力端子には、ともにクロック信号ｉｃｌｋが入力される。カウンタ１１，１２のＶ出力端子から出力されるカウント値は、比較器１４，１５にそれぞれ入力される。
【００４０】
比較器１４，１５は、ある所定の設定値Ｘと比較して入力カウント値が小さい場合にＨレベルを出力する。カウンタ１１から出力されるカウント値がこの設定値Ｘより小さい時、比較器１４から出力される信号はＨレベルとなる。同様に、カウンタ１２から出力されるカウント値がこの設定値Ｘより小さい時、比較器１５から出力される信号はＨレベルとなる。比較器１４，１５から出力される信号がともにＨレベルのとき、ＡＮＤゲート１６から出力されるイネーブル信号ＥＮはＨレベルとなる。
【００４１】
なお、上記の設定値Ｘは、データ信号ｄａｔａの波形品質に基づいて決定される。また、この設定値Ｘは、先の限界値Ｅよりも小さい。ここでは、仮にＸ＝３とする。
【００４２】
図８は、図７に示したＵＰ／ＤＮマスク装置６ａの動作を説明するためのタイミング図である。
【００４３】
時刻ｔ１において、データ信号ｄａｔａが立上り、データ信号とクロック信号との周波数差の比較判定が開始される。この比較判定は、図３において説明した手続きにより、ＦＳＭ３において行なわれる。
【００４４】
また、データ信号ｄａｔａが立上ることによって、カウンタ１１は新たなカウントを開始し、一方でカウンタ１２のカウント出力はゼロとなる。これにより、カウンタ１１，１２から出力されるカウント値はともに設定値Ｘより小さくなるので、比較器１４，１５から出力される信号はともにＨレベルとなる。その結果、時刻ｔ２において、ＡＮＤゲート１６から出力されるイネーブル信号ＥＮはＨレベルとなる。
【００４５】
しかしながら、時刻ｔ１においてはイネーブル信号ＥＮはＬレベルなので、ＦＳＭ３の出力（ｕ，ｄ）は伝達されず、アップ信号ＵＰ，ダウン信号ＤＮとも常にＬレベルとなる。すなわち、時刻ｔ１での周波数差の比較判定結果は最終的には出力されない。なお、時刻ｔ１以前においてイネーブル信号ＥＮがＬレベルなのは、図示していないが、時刻ｔ１以前にデータ信号ｄａｔａに同じ値が連続していたことを意味する。
【００４６】
時刻ｔ３において、カウンタ１１の出力カウント数が設定値Ｘ＝３に達したのを受けて、比較器１４の出力がＬレベルとなり、ＡＮＤゲートから出力されるイネーブル信号ＥＮはＬレベルに戻る。カウンタ１１は、出力カウント数が限界値Ｅに達するまで、クロック信号ｉｃｌｋが立上るたびに出力カウント数を１ずつ増加させる。
【００４７】
時刻ｔ４においてデータ信号ｄａｔａが立下るが、この発明のＦＳＭ３はデータ信号ｄａｔａの立上りにのみ同期して動作するため、このときデータ信号とクロック信号との周波数差の比較判定は行なわれない。
【００４８】
時刻ｔ５において、データ信号ｄａｔａが立上り、データ信号とクロック信号との周波数差の比較判定が再び開始される。また、データ信号ｄａｔａが立上ることによって、時刻ｔ６において、ＡＮＤゲート１６から出力されるイネーブル信号ＥＮはＨレベルとなる。
【００４９】
しかしながら、時刻ｔ５においてはイネーブル信号ＥＮはＬレベルなので、ＦＳＭ３の出力（ｕ，ｄ）は伝達されず、アップ信号ＵＰ，ダウン信号ＤＮとも常にＬレベルとなる。すなわち、時刻ｔ５での周波数差の比較判定結果は最終的には出力されない。
【００５０】
このように、イネーブル信号ＥＮが立上った直後には周波数差の比較判定結果を出力しないことで、周波数比較器２００，２０１においてデータ信号の連続同一符号に起因した誤判定を回避することができる。
【００５１】
ＵＰ／ＤＮマスク装置６ａを用いると、ＡＮＤゲート１６からの出力位相がＦＳＭ３のレイテンシ―に合致しない可能性がある。この問題を解決するためのＵＰ／ＤＮマスク装置の構成を次に述べる。
【００５２】
図９は、ＵＰ／ＤＮマスク装置６ｂの構成を示したブロック図である。
図９に示したＵＰ／ＤＮマスク装置６ｂは、図７に示したＵＰ／ＤＮマスク装置６ａに位相調整器１８を付加した構成となっている。位相調整器１８は、入力された信号の位相を調整して出力する機能を有する。位相調整器１８は、ＡＮＤゲート１８の後段に接続される。
【００５３】
このように、ＡＮＤゲート１８の後段に位相調整器１８を接続することで、ＡＮＤゲート１６からの出力位相を調整することができ、ＡＮＤゲート１６からの出力位相をＦＳＭ３のレイテンシ―に合わせることができる。また、周波数比較器２０１において追加されたフリップフロップ回路４，５による出力位相の変動にも対応できる。
【００５４】
ところで、この発明のＵＰ／ＤＮマスク装置６は、データ信号の立上りおよび立下りの双方を用いてクロック信号をサンプリングする従来の周波数比較器に対しても適応することができる。以下に、こうした従来の周波数比較器の一例である非特許文献１の図２０．５．１に記載されたＦＤに対して適応されるＵＰ／ＤＮマスク装置の構成について述べる。
【００５５】
図１０は、ＵＰ／ＤＮマスク装置６ｃの構成を示したブロック図である。
図１０に示したＵＰ／ＤＮマスク装置６ｃは、カウンタ１１，１２と、インバータ１３と、比較器１４，１５と、ＡＮＤゲート１６とを備える。
【００５６】
カウンタ１１，１２のＣ入力端子には、データ信号ｄａｔａ，インバータ１３によるデータ信号ｄａｔａの反転信号がそれぞれ入力される。カウンタ１１，１２のＣＫ入力端子には、ともにクロック信号ｉｃｌｋが入力される。カウンタ１１，１２のＶ出力端子から出力されるカウント値は、比較器１４，１５にそれぞれ入力される。
【００５７】
比較器１４，１５は、ある所定の設定値Ｘと比較して入力カウント値が小さい場合にＨレベルを出力する。カウンタ１１から出力されるカウント値がこの設定値Ｘより小さい時、比較器１４から出力される信号はＨレベルとなる。同様に、カウンタ１２から出力されるカウント値がこの設定値Ｘより小さい時、比較器１５から出力される信号はＨレベルとなる。比較器１４，１５から出力される信号がともにＨレベルのとき、ＡＮＤゲート１６から出力されるイネーブル信号ＥＮはＨレベルとなる。
【００５８】
図１１は、図１０に示したＵＰ／ＤＮマスク装置６ｃがＦＤ５００に対してどのように接続されるかを示したブロック図である。
【００５９】
図１１のＦＤ５００は、非特許文献１の図２０．５．１に記載されたＦＤである。ＦＤ５００中のフリップフロップ回路５０１，５０２およびＦＳＭ５０３は、たとえば図５のフリップフロップ回路１，２およびＦＳＭ３にそれぞれ対応し、ＡＮＤゲート７にはＦＳＭ５０３からの出力信号ｕおよびイネーブル信号ＥＮ、ＡＮＤゲート８にはＦＳＭ５０３からの出力信号ｄおよびイネーブル信号ＥＮがそれぞれ入力される。ただし、フリップフロップ回路５０１，５０２およびＦＳＭ５０３は、データ信号ｄａｔａの立上りおよび立下りの双方に同期して動作する。
【００６０】
このＡＮＤゲート７，８の働きにより、周波数比較器２００，２０１と同じく、イネーブル信号ＥＮがＨレベルの時にのみ、ＦＳＭ５０３からの出力信号ｕ，ｄのＨレベルがそれぞれアップ信号ＵＰ，ダウン信号ＤＮのＨレベルとして出力される。なお、ここでは、データ信号ｄａｔａとして、１Ｇｂ／ｓのＮＲＺ（Non Return to Zero）データ信号が用いられている。
【００６１】
図１２は、図１０に示したＵＰ／ＤＮマスク装置６ｃの動作を説明するためのタイミング図である。
【００６２】
時刻ｔ１において、データ信号ｄａｔａが立上り、データ信号とクロック信号との周波数差の比較判定が開始される。この比較判定は、図３において説明したのと同等の手続きにより、ＦＳＭ５０３において行なわれる。
【００６３】
また、データ信号ｄａｔａが立上ることによって、カウンタ１１は新たなカウントを開始し、一方でカウンタ１２のカウント出力はゼロとなる。これにより、カウンタ１１，１２から出力されるカウント値はともに設定値Ｘより小さくなるので、比較器１４，１５から出力される信号はともにＨレベルとなる。その結果、時刻ｔ２において、ＡＮＤゲート１６から出力されるイネーブル信号ＥＮはＨレベルとなる。
【００６４】
しかしながら、時刻ｔ１においてはイネーブル信号ＥＮはＬレベルなので、ＦＳＭ５０３の出力（ｕ，ｄ）は伝達されず、アップ信号ＵＰ，ダウン信号ＤＮとも常にＬレベルとなる。すなわち、時刻ｔ１での周波数差の比較判定結果は最終的には出力されない。なお、時刻ｔ１以前においてイネーブル信号ＥＮがＬレベルなのは、図示していないが、時刻ｔ１以前にデータ信号ｄａｔａに同じ値が連続していたことを意味する。
【００６５】
時刻ｔ３において、カウント１１の出力カウント数が設定値Ｘ＝３に達したのを受けて、比較器１４の出力がＬレベルとなり、ＡＮＤゲートから出力されるイネーブル信号ＥＮはＬレベルに戻る。カウンタ１１は、出力カウント数が限界値Ｅに達するまで、クロック信号ｉｃｌｋが立上るたびに出力カウント数を１ずつ増加させる。
【００６６】
時刻ｔ４において、データ信号ｄａｔａが立下り、データ信号とクロック信号との周波数差の比較判定が再び開始される。この比較判定は、非特許文献１のＦＳＭ５０３において行なわれるので、これまで述べてきたこの発明の周波数比較器と異なり、データ信号ｄａｔａの立下り時にも比較判定が行なわれる。
【００６７】
また、データ信号ｄａｔａが立下ることによって、今度は、カウンタ１２が新たなカウントを開始し、一方でカウンタ１１のカウント出力はゼロとなる。これにより、カウンタ１１，１２から出力されるカウント値はともに設定値Ｘより小さくなるので、時刻ｔ５において、ＡＮＤゲート１６から出力されるイネーブル信号ＥＮは再びＨレベルとなる。
【００６８】
しかしながら、時刻ｔ４においてはイネーブル信号ＥＮはＬレベルなので、ＦＳＭ５０３の出力（ｕ，ｄ）は伝達されず、時刻ｔ４においても周波数差の比較判定結果は最終的には出力されない。
【００６９】
このように、イネーブル信号ＥＮが変化した直後には周波数差の比較判定結果を出力しないことで、非特許文献１のＦＤにおいてもデータ信号の連続同一符号に起因した誤判定を回避することができる。
【００７０】
なお、実施の形態１，２のフリップフロップ回路は、図１１に示した非特許文献１のフリップフロップ回路５０１，５０２を除いて立上りにのみ動作するが、立下りにのみ動作するのであってもよい。
【００７１】
また、データ信号ｄａｔａの代わりに、クロック信号ｉｃｌｋ，ｑｃｌｋ以外のクロック信号ｃｌｋを用いることによって、クロック信号ｃｌｋとクロック信号ｉｃｌｋ，ｑｃｌｋとの周波数差を比較判定することもできる。
【００７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７３】
【発明の効果】
以上のように、この発明によれば、データ信号が通常の状態から外れた場合に起こり得る周波数差の誤判定を回避することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による周波数比較器１００の構成を示したブロック図である。
【図２】 ＦＳＭ３の入出力関係を示した真理値表である。
【図３】 図１に示した周波数比較器１００の動作を説明するためのタイミング図である。
【図４】 周波数比較器１００の変形例である周波数比較器１０１の構成を示したブロック図である。
【図５】 この発明の実施の形態２による周波数比較器２００の構成を示したブロック図である。
【図６】 周波数比較器２００の変形例である周波数比較器２０１の構成を示したブロック図である。
【図７】 ＵＰ／ＤＮマスク装置６ａの構成を示したブロック図である。
【図８】 図７に示したＵＰ／ＤＮマスク装置６ａの動作を説明するためのタイミング図である。
【図９】 ＵＰ／ＤＮマスク装置６ｂの構成を示したブロック図である。
【図１０】 ＵＰ／ＤＮマスク装置６ｃの構成を示したブロック図である。
【図１１】 図１０に示したＵＰ／ＤＮマスク装置６ｃがＦＤ５００に対してどのように接続されるかを示したブロック図である。
【図１２】 図１０に示したＵＰ／ＤＮマスク装置６ｃの動作を説明するためのタイミング図である。
【符号の説明】
１，２，４，５，５０１，５０２ フリップフロップ回路、３，５０３ ＦＳＭ、６，６ａ，６ｂ，６ｃ ＵＰ／ＤＮマスク装置、７，８，１６ ＡＮＤゲート、１１，１２ カウンタ、１３ インバータ、１４，１５ 比較器、１００，１０１，２００，２０１ 周波数比較器、５００ ＦＤ。
【発明の属する技術分野】
この発明は、周波数比較器に関し、より特定的には、データ信号とクロック信号との周波数差の変動を検出する周波数比較器に関する。
【０００２】
【従来の技術】
従来の周波数比較器（Frequency Detector）は、データ信号の立上りおよび立下りの双方を用いてクロック信号をサンプリングしている（たとえば、非特許文献１参照）。
【０００３】
【非特許文献１】
フイ・ワン（Hui Wang）他１名，「１Ｇｂ／ｓのＣＭＯＳを用いたクロックおよひデータ復旧回路（A 1Gb/s CMOS Clock and Data Recovery Circuit）」，１９９９年度ＩＥＥＥ国際固体素子回路会議（1999 IEEE International Solid-State Circuits Conference（ＩＳＳＣＣ１９９９）），ＷＡ２０．５
【０００４】
【発明が解決しようとする課題】
従来の周波数比較器は、データ信号のデューティ比が崩れた場合、またはデータ信号に同じ値が連続した場合に、クロック信号の周波数に対してデータ信号の周波数がどのように増減しているかを誤判定する可能性があった。ここで、「データ信号のデューティ比が崩れる」とは、データ信号のＨレベルの長さをデータの周期で割った余りとデータ信号のＬレベルの長さをデータの周期で割った余りとの比（デューティ比）が１対１から外れることを意味する。
【０００５】
この発明の目的は、データ信号が通常の状態から外れた場合に誤判定を起こさない周波数比較器を提供することである。
【０００６】
【課題を解決するための手段】
この発明は、データ信号とクロック信号との周波数差の変動を検出する周波数比較器であって、クロック信号を、データ信号の立上りエッジおよび立下りエッジのどちらか一方に応じて取込む第１のフリップフロップ回路と、クロック信号から９０度だけ位相のずれた第２のクロック信号を、第１のフリップフロップ回路と同期して取込む第２のフリップフロップ回路と、クロック信号、第２のクロック信号、および第１、第２のフリップフロップ回路の保持データに基づいて、データ信号とクロック信号との周波数差の変動を検出し、検出の結果に応じてクロック信号の周波数の増減を指示する第１および第２の制御信号を出力する周波数差検出部とを備える。
【０００７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０００８】
また、以下の各実施の形態で示されるこの発明の周波数比較器は、非特許文献１の図２０．５．１に記載されたＣＤＲ（Clock and Data Recovery）アーキテクチャにおけるＦＤ（Frequency Detector）に対応するものである。
【０００９】
［実施の形態１］
図１は、この発明の実施の形態１による周波数比較器１００の構成を示したブロック図である。
【００１０】
図１に示した実施の形態１の周波数比較器１００は、フリップフロップ回路１，２と、有限ステートマシン（以下、ＦＳＭと称す）３とを備える。ＦＳＭ３には、状態保持のためのフリップフロップ回路が含まれる。また、この発明のフリップフロップ回路はすべてデータフリップフロップ回路であり、Ｄ入力端子、ＣＫ入力端子、およびＱ出力端子を備える。Ｄ入力端子から入力された入力信号Ｄは、ＣＫ入力端子からの入力信号の立上りのみに同期して、入力信号Ｄと同一の出力をＱ出力端子に出力する。
【００１１】
フリップフロップ回路１，２のＤ入力端子には、基準となるクロック信号ｉｃｌｋ，クロック信号ｉｃｌｋよりπ／２だけ位相が遅れたクロック信号ｑｃｌｋがそれぞれ入力される。フリップフロップ回路１，２のＣＫ入力端子には、データ信号ｄａｔａが入力され、フリップフロップ回路１，２は、このデータ信号ｄａｔａの立上りにのみ同期して動作する。
【００１２】
ＦＳＭ３は、フリップフロップ回路１，２に入力される信号ｉ１，ｑ１およびフリップフロップ回路１，２に保持されていた信号ｉ０，ｑ０を受けて、アップ信号ＵＰ（出力信号ｕ）およびダウン信号ＤＮ（出力信号ｄ）を出力する。ＦＳＭ３もまた、データ信号ｄａｔａの立上りにのみ同期して動作する。
【００１３】
図２は、ＦＳＭ３の入出力関係を示した真理値表である。
図２に示すように、（ｉ０，ｑ０）＝（０，１），（０，０），（１，０），（１，１）は、それぞれ象限Ｉ，ＩＩ，ＩＩＩ，ＩＶに対応する。（ｉ１，ｑ１）についても同様である。ＦＳＭ３の出力（ｕ，ｄ）は、この（ｉ０，ｑ０），（ｉ１，ｑ１）によって各々定められる象限の組み合わせにより決定する。
【００１４】
図２（２）のように、（ｉ０，ｑ０）によって定められた象限がＩで、（ｉ１，ｑ１）によって定められた象限がＩＩの時、ＦＳＭ３の出力（ｕ，ｄ）は（０，１）となり、ＦＳＭ３はダウンと判定する。図２（７）のように、（ｉ０，ｑ０）によって定められた象限がＩＩで、（ｉ１，ｑ１）によって定められた象限がＩＩＩの時も同様である。ここで「ダウン」の判定とは、データ信号ｄａｔａと比較してクロック信号ｉｃｌｋ，ｑｃｌｋの周波数が前回の判定時より相対的に高い（速い）ため、クロック信号ｉｃｌｋ，ｑｃｌｋの周波数を低くすることを意味する。
【００１５】
図２（１０）のように、（ｉ０，ｑ０）によって定められた象限がＩＩＩで、（ｉ１，ｑ１）によって定められた象限がＩＩの時、ＦＭＳ３の出力（ｕ，ｄ）は（１，０）となり、ＦＳＭ３はアップと判定する。図２（１５）のように、（ｉ０，ｑ０）によって定められた象限がＩＶで、（ｉ１，ｑ１）によって定められた象限がＩＩＩの時も同様である。ここで「アップ」の判定とは、データ信号ｄａｔａと比較してクロック信号ｉｃｌｋ，ｑｃｌｋの周波数が前回の判定時より相対的に低い（遅い）ため、クロック信号ｉｃｌｋ，ｑｃｌｋの周波数を高くすることを意味する。
【００１６】
また、図２（６）のように、（ｉ０，ｑ０），（ｉ１，ｑ１）によって定められた象限が共にＩＩの時、ＦＭＳ３の出力（ｕ，ｄ）は前回の判定のままとなる。図２（１１）のように、（ｉ０，ｑ０），（ｉ１，ｑ１）によって定められた象限が共にＩＩＩの時も同様である。
【００１７】
（ｉ０，ｑ０），（ｉ１，ｑ１）によって各々定められる象限の組み合わせが上記以外の時、ＦＭＳ３の出力（ｕ，ｄ）は（０，０）となり、ＦＳＭ３はリセットと判定する。ここで「リセット」の判定とは、クロック信号ｉｃｌｋ，ｑｃｌｋの周波数を高くあるいは低くするとしていた判定を解除することを意味する。
【００１８】
このように、ＦＳＭ３は、図２に示す象限の組み合わせに応じてデータ信号とクロック信号との周波数差の比較判定を行なう。
【００１９】
図３は、図１に示した周波数比較器１００の動作を説明するためのタイミング図である。
【００２０】
時刻ｔ１，ｔ３，ｔ５において、データ信号ｄａｔａが立上り、データ信号とクロック信号との周波数差の比較判定が行なわれる。時刻ｔ１，ｔ３，ｔ５では（ｉ１，ｑ１）＝（０，１）なので、（ｉ０，ｑ０）の状態にかかわらず、周波数比較器１００はリセットと判定する。
【００２１】
時刻ｔ２，ｔ４，ｔ６においてはデータ信号ｄａｔａが立下り、このとき周波数比較器１００は周波数差の比較判定を行なわない。
【００２２】
一方、従来の周波数比較器では、データ信号ｄａｔａが立下る時刻ｔ２，ｔ４，ｔ６においても周波数差の比較判定が行なわれる。時刻ｔ２，ｔ４，ｔ６では（ｉ０，ｑ０）＝（０，１），（ｉ１，ｑ１）＝（０，０）なので、従来の周波数比較器ではダウンと判定する。
【００２３】
しかしながら、図３のデータ信号ｄａｔａは、実際にはデューティ比が崩れているだけであり、データ信号とクロック信号との周波数差は平均的には変化していない。すなわち、図３のようにデータ信号のデューティ比が崩れた場合、従来の周波数比較器は誤判定してしまう。
【００２４】
これに対し、この発明の周波数比較器１００では、データ信号ｄａｔａが立下る時刻ｔ２，ｔ４，ｔ６において周波数差の比較判定は行なわれないので、デューティ比の歪みに起因した誤判定を回避することができる。
【００２５】
図４は、周波数比較器１００の変形例である周波数比較器１０１の構成を示したブロック図である。
【００２６】
図４に示した周波数比較器１０１は、図１に示した周波数比較器１００にフリップフロップ回路４，５を付加した構成となっている。フリップフロップ回路４，５は、フリップフロップ回路１，２の前段にそれぞれ接続され、フリップフロップ回路１，２と同じく、データ信号ｄａｔａの立上りにのみ同期して動作する。
【００２７】
このように、フリップフロップ回路１，２の前段にフリップフロップ回路４，５を接続することにより、フリップフロップ回路１，２に入力されるクロック信号ｉｃｌｋ，ｑｃｌｋがデータ信号ｄａｔａの周期に対して安定する。したがって、周波数比較器１０１は、デューティ比の歪みに起因した誤判定の回避に加えて、メタステーブル状態を防ぐことができる。
【００２８】
［実施の形態２］
図５は、この発明の実施の形態２による周波数比較器２００の構成を示したブロック図である。
【００２９】
図５に示した実施の形態２の周波数比較器２００は，図１に示した実施の形態１の周波数比較器１００に、ＵＰ／ＤＮマスク装置６およびＡＮＤゲート７，８を付加した構成となっている。
【００３０】
ＵＰ／ＤＮマスク装置６は、クロック信号ｉｃｌｋおよびデータ信号ｄａｔａの入力を受け、データ信号に同じ値が連続した場合にイネーブル信号ＥＮを出力する。なお、ＵＰ／ＤＮマスク装置６に入力されるクロック信号ｉｃｌｋは、クロック信号ｑｃｌｋであってもよい。
【００３１】
ＡＮＤゲート７にはＦＳＭ３からの出力信号ｕおよびイネーブル信号ＥＮ、ＡＮＤゲート８にはＦＳＭ３からの出力信号ｄおよびイネーブル信号ＥＮがそれぞれ入力される。このＡＮＤゲート７，８の働きにより、イネーブル信号ＥＮがＨレベルの時にのみ、ＦＳＭ３からの出力信号ｕ，ｄのＨレベルがそれぞれアップ信号ＵＰ，ダウン信号ＤＮのＨレベルとして出力される。
【００３２】
このように、周波数比較器１００に、ＵＰ／ＤＮマスク装置６およびＡＮＤゲート７，８を付加することにより、データ信号のデューティ比が崩れた場合に加え、データ信号に同じ値が連続した場合の誤判定を回避することができる。この連続同一符号に起因した誤判定の仕組みについては、ＵＰ／ＤＮマスク装置６の具体的構成に関連して後に説明する。
【００３３】
図６は、周波数比較器２００の変形例である周波数比較器２０１の構成を示したブロック図である。
【００３４】
図６に示した周波数比較器２０１は、図５に示した周波数比較器２００にフリップフロップ回路４，５を付加した構成となっている。このようにフリップフロップ回路１，２の前段にフリップフロップ回路４，５を接続することにより、周波数比較器２０１は、デューティ比の歪みおよび連続同一符号に起因した誤判定の回避に加えて、メタステーブル状態を防ぐことができる。
【００３５】
次に、ＵＰ／ＤＮマスク装置６のいくつかの具体的構成例について述べる。
図７は、ＵＰ／ＤＮマスク装置６ａの構成を示したブロック図である。
【００３６】
図７に示したＵＰ／ＤＮマスク装置６ａは、カウンタ１１，１２と、比較器１４，１５と、ＡＮＤゲート１６と、トグル装置１７とを備える。
【００３７】
カウンタ１１，１２はともに、Ｃ入力端子、ＣＫ入力端子、およびＶ出力端子を備える。Ｃ入力端子から入力される信号がＬレベルの時、Ｖ出力端子からのカウント出力は常にゼロとなる。一方、Ｃ入力端子から入力される信号がＨレベルの時、ＣＫ入力端子から入力される信号が立上るたびに、Ｖ出力端子からのカウント出力は１ずつ加算される。Ｖ出力端子からのカウント出力は、カウント値がある所定の限界値Ｅに達するとそれ以上加算されない。
【００３８】
トグル装置１７は、データ信号ｄａｔａの立上りにのみ同期するデータフリップフロップ回路で、Ｑ出力の反転であるＺＱ出力端子がＤ入力端子に接続されている。トグル装置１７は、データ信号ｄａｔａが立上るたびにＱ出力端子の出力を反転させる。
【００３９】
カウンタ１１，１２のＣ入力端子には、トグル装置１７のＱ出力端子からの出力信号，ＺＱ出力端子からの出力信号がそれぞれ入力される。また、カウンタ１１，１２のＣＫ入力端子には、ともにクロック信号ｉｃｌｋが入力される。カウンタ１１，１２のＶ出力端子から出力されるカウント値は、比較器１４，１５にそれぞれ入力される。
【００４０】
比較器１４，１５は、ある所定の設定値Ｘと比較して入力カウント値が小さい場合にＨレベルを出力する。カウンタ１１から出力されるカウント値がこの設定値Ｘより小さい時、比較器１４から出力される信号はＨレベルとなる。同様に、カウンタ１２から出力されるカウント値がこの設定値Ｘより小さい時、比較器１５から出力される信号はＨレベルとなる。比較器１４，１５から出力される信号がともにＨレベルのとき、ＡＮＤゲート１６から出力されるイネーブル信号ＥＮはＨレベルとなる。
【００４１】
なお、上記の設定値Ｘは、データ信号ｄａｔａの波形品質に基づいて決定される。また、この設定値Ｘは、先の限界値Ｅよりも小さい。ここでは、仮にＸ＝３とする。
【００４２】
図８は、図７に示したＵＰ／ＤＮマスク装置６ａの動作を説明するためのタイミング図である。
【００４３】
時刻ｔ１において、データ信号ｄａｔａが立上り、データ信号とクロック信号との周波数差の比較判定が開始される。この比較判定は、図３において説明した手続きにより、ＦＳＭ３において行なわれる。
【００４４】
また、データ信号ｄａｔａが立上ることによって、カウンタ１１は新たなカウントを開始し、一方でカウンタ１２のカウント出力はゼロとなる。これにより、カウンタ１１，１２から出力されるカウント値はともに設定値Ｘより小さくなるので、比較器１４，１５から出力される信号はともにＨレベルとなる。その結果、時刻ｔ２において、ＡＮＤゲート１６から出力されるイネーブル信号ＥＮはＨレベルとなる。
【００４５】
しかしながら、時刻ｔ１においてはイネーブル信号ＥＮはＬレベルなので、ＦＳＭ３の出力（ｕ，ｄ）は伝達されず、アップ信号ＵＰ，ダウン信号ＤＮとも常にＬレベルとなる。すなわち、時刻ｔ１での周波数差の比較判定結果は最終的には出力されない。なお、時刻ｔ１以前においてイネーブル信号ＥＮがＬレベルなのは、図示していないが、時刻ｔ１以前にデータ信号ｄａｔａに同じ値が連続していたことを意味する。
【００４６】
時刻ｔ３において、カウンタ１１の出力カウント数が設定値Ｘ＝３に達したのを受けて、比較器１４の出力がＬレベルとなり、ＡＮＤゲートから出力されるイネーブル信号ＥＮはＬレベルに戻る。カウンタ１１は、出力カウント数が限界値Ｅに達するまで、クロック信号ｉｃｌｋが立上るたびに出力カウント数を１ずつ増加させる。
【００４７】
時刻ｔ４においてデータ信号ｄａｔａが立下るが、この発明のＦＳＭ３はデータ信号ｄａｔａの立上りにのみ同期して動作するため、このときデータ信号とクロック信号との周波数差の比較判定は行なわれない。
【００４８】
時刻ｔ５において、データ信号ｄａｔａが立上り、データ信号とクロック信号との周波数差の比較判定が再び開始される。また、データ信号ｄａｔａが立上ることによって、時刻ｔ６において、ＡＮＤゲート１６から出力されるイネーブル信号ＥＮはＨレベルとなる。
【００４９】
しかしながら、時刻ｔ５においてはイネーブル信号ＥＮはＬレベルなので、ＦＳＭ３の出力（ｕ，ｄ）は伝達されず、アップ信号ＵＰ，ダウン信号ＤＮとも常にＬレベルとなる。すなわち、時刻ｔ５での周波数差の比較判定結果は最終的には出力されない。
【００５０】
このように、イネーブル信号ＥＮが立上った直後には周波数差の比較判定結果を出力しないことで、周波数比較器２００，２０１においてデータ信号の連続同一符号に起因した誤判定を回避することができる。
【００５１】
ＵＰ／ＤＮマスク装置６ａを用いると、ＡＮＤゲート１６からの出力位相がＦＳＭ３のレイテンシ―に合致しない可能性がある。この問題を解決するためのＵＰ／ＤＮマスク装置の構成を次に述べる。
【００５２】
図９は、ＵＰ／ＤＮマスク装置６ｂの構成を示したブロック図である。
図９に示したＵＰ／ＤＮマスク装置６ｂは、図７に示したＵＰ／ＤＮマスク装置６ａに位相調整器１８を付加した構成となっている。位相調整器１８は、入力された信号の位相を調整して出力する機能を有する。位相調整器１８は、ＡＮＤゲート１８の後段に接続される。
【００５３】
このように、ＡＮＤゲート１８の後段に位相調整器１８を接続することで、ＡＮＤゲート１６からの出力位相を調整することができ、ＡＮＤゲート１６からの出力位相をＦＳＭ３のレイテンシ―に合わせることができる。また、周波数比較器２０１において追加されたフリップフロップ回路４，５による出力位相の変動にも対応できる。
【００５４】
ところで、この発明のＵＰ／ＤＮマスク装置６は、データ信号の立上りおよび立下りの双方を用いてクロック信号をサンプリングする従来の周波数比較器に対しても適応することができる。以下に、こうした従来の周波数比較器の一例である非特許文献１の図２０．５．１に記載されたＦＤに対して適応されるＵＰ／ＤＮマスク装置の構成について述べる。
【００５５】
図１０は、ＵＰ／ＤＮマスク装置６ｃの構成を示したブロック図である。
図１０に示したＵＰ／ＤＮマスク装置６ｃは、カウンタ１１，１２と、インバータ１３と、比較器１４，１５と、ＡＮＤゲート１６とを備える。
【００５６】
カウンタ１１，１２のＣ入力端子には、データ信号ｄａｔａ，インバータ１３によるデータ信号ｄａｔａの反転信号がそれぞれ入力される。カウンタ１１，１２のＣＫ入力端子には、ともにクロック信号ｉｃｌｋが入力される。カウンタ１１，１２のＶ出力端子から出力されるカウント値は、比較器１４，１５にそれぞれ入力される。
【００５７】
比較器１４，１５は、ある所定の設定値Ｘと比較して入力カウント値が小さい場合にＨレベルを出力する。カウンタ１１から出力されるカウント値がこの設定値Ｘより小さい時、比較器１４から出力される信号はＨレベルとなる。同様に、カウンタ１２から出力されるカウント値がこの設定値Ｘより小さい時、比較器１５から出力される信号はＨレベルとなる。比較器１４，１５から出力される信号がともにＨレベルのとき、ＡＮＤゲート１６から出力されるイネーブル信号ＥＮはＨレベルとなる。
【００５８】
図１１は、図１０に示したＵＰ／ＤＮマスク装置６ｃがＦＤ５００に対してどのように接続されるかを示したブロック図である。
【００５９】
図１１のＦＤ５００は、非特許文献１の図２０．５．１に記載されたＦＤである。ＦＤ５００中のフリップフロップ回路５０１，５０２およびＦＳＭ５０３は、たとえば図５のフリップフロップ回路１，２およびＦＳＭ３にそれぞれ対応し、ＡＮＤゲート７にはＦＳＭ５０３からの出力信号ｕおよびイネーブル信号ＥＮ、ＡＮＤゲート８にはＦＳＭ５０３からの出力信号ｄおよびイネーブル信号ＥＮがそれぞれ入力される。ただし、フリップフロップ回路５０１，５０２およびＦＳＭ５０３は、データ信号ｄａｔａの立上りおよび立下りの双方に同期して動作する。
【００６０】
このＡＮＤゲート７，８の働きにより、周波数比較器２００，２０１と同じく、イネーブル信号ＥＮがＨレベルの時にのみ、ＦＳＭ５０３からの出力信号ｕ，ｄのＨレベルがそれぞれアップ信号ＵＰ，ダウン信号ＤＮのＨレベルとして出力される。なお、ここでは、データ信号ｄａｔａとして、１Ｇｂ／ｓのＮＲＺ（Non Return to Zero）データ信号が用いられている。
【００６１】
図１２は、図１０に示したＵＰ／ＤＮマスク装置６ｃの動作を説明するためのタイミング図である。
【００６２】
時刻ｔ１において、データ信号ｄａｔａが立上り、データ信号とクロック信号との周波数差の比較判定が開始される。この比較判定は、図３において説明したのと同等の手続きにより、ＦＳＭ５０３において行なわれる。
【００６３】
また、データ信号ｄａｔａが立上ることによって、カウンタ１１は新たなカウントを開始し、一方でカウンタ１２のカウント出力はゼロとなる。これにより、カウンタ１１，１２から出力されるカウント値はともに設定値Ｘより小さくなるので、比較器１４，１５から出力される信号はともにＨレベルとなる。その結果、時刻ｔ２において、ＡＮＤゲート１６から出力されるイネーブル信号ＥＮはＨレベルとなる。
【００６４】
しかしながら、時刻ｔ１においてはイネーブル信号ＥＮはＬレベルなので、ＦＳＭ５０３の出力（ｕ，ｄ）は伝達されず、アップ信号ＵＰ，ダウン信号ＤＮとも常にＬレベルとなる。すなわち、時刻ｔ１での周波数差の比較判定結果は最終的には出力されない。なお、時刻ｔ１以前においてイネーブル信号ＥＮがＬレベルなのは、図示していないが、時刻ｔ１以前にデータ信号ｄａｔａに同じ値が連続していたことを意味する。
【００６５】
時刻ｔ３において、カウント１１の出力カウント数が設定値Ｘ＝３に達したのを受けて、比較器１４の出力がＬレベルとなり、ＡＮＤゲートから出力されるイネーブル信号ＥＮはＬレベルに戻る。カウンタ１１は、出力カウント数が限界値Ｅに達するまで、クロック信号ｉｃｌｋが立上るたびに出力カウント数を１ずつ増加させる。
【００６６】
時刻ｔ４において、データ信号ｄａｔａが立下り、データ信号とクロック信号との周波数差の比較判定が再び開始される。この比較判定は、非特許文献１のＦＳＭ５０３において行なわれるので、これまで述べてきたこの発明の周波数比較器と異なり、データ信号ｄａｔａの立下り時にも比較判定が行なわれる。
【００６７】
また、データ信号ｄａｔａが立下ることによって、今度は、カウンタ１２が新たなカウントを開始し、一方でカウンタ１１のカウント出力はゼロとなる。これにより、カウンタ１１，１２から出力されるカウント値はともに設定値Ｘより小さくなるので、時刻ｔ５において、ＡＮＤゲート１６から出力されるイネーブル信号ＥＮは再びＨレベルとなる。
【００６８】
しかしながら、時刻ｔ４においてはイネーブル信号ＥＮはＬレベルなので、ＦＳＭ５０３の出力（ｕ，ｄ）は伝達されず、時刻ｔ４においても周波数差の比較判定結果は最終的には出力されない。
【００６９】
このように、イネーブル信号ＥＮが変化した直後には周波数差の比較判定結果を出力しないことで、非特許文献１のＦＤにおいてもデータ信号の連続同一符号に起因した誤判定を回避することができる。
【００７０】
なお、実施の形態１，２のフリップフロップ回路は、図１１に示した非特許文献１のフリップフロップ回路５０１，５０２を除いて立上りにのみ動作するが、立下りにのみ動作するのであってもよい。
【００７１】
また、データ信号ｄａｔａの代わりに、クロック信号ｉｃｌｋ，ｑｃｌｋ以外のクロック信号ｃｌｋを用いることによって、クロック信号ｃｌｋとクロック信号ｉｃｌｋ，ｑｃｌｋとの周波数差を比較判定することもできる。
【００７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７３】
【発明の効果】
以上のように、この発明によれば、データ信号が通常の状態から外れた場合に起こり得る周波数差の誤判定を回避することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による周波数比較器１００の構成を示したブロック図である。
【図２】 ＦＳＭ３の入出力関係を示した真理値表である。
【図３】 図１に示した周波数比較器１００の動作を説明するためのタイミング図である。
【図４】 周波数比較器１００の変形例である周波数比較器１０１の構成を示したブロック図である。
【図５】 この発明の実施の形態２による周波数比較器２００の構成を示したブロック図である。
【図６】 周波数比較器２００の変形例である周波数比較器２０１の構成を示したブロック図である。
【図７】 ＵＰ／ＤＮマスク装置６ａの構成を示したブロック図である。
【図８】 図７に示したＵＰ／ＤＮマスク装置６ａの動作を説明するためのタイミング図である。
【図９】 ＵＰ／ＤＮマスク装置６ｂの構成を示したブロック図である。
【図１０】 ＵＰ／ＤＮマスク装置６ｃの構成を示したブロック図である。
【図１１】 図１０に示したＵＰ／ＤＮマスク装置６ｃがＦＤ５００に対してどのように接続されるかを示したブロック図である。
【図１２】 図１０に示したＵＰ／ＤＮマスク装置６ｃの動作を説明するためのタイミング図である。
【符号の説明】
１，２，４，５，５０１，５０２ フリップフロップ回路、３，５０３ ＦＳＭ、６，６ａ，６ｂ，６ｃ ＵＰ／ＤＮマスク装置、７，８，１６ ＡＮＤゲート、１１，１２ カウンタ、１３ インバータ、１４，１５ 比較器、１００，１０１，２００，２０１ 周波数比較器、５００ ＦＤ。
Claims (8)
- データ信号とクロック信号との周波数差の変動を検出する周波数比較器であって、
前記クロック信号を、前記データ信号の立上りエッジおよび立下りエッジのどちらか一方に応じて取込む第１のフリップフロップ回路と、
前記クロック信号から９０度だけ位相のずれた第２のクロック信号を、前記第１のフリップフロップ回路と同期して取込む第２のフリップフロップ回路と、
前記クロック信号、前記第２のクロック信号、および前記第１、第２のフリップフロップ回路の保持データに基づいて、前記データ信号と前記クロック信号との周波数差の変動を検出し、前記検出の結果に応じて前記クロック信号の周波数の増減を指示する第１および第２の制御信号を出力する周波数差検出部と、
前記データ信号の同一符号が所定回数以上連続した場合に禁止信号を出力する連続同一符号検出部と、
前記第１の制御信号および前記禁止信号が入力される第１のＡＮＤゲートと、
前記第２の制御信号および前記禁止信号が入力される第２のＡＮＤゲートとを備える、周波数比較器。 - 前記第１のフリップフロップ回路の前段に接続され、前記クロック信号を前記第１のフリップフロップ回路と同期して取込む第３のフリップフロップ回路と、
前記第２のフリップフロップ回路の前段に接続され、前記クロック信号を前記第１のフリップフロップ回路と同期して取込む第４のフリップフロップ回路とをさらに備える、請求項１に記載の周波数比較器。 - 前記連続同一符号検出部は、
前記第１のフリップフロップ回路と同期して出力信号を反転する反転制御回路と、
前記反転制御回路による出力反転から次の出力反転までの期間に、前記クロック信号および前記第２のクロック信号のどちらか一方が何回立上ったかあるいは立下ったかを計測する第１のカウンタ回路と、
前記出力反転制御回路による出力反転から次の出力反転までの期間に、前記クロック信号および前記第２のクロック信号のどちらか一方が何回立上ったかあるいは立下ったかを、前記第１のカウンタ回路と相補に計測する第２のカウンタ回路と、
前記第１のカウンタ回路による第１のカウント値を第１の設定値と比較し、前記第１のカウント値が前記第１の設定値よりも小さければ第３の制御信号を出力する第１の比較器と、
前記第２のカウンタ回路による第２のカウント値を第２の設定値と比較し、前記第２のカウント値が前記第２の設定値よりも小さければ第４の制御信号を出力する第２の比較器と、
前記第３、第４の制御信号の入力を受けて前記禁止信号を出力する第３のＡＮＤゲートとを含む、請求項１に記載の周波数比較器。 - 前記禁止信号の位相を調整する位相調整器をさらに含む、請求項３に記載の周波数比較器。
- データ信号とクロック信号との周波数差の変動を検出する周波数比較器であって、
前記クロック信号を、前記データ信号の立上りエッジおよび立下りエッジに応じて取込む第１のフリップフロップ回路と、
前記クロック信号から９０度だけ位相のずれた第２のクロック信号を、前記第１のフリップフロップ回路と同期して取込む第２のフリップフロップ回路と、
前記クロック信号、前記第２のクロック信号、および前記第１、第２のフリップフロップ回路の保持データに基づいて、前記データ信号と前記クロック信号との周波数差の変動を検出し、前記検出の結果に応じて前記クロック信号の周波数の増減を指示する第１および第２の制御信号を出力する周波数差検出部と、
前記データ信号の同一符号が所定回数以上連続した場合に禁止信号を出力する連続同一符号検出部と、
前記第１の制御信号および前記禁止信号が入力される第１のＡＮＤゲートと、
前記第２の制御信号および前記禁止信号が入力される第２のＡＮＤゲートとを備える、周波数比較器。 - 前記第１のフリップフロップ回路の前段に接続され、前記クロック信号を前記第１のフリップフロップ回路と同期して取込む第３のフリップフロップ回路と、
前記第２のフリップフロップ回路の前段に接続され、前記クロック信号を前記第１のフリップフロップ回路と同期して取込む第４のフリップフロップ回路とをさらに備える、請求項５に記載の周波数比較器。 - 前記連続同一符号検出部は、
前記データ信号の立上りから立下りまでの期間に、前記クロック信号および前記第２のクロック信号のどちらか一方が何回立上ったかあるいは立下ったかを計測する第１のカウンタ回路と、
前記データ信号の立上りから立下りまでの期間に、前記クロック信号および前記第２のクロック信号のどちらか一方が何回立上ったかあるいは立下ったかを、前記第１のカウンタ回路と相補に計測する第２のカウンタ回路と、
前記第１のカウンタ回路による第１のカウント値を第１の設定値と比較し、前記第１のカウント値が前記第１の設定値よりも小さければ第３の制御信号を出力する第１の比較器と、
前記第２のカウンタ回路による第２のカウント値を第２の設定値と比較し、前記第２のカウント値が前記第２の設定値よりも小さければ第４の制御信号を出力する第２の比較器と、
前記第３、第４の制御信号の入力を受けて前記禁止信号を出力する第３のＡＮＤゲートとを含む、請求項５または６に記載の周波数比較器。 - 前記禁止信号の位相を調整する位相調整器をさらに含む、請求項７に記載の周波数比較器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002380007A JP4164357B2 (ja) | 2002-12-27 | 2002-12-27 | 周波数比較器 |
| US10/442,987 US6960960B2 (en) | 2002-12-27 | 2003-05-22 | Frequency detector detecting variation in frequency difference between data signal and clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002380007A JP4164357B2 (ja) | 2002-12-27 | 2002-12-27 | 周波数比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004214825A JP2004214825A (ja) | 2004-07-29 |
| JP4164357B2 true JP4164357B2 (ja) | 2008-10-15 |
Family
ID=32652748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002380007A Expired - Lifetime JP4164357B2 (ja) | 2002-12-27 | 2002-12-27 | 周波数比較器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6960960B2 (ja) |
| JP (1) | JP4164357B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145398B2 (en) * | 2003-07-28 | 2006-12-05 | Analog Devices, Inc. | Coarse frequency detector system and method thereof |
| US7548047B1 (en) * | 2005-05-03 | 2009-06-16 | Marvell International Ltd. | Pulse width modulated buck voltage regulator with stable feedback control loop |
| JP2009049735A (ja) * | 2007-08-21 | 2009-03-05 | Oki Electric Ind Co Ltd | Ｐｌｌ発振回路 |
| US9325490B2 (en) * | 2014-03-20 | 2016-04-26 | Stmicroelectronics International N.V. | Referenceless clock and data recovery circuit |
| JP6361433B2 (ja) | 2014-10-02 | 2018-07-25 | 富士通株式会社 | 周波数検出回路及び受信回路 |
| CN104639111B (zh) * | 2015-03-04 | 2017-11-24 | 浙江水利水电学院 | 基于jkff的qcg电路单元 |
| JP6839354B2 (ja) * | 2017-02-03 | 2021-03-10 | 富士通株式会社 | Ｃｄｒ回路及び受信回路 |
| RU203487U1 (ru) * | 2020-09-29 | 2021-04-07 | Закрытое Акционерное Общество "Время-Ч" | Компаратор - анализатор фазовый |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6055286A (en) * | 1997-07-01 | 2000-04-25 | Hewlett-Packard Company | Oversampling rotational frequency detector |
| JPH11308097A (ja) | 1998-04-24 | 1999-11-05 | Sony Corp | 周波数比較器およびこれを用いたｐｌｌ回路 |
| US6366135B1 (en) * | 1999-12-23 | 2002-04-02 | Cypress Semiconductor Corp. | Data frequency detector |
-
2002
- 2002-12-27 JP JP2002380007A patent/JP4164357B2/ja not_active Expired - Lifetime
-
2003
- 2003-05-22 US US10/442,987 patent/US6960960B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20040124929A1 (en) | 2004-07-01 |
| JP2004214825A (ja) | 2004-07-29 |
| US6960960B2 (en) | 2005-11-01 |
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Legal Events
| Date | Code | Title | Description |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071126 |
|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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