JP3934504B2 - 二値化回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は二値化回路に関し、特に、入力信号に含まれるノイズ成分に起因するチャタリングの発生を防止する手段を備えた二値化回路に関する。
【０００２】
【従来の技術】
二値化回路は、さまざまな分野において利用されている。たとえば、ＤＶＤなどの光ディスク装置において、ピックアップから入力された信号を、イコライザなどを用いて波形整形した後、二値化回路を用いてアナログ信号からデジタル信号に変換するという処理を行っている。
【０００３】
図７は従来の２値化回路９０の回路図であり、図８は２値化回路９０の動作を説明するための信号波形図である。２値化回路９０は、コンパレータ４を備えている。コンパレータ４は、プラス側入力端子へ入力された正弦波状の入力信号ＳＩＮをマイナス側入力端子へ入力された基準信号電圧Ｓ１０と比較して第１二値化信号Ｓ１１を生成し、モノマルチ９１へ出力する。
【０００４】
２値化回路９０には、時定数設定回路９２が設けられている。時定数設定回路９２は、所定の時定数を設定する。モノマルチ９１は、時定数設定回路９２によって設定された所定の時定数に基づいて第１二値化信号Ｓ１１をマスキングして第２二値化信号Ｓ９３を出力する。
【０００５】
このように構成された２値化回路９０の動作を説明する。正弦波状の入力信号ＳＩＮがコンパレータ４に設けられたプラス側端子に入力されると、コンパレータ４は、入力された入力信号ＳＩＮを基準信号電圧Ｓ１０と比較して第１二値化信号Ｓ１１を生成する。入力信号ＳＩＮには、通常、ノイズ成分が含まれている。このため、コンパレータ４によって生成された第１二値化信号Ｓ１１における立ち上がりエッジおよび立ち下がりエッジにはチャタリングが発生している。
【０００６】
このようなチャタリングが発生した第１二値化信号Ｓ１１は、時定数設定回路９２によって設定された所定の時定数に基づいてモノマルチ９１によってマスキングされ、チャタリングのない第２二値化信号Ｓ９３が生成される。
【０００７】
このように、図７に示す従来の２値化回路９０によれば、入力信号ＳＩＮがノイズ成分を含んでいても、チャタリングのない第２二値化信号を得ることができる。
【０００８】
また、他の従来の２値化回路としてヒステリシスコンパレータを設け、ヒステリシスコンパレータに正弦波状の入力信号を入力し、入力された正弦波状の入力信号ＳＩＮを基準信号電圧と比較することによって、チャタリングのない第２二値化信号を得ることができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、図７を参照して前述した従来の２値化回路９０の構成では、モノマルチ９１のマスク時間を固定している場合、入力信号ＳＩＮの周波数が高くなったとき、例えば、ＤＶＤなどの光ディスク装置において再生速度が増大したときに、モノマルチ９１のマスク時間が入力信号ＳＩＮの半周期よりも長くなるおそれがある。
【００１０】
逆に、再生速度が減少して入力信号ＳＩＮの周波数が低くなったときに、入力信号ＳＩＮの時間当たりの変化量が減り、基準信号電圧Ｓ１０との間の電位差が小さい状態が長く続くため、モノマルチ９１のマスク時間後にもチャタリングが発生するおそれがある。
【００１１】
このような不都合を防止するためには、入力信号ＳＩＮの周波数が変更されるたびに時定数設定回路９２に設定された時定数を変更してモノマルチ９１のマスク時間を変更する必要があった。そのためには、時定数設定回路９２にＤＡＣおよび、ＤＡＣの制御回路などを設ける必要がある。従って、時定数の変更に必要な回路が複雑になり時定数設定回路９２の回路規模が大きくなるという問題があった。
【００１２】
また、時定数設定のために、時定数設定回路９２に設けたＤＡＣを制御するための時間が必要となり、その間、ＣＰＵなどの処理時間が割かれるという問題もあった。
【００１３】
さらに、前述したヒステリシスコンパレータを設ける従来の構成では、実際のハイレベル、ローレベル切換りタイミングは、ヒステリシス幅を有するため、入力信号と基準電圧のクロスポイントからずれが生じ、出力にディレイが発生する。入力信号のノイズ成分が大きい場合には、ヒステリシス幅も大きく設定する必要があるため、ディレイはさらに大きくなるという問題がある。
【００１４】
本発明は係る問題を解決するためになされたものであり、その目的は、簡単な構成によって、品質の高い２値化信号を得ることができる２値化回路を提供することにある。
【００１５】
【課題を解決するための手段】
係る目的を達成するために本発明に係る二値化回路は、入力信号を基準信号電圧と比較して第１二値化信号を生成するコンパレータと、前記コンパレータによって生成された前記第１二値化信号の位相を調整して、位相調整二値化信号を生成する位相調整回路と、前記位相調整回路によって生成された前記位相調整二値化信号を受け取り、第２二値化信号を出力するフリップフロップ回路と、前記コンパレータによって生成された前記第１二値化信号と前記フリップフロップ回路から出力された前記第２二値化信号とに基づいて、前記第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする。
【００１６】
本発明に係る他の二値化回路は、入力信号を基準信号電圧と比較して第１二値化信号を生成するコンパレータと、前記コンパレータによって生成された前記第１二値化信号を遅延させて、遅延二値化信号を生成する遅延回路と、前記遅延回路によって生成された前記遅延二値化信号を受け取り、第２二値化信号を出力するフリップフロップ回路と、前記コンパレータによって生成された前記第１二値化信号と前記フリップフロップ回路から出力された前記第２二値化信号とに基づいて、前記第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする。
【００１７】
本発明に係るさらに他の二値化回路は、入力信号を基準信号電圧と比較して第１二値化信号を生成するコンパレータと、前記基準信号電圧を前記入力信号と比較してヒステリシス二値化信号を生成するヒステリシスコンパレータと、前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号を受け取り、第２二値化信号を出力するフリップフロップ回路と、前記コンパレータによって生成された前記第１二値化信号と前記フリップフロップ回路から出力された前記第２二値化信号とに基づいて、前記第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする。
【００１８】
【発明の実施の形態】
本発明に係る二値化回路においては、第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号に基づいて、第１二値化信号の位相を調整した位相調整二値化信号をラッチして第２二値化信号が生成される。このため、第１二値化信号の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第２二値化信号において除去される。その結果、ノイズ成分を含んでいる信号が入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【００１９】
前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記位相調整回路によって生成された前記位相調整二値化信号をラッチして前記第２二値化信号を出力することが好ましい。
【００２０】
本発明に係る他の二値化回路においては、第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号に基づいて、第１二値化信号を遅延させた遅延二値化信号をラッチして第２二値化信号が生成される。このため、第１二値化信号の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第２二値化信号において除去される。その結果、ノイズ成分を含んでいる信号が入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【００２１】
前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記遅延回路によって生成された前記遅延二値化信号をラッチして前記第２二値化信号を出力することが好ましい。
【００２２】
本発明に係るさらに他の二値化回路においては、第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号に基づいて、ヒステリシスコンパレータによって生成されたヒステリシス二値化信号をラッチして第２二値化信号が生成される。このため、第１二値化信号の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第２二値化信号において除去される。その結果、ノイズ成分を含んでいる信号が入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【００２３】
前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号をラッチして前記第２二値化信号を出力することが好ましい。
【００２４】
前記基準信号電圧は、前記ヒステリシスコンパレータのプラス端子に入力されており、前記入力信号は、前記ヒステリシスコンパレータのマイナス端子に入力されており、前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号は、前記入力信号と前記基準信号電圧との交点よりも遅延した立ち上がりエッジおよび立ち下がりエッジを有していることが好ましい。
【００２５】
以下、図面を参照して本発明の実施の形態を説明する。
【００２６】
（実施の形態１）
図１は、実施の形態１に係る２値化回路１００の回路図である。２値化回路１００は、コンパレータ４を備えている。コンパレータ４は、プラス側入力端子へ入力された正弦波状の入力信号ＳＩＮをマイナス側入力端子へ入力された基準信号電圧Ｓ１０と比較して第１二値化信号Ｓ１１を生成し、位相調整回路１および排他的論理和回路３へ出力する。位相調整回路１は、コンパレータ４から出力された第１二値化信号Ｓ１１の位相を調整して、位相調整二値化信号Ｓ１２を生成する。
【００２７】
２値化回路１００には、フリップフロップ回路２が設けられている。フリップフロップ回路２は、データ入力端子Ｄとクロック入力端子ＣＬＫと正転出力端子Ｑと反転出力端子＿Ｑとを有している。フリップフロップ回路２は、位相調整回路１によって生成された位相調整二値化信号Ｓ１２をデータ入力端子Ｄにおいて受け取り、正転出力端子Ｑから第２二値化信号Ｓ１を出力する。
【００２８】
排他的論理和回路３は、コンパレータ４によって生成された第１二値化信号Ｓ１１とフリップフロップ回路２に設けられた正転出力端子Ｑから出力された第２二値化信号Ｓ１との排他的論理和を演算し、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号Ｓ１３をフリップフロップ回路２に設けられたクロック入力端子ＣＬＫへ出力する。
【００２９】
このように構成された２値化回路１００の動作を説明する。図２は、実施の形態１に係る２値化回路１００の動作を説明するための信号波形図である。
【００３０】
まず、正弦波状の入力信号ＳＩＮがコンパレータ４に設けられたプラス側端子に入力されると、コンパレータ４は、入力された入力信号ＳＩＮを基準信号電圧Ｓ１０と比較してパルス状の第１二値化信号Ｓ１１を生成する。入力信号ＳＩＮには、通常、ノイズ成分が含まれている。このため、コンパレータ４によって生成された第１二値化信号Ｓ１１における立ち上がりエッジおよび立ち下がりエッジにはチャタリングが発生している。
【００３１】
そして、位相調整回路１は、コンパレータ４から出力された第１二値化信号Ｓ１１の位相を調整して、図２に示すパルス状の位相調整二値化信号Ｓ１２を生成し、フリップフロップ回路２に設けられたデータ入力端子Ｄへ出力する。図２に示す例では、位相調整二値化信号Ｓ１２は、第１二値化信号Ｓ１１に対して１／４周期分だけ位相がずれている。
【００３２】
次に、排他的論理和回路３は、コンパレータ４によって生成された第１二値化信号Ｓ１１とフリップフロップ回路２に設けられた正転出力端子Ｑから出力された第２二値化信号Ｓ１との排他的論理和を演算し、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジをパルスとしてそれぞれ検出したエッジ検出信号Ｓ１３をフリップフロップ回路２に設けられたクロック入力端子ＣＬＫへ出力する。
【００３３】
その後、フリップフロップ回路２は、クロック入力端子ＣＬＫに入力されたエッジ検出信号Ｓ１３に基づいて、位相調整回路１によって生成された位相調整二値化信号Ｓ１２をラッチして第２二値化信号Ｓ１を正転出力端子Ｑから出力する。
【００３４】
以上のように実施の形態１によれば、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号Ｓ１３に基づいて、第１二値化信号Ｓ１１の位相を調整した位相調整二値化信号Ｓ１２をラッチして第２二値化信号Ｓ１が生成される。このため、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第２二値化信号Ｓ１において除去される。その結果、ノイズ成分を含んでいる入力信号ＳＩＮが入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【００３５】
実施形態１によれば、入力信号ＳＩＮの周波数が変わってもチャタリングのない二値化信号を無調整で得ることができるので、ＣＰＵの処理時間を削減することができる。
【００３６】
また、実施形態１の構成では、位相調整回路１、排他的論理和回路３、およびフリップフロップ回路２が追加されるが、図７を参照して前述した従来の２値化回路９０の構成におけるモノマルチ回路９１ならびに時定数設定回路９２に設けられたＤＡＣおよび制御回路を削減することができる。このため、図７に示す従来の構成に比べてＩＣの素子数を削減することができる。このように、従来、入力信号の周波数が変化すると必要になっていたモノマルチの時定数設定が不要となるため、回路規模を縮小することができる。
【００３７】
さらに、実際の第２二値化信号Ｓ１の立ち上がりエッジおよび立ち下がりエッジのタイミングはコンパレータ４によって生成された第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジのタイミングによって決定されるので、入力信号ＳＩＮと基準信号電圧Ｓ１０とのクロスポイントからの時間的ずれを最小にすることができる。
【００３８】
（実施の形態２）
図３は実施の形態２に係る２値化回路１００Ａの回路図であり、図４は２値化回路１００Ａの動作を説明するための信号波形図である。図１および図２を参照して前述した実施の形態１に係る２値化回路１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した２値化回路１００と異なる点は、位相調整回路１の替わりに遅延回路５を備えている点である。
【００３９】
遅延回路５は、コンパレータ４によって生成された第１二値化信号Ｓ１１を遅延させて、遅延二値化信号Ｓ２２を生成し、フリップフロップ回路２に設けられたデータ入力端子Ｄへ出力する。
【００４０】
このように構成された２値化回路１００Ａの動作を説明する。まず、正弦波状の入力信号ＳＩＮがコンパレータ４に設けられたプラス側端子に入力されると、コンパレータ４は、入力された入力信号ＳＩＮを基準信号電圧Ｓ１０と比較してパルス状の第１二値化信号Ｓ１１を生成する。入力信号ＳＩＮには、通常、ノイズ成分が含まれている。このため、コンパレータ４によって生成された第１二値化信号Ｓ１１における立ち上がりエッジおよび立ち下がりエッジにはチャタリングが発生している。
【００４１】
そして、遅延回路５は、コンパレータ４から出力された第１二値化信号Ｓ１１を遅延させて、図４に示すパルス状の遅延二値化信号Ｓ２２を生成し、フリップフロップ回路２に設けられたデータ入力端子Ｄへ出力する。図４に示す例では、遅延二値化信号Ｓ２２は、第１二値化信号Ｓ１１に対して３／４周期分だけ遅延している。
【００４２】
次に、排他的論理和回路３は、コンパレータ４によって生成された第１二値化信号Ｓ１１とフリップフロップ回路２に設けられた正転出力端子Ｑから出力された第２二値化信号Ｓ２との排他的論理和を演算し、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号Ｓ２３をフリップフロップ回路２に設けられたクロック入力端子ＣＬＫへ出力する。
【００４３】
その後、フリップフロップ回路２は、クロック入力端子ＣＬＫに入力されたエッジ検出信号Ｓ２３に基づいて、遅延回路５によって生成された遅延二値化信号Ｓ２２をラッチして第２二値化信号Ｓ２を正転出力端子Ｑから出力する。
【００４４】
以上のように実施の形態２によれば、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号Ｓ２３に基づいて、第１二値化信号Ｓ１１を遅延させた遅延二値化信号Ｓ２２をラッチして第２二値化信号Ｓ２が生成される。このため、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第２二値化信号Ｓ２において除去される。その結果、ノイズ成分を含んでいる入力信号ＳＩＮが入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【００４５】
実施形態２によれば、前述した実施の形態１と同様に、入力信号ＳＩＮの周波数が変わってもチャタリングのない二値化信号を無調整で得ることができるので、ＣＰＵの処理時間を削減することができる。
【００４６】
また、実施形態２の構成では、遅延回路５、排他的論理和回路３、およびフリップフロップ回路２が追加されるが、図７を参照して前述した従来の２値化回路９０の構成におけるモノマルチ回路９１ならびに時定数設定回路９２に設けられたＤＡＣおよび制御回路を削減することができる。このため、前述した実施の形態１と同様に、図７に示す従来の構成に比べてＩＣの素子数を削減することができる。
【００４７】
さらに、実際の第２二値化信号Ｓ２の立ち上がりエッジおよび立ち下がりエッジのタイミングはコンパレータ４によって生成された第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジのタイミングによって決定されるので、入力信号ＳＩＮと基準信号電圧Ｓ１０とのクロスポイントからの時間的ずれを最小にすることができる。
【００４８】
（実施の形態３）
図５は実施の形態３に係る２値化回路１００Ｂの回路図であり、図６は２値化回路１００Ｂの動作を説明するための信号波形図である。図１および図２を参照して前述した実施の形態１に係る２値化回路１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した２値化回路１００と異なる点は、位相調整回路１の替わりにヒステリシスコンパレータ６を備えている点である。
【００４９】
ヒステリシスコンパレータ６には、プラス入力端子とマイナス入力端子とが設けられている。ヒステリシスコンパレータ６に設けられたプラス入力端子には、基準信号電圧Ｓ１０が入力される。マイナス入力端子には、正弦波形状をした入力信号ＳＩＮが入力される。ヒステリシスコンパレータ６は、プラス入力端子に入力された基準信号電圧Ｓ１０をマイナス入力端子に入力された入力信号ＳＩＮと比較してヒステリシス二値化信号Ｓ３１を生成し、フリップフロップ回路２に設けられたデータ入力端子Ｄへ出力する。
【００５０】
このように構成された２値化回路１００Ｂの動作を説明する。まず、ヒステリシスコンパレータ６は、基準信号電圧Ｓ１０を入力信号ＳＩＮと比較してヒステリシス二値化信号Ｓ３１を生成し、フリップフロップ回路２に設けられたデータ入力端子Ｄへ出力する。入力信号ＳＩＮはマイナス入力端子に入力されているため、ヒステリシス二値化信号Ｓ３１は反転された二値化信号となる。さらに、ヒステリシスコンパレータ６は閾値電圧においてヒステリシス特性を有しているため、ヒステリシスコンパレータ６によって生成されたヒステリシス二値化信号Ｓ３１は、入力信号ＳＩＮと基準信号電圧Ｓ１０との交点７よりも遅延した立ち上がりエッジおよび立ち下がりエッジを有している。
【００５１】
コンパレータ４は、プラス入力端子に入力された入力信号ＳＩＮをマイナス端子に入力された基準信号電圧Ｓ１０と比較してパルス状の第１二値化信号Ｓ１１を生成する。入力信号ＳＩＮには、通常、ノイズ成分が含まれているために、コンパレータ４によって生成された第１二値化信号Ｓ１１における立ち上がりエッジおよび立ち下がりエッジにはチャタリングが発生している。
【００５２】
次に、排他的論理和回路３は、コンパレータ４によって生成された第１二値化信号Ｓ１１とフリップフロップ回路２に設けられた正転出力端子Ｑから出力された第２二値化信号Ｓ３との排他的論理和を演算し、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号Ｓ３３をフリップフロップ回路２に設けられたクロック入力端子ＣＬＫへ出力する。
【００５３】
その後、フリップフロップ回路２は、クロック入力端子ＣＬＫに入力されたエッジ検出信号Ｓ３３に基づいて、ヒステリシスコンパレータ６によって生成されたヒステリシス二値化信号Ｓ３１をラッチして第２二値化信号Ｓ３を正転出力端子Ｑから出力する。
【００５４】
以上のように実施の形態３によれば、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号Ｓ３３に基づいて、ヒステリシスコンパレータ６によって生成されたヒステリシス二値化信号Ｓ３１をラッチして第２二値化信号Ｓ３が生成される。このため、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第２二値化信号Ｓ３において除去される。その結果、ノイズ成分を含んでいる入力信号ＳＩＮが入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【００５５】
実施形態３によれば、前述した実施の形態１と同様に、入力信号ＳＩＮの周波数が変わってもチャタリングのない二値化信号を無調整で得ることができるので、ＣＰＵの処理時間を削減することができる。
【００５６】
また、実施形態３の構成では、ヒステリシスコンパレータ６、排他的論理和回路３、およびフリップフロップ回路２が追加されるが、図７を参照して前述した従来の２値化回路９０の構成におけるモノマルチ回路９１ならびに時定数設定回路９２に設けられたＤＡＣおよび制御回路を削減することができる。このため、前述した実施の形態１と同様に、図７に示す従来の構成に比べてＩＣの素子数を削減することができる。
【００５７】
さらに、ヒステリシスコンパレータ６のヒステリシス幅をできるだけ大きく取っておいても、実際の第２二値化信号Ｓ３の立ち上がりエッジおよび立ち下がりエッジのタイミングはコンパレータ４によって生成された第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジのタイミングによって決定されるので、入力信号ＳＩＮと基準信号電圧Ｓ１０とのクロスポイントからの時間的ずれを最小にすることができる。
【００５８】
【発明の効果】
以上のように本発明によれば、簡単な構成によって、品質の高い２値化信号を得ることができる２値化回路を提供することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る２値化回路の回路図
【図２】実施の形態１に係る２値化回路の動作を説明するための信号波形図
【図３】実施の形態２に係る２値化回路の回路図
【図４】実施の形態２に係る２値化回路の動作を説明するための信号波形図
【図５】実施の形態３に係る２値化回路の回路図
【図６】実施の形態３に係る２値化回路の動作を説明するための信号波形図
【図７】従来の２値化回路の回路図
【図８】従来の２値化回路の動作を説明するための信号波形図
【符号の説明】
１ 位相調整回路
２ フリップフロップ回路
３ 排他的論理和回路
４ コンパレータ
５ 遅延回路
６ ヒステリシスコンパレータ
ＳＩＮ 入力信号
Ｓ１ 第２二値化信号
Ｓ１０ 基準信号電圧
Ｓ１１ 第１二値化信号
Ｓ１２ 位相調整二値化信号
Ｓ１３ エッジ検出信号
【発明の属する技術分野】
本発明は二値化回路に関し、特に、入力信号に含まれるノイズ成分に起因するチャタリングの発生を防止する手段を備えた二値化回路に関する。
【０００２】
【従来の技術】
二値化回路は、さまざまな分野において利用されている。たとえば、ＤＶＤなどの光ディスク装置において、ピックアップから入力された信号を、イコライザなどを用いて波形整形した後、二値化回路を用いてアナログ信号からデジタル信号に変換するという処理を行っている。
【０００３】
図７は従来の２値化回路９０の回路図であり、図８は２値化回路９０の動作を説明するための信号波形図である。２値化回路９０は、コンパレータ４を備えている。コンパレータ４は、プラス側入力端子へ入力された正弦波状の入力信号ＳＩＮをマイナス側入力端子へ入力された基準信号電圧Ｓ１０と比較して第１二値化信号Ｓ１１を生成し、モノマルチ９１へ出力する。
【０００４】
２値化回路９０には、時定数設定回路９２が設けられている。時定数設定回路９２は、所定の時定数を設定する。モノマルチ９１は、時定数設定回路９２によって設定された所定の時定数に基づいて第１二値化信号Ｓ１１をマスキングして第２二値化信号Ｓ９３を出力する。
【０００５】
このように構成された２値化回路９０の動作を説明する。正弦波状の入力信号ＳＩＮがコンパレータ４に設けられたプラス側端子に入力されると、コンパレータ４は、入力された入力信号ＳＩＮを基準信号電圧Ｓ１０と比較して第１二値化信号Ｓ１１を生成する。入力信号ＳＩＮには、通常、ノイズ成分が含まれている。このため、コンパレータ４によって生成された第１二値化信号Ｓ１１における立ち上がりエッジおよび立ち下がりエッジにはチャタリングが発生している。
【０００６】
このようなチャタリングが発生した第１二値化信号Ｓ１１は、時定数設定回路９２によって設定された所定の時定数に基づいてモノマルチ９１によってマスキングされ、チャタリングのない第２二値化信号Ｓ９３が生成される。
【０００７】
このように、図７に示す従来の２値化回路９０によれば、入力信号ＳＩＮがノイズ成分を含んでいても、チャタリングのない第２二値化信号を得ることができる。
【０００８】
また、他の従来の２値化回路としてヒステリシスコンパレータを設け、ヒステリシスコンパレータに正弦波状の入力信号を入力し、入力された正弦波状の入力信号ＳＩＮを基準信号電圧と比較することによって、チャタリングのない第２二値化信号を得ることができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、図７を参照して前述した従来の２値化回路９０の構成では、モノマルチ９１のマスク時間を固定している場合、入力信号ＳＩＮの周波数が高くなったとき、例えば、ＤＶＤなどの光ディスク装置において再生速度が増大したときに、モノマルチ９１のマスク時間が入力信号ＳＩＮの半周期よりも長くなるおそれがある。
【００１０】
逆に、再生速度が減少して入力信号ＳＩＮの周波数が低くなったときに、入力信号ＳＩＮの時間当たりの変化量が減り、基準信号電圧Ｓ１０との間の電位差が小さい状態が長く続くため、モノマルチ９１のマスク時間後にもチャタリングが発生するおそれがある。
【００１１】
このような不都合を防止するためには、入力信号ＳＩＮの周波数が変更されるたびに時定数設定回路９２に設定された時定数を変更してモノマルチ９１のマスク時間を変更する必要があった。そのためには、時定数設定回路９２にＤＡＣおよび、ＤＡＣの制御回路などを設ける必要がある。従って、時定数の変更に必要な回路が複雑になり時定数設定回路９２の回路規模が大きくなるという問題があった。
【００１２】
また、時定数設定のために、時定数設定回路９２に設けたＤＡＣを制御するための時間が必要となり、その間、ＣＰＵなどの処理時間が割かれるという問題もあった。
【００１３】
さらに、前述したヒステリシスコンパレータを設ける従来の構成では、実際のハイレベル、ローレベル切換りタイミングは、ヒステリシス幅を有するため、入力信号と基準電圧のクロスポイントからずれが生じ、出力にディレイが発生する。入力信号のノイズ成分が大きい場合には、ヒステリシス幅も大きく設定する必要があるため、ディレイはさらに大きくなるという問題がある。
【００１４】
本発明は係る問題を解決するためになされたものであり、その目的は、簡単な構成によって、品質の高い２値化信号を得ることができる２値化回路を提供することにある。
【００１５】
【課題を解決するための手段】
係る目的を達成するために本発明に係る二値化回路は、入力信号を基準信号電圧と比較して第１二値化信号を生成するコンパレータと、前記コンパレータによって生成された前記第１二値化信号の位相を調整して、位相調整二値化信号を生成する位相調整回路と、前記位相調整回路によって生成された前記位相調整二値化信号を受け取り、第２二値化信号を出力するフリップフロップ回路と、前記コンパレータによって生成された前記第１二値化信号と前記フリップフロップ回路から出力された前記第２二値化信号とに基づいて、前記第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする。
【００１６】
本発明に係る他の二値化回路は、入力信号を基準信号電圧と比較して第１二値化信号を生成するコンパレータと、前記コンパレータによって生成された前記第１二値化信号を遅延させて、遅延二値化信号を生成する遅延回路と、前記遅延回路によって生成された前記遅延二値化信号を受け取り、第２二値化信号を出力するフリップフロップ回路と、前記コンパレータによって生成された前記第１二値化信号と前記フリップフロップ回路から出力された前記第２二値化信号とに基づいて、前記第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする。
【００１７】
本発明に係るさらに他の二値化回路は、入力信号を基準信号電圧と比較して第１二値化信号を生成するコンパレータと、前記基準信号電圧を前記入力信号と比較してヒステリシス二値化信号を生成するヒステリシスコンパレータと、前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号を受け取り、第２二値化信号を出力するフリップフロップ回路と、前記コンパレータによって生成された前記第１二値化信号と前記フリップフロップ回路から出力された前記第２二値化信号とに基づいて、前記第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする。
【００１８】
【発明の実施の形態】
本発明に係る二値化回路においては、第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号に基づいて、第１二値化信号の位相を調整した位相調整二値化信号をラッチして第２二値化信号が生成される。このため、第１二値化信号の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第２二値化信号において除去される。その結果、ノイズ成分を含んでいる信号が入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【００１９】
前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記位相調整回路によって生成された前記位相調整二値化信号をラッチして前記第２二値化信号を出力することが好ましい。
【００２０】
本発明に係る他の二値化回路においては、第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号に基づいて、第１二値化信号を遅延させた遅延二値化信号をラッチして第２二値化信号が生成される。このため、第１二値化信号の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第２二値化信号において除去される。その結果、ノイズ成分を含んでいる信号が入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【００２１】
前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記遅延回路によって生成された前記遅延二値化信号をラッチして前記第２二値化信号を出力することが好ましい。
【００２２】
本発明に係るさらに他の二値化回路においては、第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号に基づいて、ヒステリシスコンパレータによって生成されたヒステリシス二値化信号をラッチして第２二値化信号が生成される。このため、第１二値化信号の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第２二値化信号において除去される。その結果、ノイズ成分を含んでいる信号が入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【００２３】
前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号をラッチして前記第２二値化信号を出力することが好ましい。
【００２４】
前記基準信号電圧は、前記ヒステリシスコンパレータのプラス端子に入力されており、前記入力信号は、前記ヒステリシスコンパレータのマイナス端子に入力されており、前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号は、前記入力信号と前記基準信号電圧との交点よりも遅延した立ち上がりエッジおよび立ち下がりエッジを有していることが好ましい。
【００２５】
以下、図面を参照して本発明の実施の形態を説明する。
【００２６】
（実施の形態１）
図１は、実施の形態１に係る２値化回路１００の回路図である。２値化回路１００は、コンパレータ４を備えている。コンパレータ４は、プラス側入力端子へ入力された正弦波状の入力信号ＳＩＮをマイナス側入力端子へ入力された基準信号電圧Ｓ１０と比較して第１二値化信号Ｓ１１を生成し、位相調整回路１および排他的論理和回路３へ出力する。位相調整回路１は、コンパレータ４から出力された第１二値化信号Ｓ１１の位相を調整して、位相調整二値化信号Ｓ１２を生成する。
【００２７】
２値化回路１００には、フリップフロップ回路２が設けられている。フリップフロップ回路２は、データ入力端子Ｄとクロック入力端子ＣＬＫと正転出力端子Ｑと反転出力端子＿Ｑとを有している。フリップフロップ回路２は、位相調整回路１によって生成された位相調整二値化信号Ｓ１２をデータ入力端子Ｄにおいて受け取り、正転出力端子Ｑから第２二値化信号Ｓ１を出力する。
【００２８】
排他的論理和回路３は、コンパレータ４によって生成された第１二値化信号Ｓ１１とフリップフロップ回路２に設けられた正転出力端子Ｑから出力された第２二値化信号Ｓ１との排他的論理和を演算し、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号Ｓ１３をフリップフロップ回路２に設けられたクロック入力端子ＣＬＫへ出力する。
【００２９】
このように構成された２値化回路１００の動作を説明する。図２は、実施の形態１に係る２値化回路１００の動作を説明するための信号波形図である。
【００３０】
まず、正弦波状の入力信号ＳＩＮがコンパレータ４に設けられたプラス側端子に入力されると、コンパレータ４は、入力された入力信号ＳＩＮを基準信号電圧Ｓ１０と比較してパルス状の第１二値化信号Ｓ１１を生成する。入力信号ＳＩＮには、通常、ノイズ成分が含まれている。このため、コンパレータ４によって生成された第１二値化信号Ｓ１１における立ち上がりエッジおよび立ち下がりエッジにはチャタリングが発生している。
【００３１】
そして、位相調整回路１は、コンパレータ４から出力された第１二値化信号Ｓ１１の位相を調整して、図２に示すパルス状の位相調整二値化信号Ｓ１２を生成し、フリップフロップ回路２に設けられたデータ入力端子Ｄへ出力する。図２に示す例では、位相調整二値化信号Ｓ１２は、第１二値化信号Ｓ１１に対して１／４周期分だけ位相がずれている。
【００３２】
次に、排他的論理和回路３は、コンパレータ４によって生成された第１二値化信号Ｓ１１とフリップフロップ回路２に設けられた正転出力端子Ｑから出力された第２二値化信号Ｓ１との排他的論理和を演算し、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジをパルスとしてそれぞれ検出したエッジ検出信号Ｓ１３をフリップフロップ回路２に設けられたクロック入力端子ＣＬＫへ出力する。
【００３３】
その後、フリップフロップ回路２は、クロック入力端子ＣＬＫに入力されたエッジ検出信号Ｓ１３に基づいて、位相調整回路１によって生成された位相調整二値化信号Ｓ１２をラッチして第２二値化信号Ｓ１を正転出力端子Ｑから出力する。
【００３４】
以上のように実施の形態１によれば、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号Ｓ１３に基づいて、第１二値化信号Ｓ１１の位相を調整した位相調整二値化信号Ｓ１２をラッチして第２二値化信号Ｓ１が生成される。このため、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第２二値化信号Ｓ１において除去される。その結果、ノイズ成分を含んでいる入力信号ＳＩＮが入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【００３５】
実施形態１によれば、入力信号ＳＩＮの周波数が変わってもチャタリングのない二値化信号を無調整で得ることができるので、ＣＰＵの処理時間を削減することができる。
【００３６】
また、実施形態１の構成では、位相調整回路１、排他的論理和回路３、およびフリップフロップ回路２が追加されるが、図７を参照して前述した従来の２値化回路９０の構成におけるモノマルチ回路９１ならびに時定数設定回路９２に設けられたＤＡＣおよび制御回路を削減することができる。このため、図７に示す従来の構成に比べてＩＣの素子数を削減することができる。このように、従来、入力信号の周波数が変化すると必要になっていたモノマルチの時定数設定が不要となるため、回路規模を縮小することができる。
【００３７】
さらに、実際の第２二値化信号Ｓ１の立ち上がりエッジおよび立ち下がりエッジのタイミングはコンパレータ４によって生成された第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジのタイミングによって決定されるので、入力信号ＳＩＮと基準信号電圧Ｓ１０とのクロスポイントからの時間的ずれを最小にすることができる。
【００３８】
（実施の形態２）
図３は実施の形態２に係る２値化回路１００Ａの回路図であり、図４は２値化回路１００Ａの動作を説明するための信号波形図である。図１および図２を参照して前述した実施の形態１に係る２値化回路１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した２値化回路１００と異なる点は、位相調整回路１の替わりに遅延回路５を備えている点である。
【００３９】
遅延回路５は、コンパレータ４によって生成された第１二値化信号Ｓ１１を遅延させて、遅延二値化信号Ｓ２２を生成し、フリップフロップ回路２に設けられたデータ入力端子Ｄへ出力する。
【００４０】
このように構成された２値化回路１００Ａの動作を説明する。まず、正弦波状の入力信号ＳＩＮがコンパレータ４に設けられたプラス側端子に入力されると、コンパレータ４は、入力された入力信号ＳＩＮを基準信号電圧Ｓ１０と比較してパルス状の第１二値化信号Ｓ１１を生成する。入力信号ＳＩＮには、通常、ノイズ成分が含まれている。このため、コンパレータ４によって生成された第１二値化信号Ｓ１１における立ち上がりエッジおよび立ち下がりエッジにはチャタリングが発生している。
【００４１】
そして、遅延回路５は、コンパレータ４から出力された第１二値化信号Ｓ１１を遅延させて、図４に示すパルス状の遅延二値化信号Ｓ２２を生成し、フリップフロップ回路２に設けられたデータ入力端子Ｄへ出力する。図４に示す例では、遅延二値化信号Ｓ２２は、第１二値化信号Ｓ１１に対して３／４周期分だけ遅延している。
【００４２】
次に、排他的論理和回路３は、コンパレータ４によって生成された第１二値化信号Ｓ１１とフリップフロップ回路２に設けられた正転出力端子Ｑから出力された第２二値化信号Ｓ２との排他的論理和を演算し、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号Ｓ２３をフリップフロップ回路２に設けられたクロック入力端子ＣＬＫへ出力する。
【００４３】
その後、フリップフロップ回路２は、クロック入力端子ＣＬＫに入力されたエッジ検出信号Ｓ２３に基づいて、遅延回路５によって生成された遅延二値化信号Ｓ２２をラッチして第２二値化信号Ｓ２を正転出力端子Ｑから出力する。
【００４４】
以上のように実施の形態２によれば、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号Ｓ２３に基づいて、第１二値化信号Ｓ１１を遅延させた遅延二値化信号Ｓ２２をラッチして第２二値化信号Ｓ２が生成される。このため、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第２二値化信号Ｓ２において除去される。その結果、ノイズ成分を含んでいる入力信号ＳＩＮが入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【００４５】
実施形態２によれば、前述した実施の形態１と同様に、入力信号ＳＩＮの周波数が変わってもチャタリングのない二値化信号を無調整で得ることができるので、ＣＰＵの処理時間を削減することができる。
【００４６】
また、実施形態２の構成では、遅延回路５、排他的論理和回路３、およびフリップフロップ回路２が追加されるが、図７を参照して前述した従来の２値化回路９０の構成におけるモノマルチ回路９１ならびに時定数設定回路９２に設けられたＤＡＣおよび制御回路を削減することができる。このため、前述した実施の形態１と同様に、図７に示す従来の構成に比べてＩＣの素子数を削減することができる。
【００４７】
さらに、実際の第２二値化信号Ｓ２の立ち上がりエッジおよび立ち下がりエッジのタイミングはコンパレータ４によって生成された第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジのタイミングによって決定されるので、入力信号ＳＩＮと基準信号電圧Ｓ１０とのクロスポイントからの時間的ずれを最小にすることができる。
【００４８】
（実施の形態３）
図５は実施の形態３に係る２値化回路１００Ｂの回路図であり、図６は２値化回路１００Ｂの動作を説明するための信号波形図である。図１および図２を参照して前述した実施の形態１に係る２値化回路１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した２値化回路１００と異なる点は、位相調整回路１の替わりにヒステリシスコンパレータ６を備えている点である。
【００４９】
ヒステリシスコンパレータ６には、プラス入力端子とマイナス入力端子とが設けられている。ヒステリシスコンパレータ６に設けられたプラス入力端子には、基準信号電圧Ｓ１０が入力される。マイナス入力端子には、正弦波形状をした入力信号ＳＩＮが入力される。ヒステリシスコンパレータ６は、プラス入力端子に入力された基準信号電圧Ｓ１０をマイナス入力端子に入力された入力信号ＳＩＮと比較してヒステリシス二値化信号Ｓ３１を生成し、フリップフロップ回路２に設けられたデータ入力端子Ｄへ出力する。
【００５０】
このように構成された２値化回路１００Ｂの動作を説明する。まず、ヒステリシスコンパレータ６は、基準信号電圧Ｓ１０を入力信号ＳＩＮと比較してヒステリシス二値化信号Ｓ３１を生成し、フリップフロップ回路２に設けられたデータ入力端子Ｄへ出力する。入力信号ＳＩＮはマイナス入力端子に入力されているため、ヒステリシス二値化信号Ｓ３１は反転された二値化信号となる。さらに、ヒステリシスコンパレータ６は閾値電圧においてヒステリシス特性を有しているため、ヒステリシスコンパレータ６によって生成されたヒステリシス二値化信号Ｓ３１は、入力信号ＳＩＮと基準信号電圧Ｓ１０との交点７よりも遅延した立ち上がりエッジおよび立ち下がりエッジを有している。
【００５１】
コンパレータ４は、プラス入力端子に入力された入力信号ＳＩＮをマイナス端子に入力された基準信号電圧Ｓ１０と比較してパルス状の第１二値化信号Ｓ１１を生成する。入力信号ＳＩＮには、通常、ノイズ成分が含まれているために、コンパレータ４によって生成された第１二値化信号Ｓ１１における立ち上がりエッジおよび立ち下がりエッジにはチャタリングが発生している。
【００５２】
次に、排他的論理和回路３は、コンパレータ４によって生成された第１二値化信号Ｓ１１とフリップフロップ回路２に設けられた正転出力端子Ｑから出力された第２二値化信号Ｓ３との排他的論理和を演算し、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号Ｓ３３をフリップフロップ回路２に設けられたクロック入力端子ＣＬＫへ出力する。
【００５３】
その後、フリップフロップ回路２は、クロック入力端子ＣＬＫに入力されたエッジ検出信号Ｓ３３に基づいて、ヒステリシスコンパレータ６によって生成されたヒステリシス二値化信号Ｓ３１をラッチして第２二値化信号Ｓ３を正転出力端子Ｑから出力する。
【００５４】
以上のように実施の形態３によれば、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号Ｓ３３に基づいて、ヒステリシスコンパレータ６によって生成されたヒステリシス二値化信号Ｓ３１をラッチして第２二値化信号Ｓ３が生成される。このため、第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第２二値化信号Ｓ３において除去される。その結果、ノイズ成分を含んでいる入力信号ＳＩＮが入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【００５５】
実施形態３によれば、前述した実施の形態１と同様に、入力信号ＳＩＮの周波数が変わってもチャタリングのない二値化信号を無調整で得ることができるので、ＣＰＵの処理時間を削減することができる。
【００５６】
また、実施形態３の構成では、ヒステリシスコンパレータ６、排他的論理和回路３、およびフリップフロップ回路２が追加されるが、図７を参照して前述した従来の２値化回路９０の構成におけるモノマルチ回路９１ならびに時定数設定回路９２に設けられたＤＡＣおよび制御回路を削減することができる。このため、前述した実施の形態１と同様に、図７に示す従来の構成に比べてＩＣの素子数を削減することができる。
【００５７】
さらに、ヒステリシスコンパレータ６のヒステリシス幅をできるだけ大きく取っておいても、実際の第２二値化信号Ｓ３の立ち上がりエッジおよび立ち下がりエッジのタイミングはコンパレータ４によって生成された第１二値化信号Ｓ１１の立ち上がりエッジおよび立ち下がりエッジのタイミングによって決定されるので、入力信号ＳＩＮと基準信号電圧Ｓ１０とのクロスポイントからの時間的ずれを最小にすることができる。
【００５８】
【発明の効果】
以上のように本発明によれば、簡単な構成によって、品質の高い２値化信号を得ることができる２値化回路を提供することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る２値化回路の回路図
【図２】実施の形態１に係る２値化回路の動作を説明するための信号波形図
【図３】実施の形態２に係る２値化回路の回路図
【図４】実施の形態２に係る２値化回路の動作を説明するための信号波形図
【図５】実施の形態３に係る２値化回路の回路図
【図６】実施の形態３に係る２値化回路の動作を説明するための信号波形図
【図７】従来の２値化回路の回路図
【図８】従来の２値化回路の動作を説明するための信号波形図
【符号の説明】
１ 位相調整回路
２ フリップフロップ回路
３ 排他的論理和回路
４ コンパレータ
５ 遅延回路
６ ヒステリシスコンパレータ
ＳＩＮ 入力信号
Ｓ１ 第２二値化信号
Ｓ１０ 基準信号電圧
Ｓ１１ 第１二値化信号
Ｓ１２ 位相調整二値化信号
Ｓ１３ エッジ検出信号
Claims (9)
- 入力信号を基準信号電圧と比較して第１二値化信号を生成するコンパレータと、
前記コンパレータによって生成された前記第１二値化信号の位相を調整して、位相調整二値化信号を生成する位相調整回路と、
前記位相調整回路によって生成された前記位相調整二値化信号を受け取り、第２二値化信号を出力するフリップフロップ回路と、
前記コンパレータによって生成された前記第１二値化信号と前記フリップフロップ回路から出力された前記第２二値化信号とに基づいて、前記第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする二値化回路。 - 前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記位相調整回路によって生成された前記位相調整二値化信号をラッチして前記第２二値化信号を出力する、請求項１記載の二値化回路。
- 前記入力信号は、ノイズ成分を含んでいる正弦波信号である、請求項１記載の二値化回路。
- 前記コンパレータによって生成された前記第１二値化信号は、前記立ち上がりエッジおよび前記立下りエッジにおいてチャタリングが発生している、請求項１記載の二値化回路。
- 入力信号を基準信号電圧と比較して第１二値化信号を生成するコンパレータと、
前記コンパレータによって生成された前記第１二値化信号を遅延させて、遅延二値化信号を生成する遅延回路と、
前記遅延回路によって生成された前記遅延二値化信号を受け取り、第２二値化信号を出力するフリップフロップ回路と、
前記コンパレータによって生成された前記第１二値化信号と前記フリップフロップ回路から出力された前記第２二値化信号とに基づいて、前記第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする二値化回路。 - 前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記遅延回路によって生成された前記遅延二値化信号をラッチして前記第２二値化信号を出力する、請求項５記載の二値化回路。
- 入力信号を基準信号電圧と比較して第１二値化信号を生成するコンパレータと、
前記基準信号電圧を前記入力信号と比較してヒステリシス二値化信号を生成するヒステリシスコンパレータと、
前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号を受け取り、第２二値化信号を出力するフリップフロップ回路と、
前記コンパレータによって生成された前記第１二値化信号と前記フリップフロップ回路から出力された前記第２二値化信号とに基づいて、前記第１二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする二値化回路。 - 前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号をラッチして前記第２二値化信号を出力する、請求項７記載の二値化回路。
- 前記基準信号電圧は、前記ヒステリシスコンパレータのプラス端子に入力されており、
前記入力信号は、前記ヒステリシスコンパレータのマイナス端子に入力されており、
前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号は、前記入力信号と前記基準信号電圧との交点よりも遅延した立ち上がりエッジおよび立ち下がりエッジを有している、請求項７記載の二値化回路。
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