JP6536347B2 - 周波数検出方法 - Google Patents
周波数検出方法 Download PDFInfo
- Publication number
- JP6536347B2 JP6536347B2 JP2015206654A JP2015206654A JP6536347B2 JP 6536347 B2 JP6536347 B2 JP 6536347B2 JP 2015206654 A JP2015206654 A JP 2015206654A JP 2015206654 A JP2015206654 A JP 2015206654A JP 6536347 B2 JP6536347 B2 JP 6536347B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- logic
- frequency
- match
- internal clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000001514 detection method Methods 0.000 title description 3
- 238000005070 sampling Methods 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 13
- 238000003708 edge detection Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000000284 extract Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
(2)FDは、位相Aと位相Bの値が一致しない箇所をデータエッジ(遷移点)として検出する。ケース101〜ケース103では、データが1から0に遷移しているDA0〜DB0の間がエッジとして検出される。
(3)FDは、DB0とエッジ検出された次サイクルのデータであるDA1の論理一致性を判定する。更に、FDは、エッジ検出された次サイクルのデータであるDA1とDB1の論理一致性を判定する。
(4)FDは、DB0とDA1の論理一致性と、DA1とDB1の論理一致性の結果に基づいて内部クロック周波数を調整する。
サンプラー302はLEで高周波成分が復元された入力データ信号を、クロックCKA、CKBのタイミングで論理判定し、デジタル値(0/1)に変換する。
300 受信回路
301 LE
302 サンプラー
303 FD
304 エッジ検出部
305 データ一致性判定部
306 フィルタ
307 VCO
308 PD
309 デジタルフィルタ
310 位相ローテータ
323 XOR
331、332 XNOR
333 組合せ回路
334 確率算出回路
400 真理値表
Claims (4)
- 周波数が内部クロック周波数と同一である第1のクロックと、周波数が内部クロック周波数と同一であって、位相が前記第1のクロックよりも遅れている第2のクロックとのそれぞれを用いて受信データをサンプリングして得られる第1のデータと第2のデータとの論理が不一致になる箇所をエッジとして検出する検出部と、
前記第1のデータをサンプリングしたサイクルの次サイクルの前記第1のクロックで前記受信データをサンプリングして得られる第3のデータと前記第2のデータとの論理が一致するか否かと、前記第2のデータをサンプリングしたサイクルの次サイクルの前記第2のクロックで前記受信データをサンプリングして得られる第4のデータと前記第3のデータとの論理が一致するか否かとをそれぞれ判定し、前記判定の結果に基づいて、前記内部クロック周波数を調整する調整部と、
を備え、
前記調整部は、
前記第3のデータと前記第2のデータとの論理が一致すると判定した場合であって、且つ、前記第4のデータと前記第3のデータとの論理が一致すると判定した場合には、前記内部クロック周波数を下げる調整を行い、
前記第3のデータと前記第2のデータとの論理が一致すると判定しない場合には、前記第4のデータと前記第3のデータとの論理についての判定の結果に拘わらず、前記内部クロック周波数を上げる調整を行う、
ことを特徴とする受信回路。 - 前記調整部は、前記第3のデータと前記第2のデータとの論理が一致する第1の確率と、前記第4のデータと前記第2のデータとの論理が一致する第2の確率とを算出し、前記第1の確率及び前記第2の確率と所定の値との大小比較をそれぞれ行うことによって、前記第3のデータと前記第2のデータとの論理が一致するか否かと、前記第4のデータと前記第3のデータとの論理が一致するか否かとをそれぞれ判定することを特徴とする請求項1に記載の受信回路。
- 周波数が内部クロック周波数と同一である第1のクロックと、周波数が内部クロック周波数と同一であって、位相が前記第1のクロックよりも遅れている第2のクロックとのそれぞれを用いて受信データをサンプリングして得られる第1のデータと第2のデータとの論理が不一致になる箇所をエッジとして検出し、
前記第1のデータをサンプリングしたサイクルの次サイクルの前記第1のクロックで前記受信データをサンプリングして得られる第3のデータと前記第2のデータとの論理が一致するか否かと、前記第2のデータをサンプリングしたサイクルの次サイクルの前記第2のクロックで前記受信データをサンプリングして得られる第4のデータと前記第3のデータとの論理が一致するか否かとをそれぞれ判定し、
前記第3のデータと前記第2のデータとの論理が一致すると判定した場合であって、且つ、前記第4のデータと前記第3のデータとの論理が一致すると判定した場合には、前記内部クロック周波数を下げる調整を行い、
前記第3のデータと前記第2のデータとの論理が一致すると判定しない場合には、前記第4のデータと前記第3のデータとの論理についての判定の結果に拘わらず、前記内部クロック周波数を上げる調整を行う、
ことを特徴とする周波数制御方法。 - 前記第3のデータと前記第2のデータとの論理が一致する第1の確率と、前記第4のデータと前記第2のデータとの論理が一致する第2の確率とを算出し、前記第1の確率及び前記第2の確率と所定の値との大小比較をそれぞれ行うことによって、前記第3のデータと前記第2のデータとの論理が一致するか否かと、前記第4のデータと前記第3のデータとの論理が一致するか否かとをそれぞれ判定することを特徴とする請求項3に記載の周波数制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015206654A JP6536347B2 (ja) | 2015-10-20 | 2015-10-20 | 周波数検出方法 |
US15/255,177 US9608640B1 (en) | 2015-10-20 | 2016-09-02 | Receiving circuit and method for controlling frequency |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015206654A JP6536347B2 (ja) | 2015-10-20 | 2015-10-20 | 周波数検出方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017079405A JP2017079405A (ja) | 2017-04-27 |
JP6536347B2 true JP6536347B2 (ja) | 2019-07-03 |
Family
ID=58360098
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015206654A Active JP6536347B2 (ja) | 2015-10-20 | 2015-10-20 | 周波数検出方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9608640B1 (ja) |
JP (1) | JP6536347B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6784219B2 (ja) * | 2017-04-13 | 2020-11-11 | 株式会社三洋物産 | 遊技機 |
JP6784215B2 (ja) * | 2017-04-13 | 2020-11-11 | 株式会社三洋物産 | 遊技機 |
JP6784217B2 (ja) * | 2017-04-13 | 2020-11-11 | 株式会社三洋物産 | 遊技機 |
TWI730667B (zh) * | 2020-03-12 | 2021-06-11 | 瑞昱半導體股份有限公司 | 具有抗射頻干擾機制的訊號接收裝置及方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11331135A (ja) | 1998-05-13 | 1999-11-30 | Toshiba Corp | 復調器 |
JP4526194B2 (ja) * | 2001-01-11 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | オーバーサンプリングクロックリカバリ方法及び回路 |
JP3921411B2 (ja) * | 2002-04-19 | 2007-05-30 | Necエンジニアリング株式会社 | リタイミング回路 |
US7532695B2 (en) * | 2002-10-10 | 2009-05-12 | Infineon Technologies Ag | Clock signal extraction device and method for extracting a clock signal from data signal |
US20040218705A1 (en) * | 2003-01-30 | 2004-11-04 | International Business Machines Corporation | Phase rotator, phase rotation method and clock and data recovery receiver incorporating said phase rotator |
US6927611B2 (en) * | 2003-10-29 | 2005-08-09 | International Business Machines Corporation | Semidigital delay-locked loop using an analog-based finite state machine |
US7492850B2 (en) * | 2005-08-31 | 2009-02-17 | International Business Machines Corporation | Phase locked loop apparatus with adjustable phase shift |
US7403073B2 (en) * | 2005-09-30 | 2008-07-22 | International Business Machines Corporation | Phase locked loop and method for adjusting the frequency and phase in the phase locked loop |
JP5817516B2 (ja) | 2011-12-27 | 2015-11-18 | 富士通株式会社 | 受信回路 |
JP5776657B2 (ja) * | 2012-09-18 | 2015-09-09 | 株式会社デンソー | 受信回路 |
US8692597B1 (en) * | 2013-03-13 | 2014-04-08 | Pmc-Sierra Us, Inc. | Phase-locked loop based clock generator and method for operating same |
US9407274B2 (en) * | 2014-04-29 | 2016-08-02 | Telefonaktiebolaget L M Ericsson (Publ) | Local oscillator interference cancellation |
JP6430738B2 (ja) * | 2014-07-14 | 2018-11-28 | シナプティクス・ジャパン合同会社 | Cdr回路及び半導体装置 |
CN105871370B (zh) * | 2015-01-20 | 2018-12-21 | 瑞昱半导体股份有限公司 | 时钟数据恢复电路及其频率侦测方法 |
-
2015
- 2015-10-20 JP JP2015206654A patent/JP6536347B2/ja active Active
-
2016
- 2016-09-02 US US15/255,177 patent/US9608640B1/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017079405A (ja) | 2017-04-27 |
US9608640B1 (en) | 2017-03-28 |
US20170111050A1 (en) | 2017-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8174293B2 (en) | Time to digital converter | |
CN112868181B (zh) | 低延迟组合式时钟数据恢复逻辑网络及电荷泵电路 | |
JP4077454B2 (ja) | 位相比較回路及びクロックリカバリ回路 | |
US7756232B2 (en) | Clock and data recovery circuit | |
KR101082415B1 (ko) | 계층구조 위상 디지털 변환기 | |
JP6536347B2 (ja) | 周波数検出方法 | |
CN101789773B (zh) | 占空比偏移检测和补偿电路 | |
JP2011188027A (ja) | 受信装置及びゲイン設定方法 | |
JP2008066879A (ja) | オーバーサンプリング回路及びオーバーサンプリング方法 | |
JP4245633B2 (ja) | フィルタ調整回路 | |
WO2012120569A1 (ja) | 時間差デジタル変換回路およびそれを備えた時間差デジタル変換器 | |
JP4656260B2 (ja) | 受信装置 | |
JP2010028600A (ja) | Tdc回路、pll回路、並びに無線通信装置 | |
US9698808B1 (en) | Phase measurement and correction circuitry | |
JP2013070323A (ja) | Cdr回路及びcdr方法 | |
US8513994B2 (en) | State machine for deskew delay locked loop | |
US6960960B2 (en) | Frequency detector detecting variation in frequency difference between data signal and clock signal | |
JP2011130093A (ja) | 受信回路 | |
Zicari et al. | A high flexible early-late gate bit synchronizer in FPGA-based software defined radios | |
US20040001566A1 (en) | Method and apparatus for phase detection | |
JP5560646B2 (ja) | オーバーサンプリング回路、及びそれを用いたシリアル通信システム | |
CN110995257B (zh) | 一种环路滤波电路 | |
US12034447B2 (en) | Low latency combined clock data recovery logic network and charge pump circuit | |
KR20080051662A (ko) | 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및데이터 복원 회로 및 방법 | |
JP2014003375A (ja) | データ受信回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180608 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190322 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190326 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190417 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190507 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190520 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6536347 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |