JP4245633B2 - フィルタ調整回路 - Google Patents

Description

本発明は、製造ばらつき等に起因するアナログフィルタ回路の応答特性の変動を自動補正するためのフィルタ調整回路に関するものである。

近年では、ＣＭＯＳ技術の進展に伴い、ＧＨｚ帯での無線通信ＬＳＩの開発、製造が可能となってきた。Bluetoothや無線ＬＡＮなどの無線通信ＬＳＩのＣＭＯＳ化は、システムの低価格化、低消費電力化及び高速化に寄与している。

このようなシステムでは、アナログフィルタ回路としてトランスコンダクタンスアンプ（Ｇｍアンプ）等のアナログ増幅器を用いた連続時間フィルタが用いられる。このようなアナログフィルタ回路を特にＣＭＯＳ集積化した場合には、トランジスタの特性ばらつきに起因してトランスコンダクタンスＧｍ値が変動し、アナログフィルタ回路の時定数が大きく変動するため、アナログフィルタ回路の遮断周波数等が周波数軸上でシフトする。

そこで、従来、製造ばらつきに起因するアナログフィルタ回路の特性変動を調整するために、ダミーフィルタを使用したり、アナログフィルタ回路の構成要素であるＧｍアンプを用いたダミー発振器を使用したりして、フィルタ調整する方法が提案されている。

ところで、前記のフィルタ調整方法では、回路面積の増加や、半導体素子間のミスマッチ、開発工数の増加などの課題が残っており、これ等の課題を解決すべく、例えば特許文献１には、アナログフィルタ回路の入出力信号間の位相差を検出して、アナログフィルタ回路のバイアス量を調整する構成が記載されている。

以下、位相差の検出による従来のフィルタ調整回路を図２４を用いて説明する。同図において、２０１はセレクタ、２０２はアナログフィルタ回路であるＧｍ−Ｃフィルタ、２０３は乗算器、２０４はフィルタ回路、２０５は２値化回路、２０６はアップ／ダウンカウンタ、２０７はデジタル量をアナログ量に変換してバイアス値を生成するＤＡ変換回路である。

以下、従来のフィルタ調整回路の動作を説明する。尚、Ｇｍ−Ｃフィルタ２０２は４次のバンドパス特性を有するバターワース型Ｇｍ−Ｃフィルタであるとして説明する。

Ｇｍ−Ｃフィルタ２０２の調整を行う際、セレクタ２０１は参照信号がＧｍ−Ｃフィルタ２０２に入力されるように設定される。この参照信号としては、Ｇｍ−Ｃフィルタ２０２の中心周波数を持つ信号が採用される。従って、４次のバターワース型Ｇｍ−Ｃフィルタ２０２では、中心周波数における入出力信号間の位相回転が−１８０°であるため、Ｇｍ−Ｃフィルタの入出力信号間の位相差を−１８０°に調整すれば、中心周波数への合わせ込みが容易に可能である。

次に、Ｇｍ−Ｃフィルタ２０２の入出力信号は、乗算器２０３へ入力されて、位相誤差の検出が行われる。乗算器２０３の出力はフィルタ回路２０４によって平滑化された後、２値化回路２０５によって２値情報に変換される。アップ／ダウンカウンタ２０６は、その２値情報を用いて位相遅れ／位相進みに応じたカウンタ値を計数し、その出力をＤＡ変換回路２０７によりアナログ量に変換して、Ｇｍ−Ｃフィルタ２０２のバイアス値を調整する。トランスコンダクタンスＧｍの制御量が定常になった時、Ｇｍ−Ｃフィルタ２０２の入出力信号間の位相差は、丁度−１８０°となる。
特開平１０−３０３６９９号公報（第１−３頁、第１図）

しかしながら、前記従来のフィルタ調整回路では、乗算器を用いた構成であるため、回路規模が大きく、しかも、参照信号の周波数とフィルタのカットオフ周波数との間に高い精度が要求されるため、複雑且つ高精度な回路構成が要求されるという欠点がある。

しかも、前記従来のフィルタ調整回路では、乗算器を用いるため、アナログフィルタ回路の入出力信号の位相差が±１８０°又はそれを基準とした値になるような制御にしか対応できず、アナログフィルタ回路の型や種類が制限されて、汎用性が低いという欠点もある。

本発明は、前記の欠点を解決するものであり、その第１の目的は、乗算器を用いず、また参照信号の周波数とアナログフィルタ回路のカットオフ周波数との間に高い精度を要求することなく、簡易な回路構成でもって高精度にフィルタ調整が可能なフィルタ調整回路を提供することにある。

また、本発明の第２の目的は、前記第１の目的に加えて、アナログフィルタ回路の入出力信号間の位相差が±１８０°のものに限定されず、種々の位相差となるアナログフィルタ回路であっても簡易にフィルタ調整可能なフィルタ調整回路を提供することにある。

前記第１の目的を達成するために、本発明では、アナログフィルタの出力信号と参照信号とを各々２値又は多値化し、且つ時系列に保持して、その両信号の状態の変化が時間的に所定の位相関係になるように、アナログフィルタ回路のゲインを調整する。

すなわち、請求項１記載の発明のフィルタ調整回路は、制御端子に入力される制御信号値に応じてゲインを可変に調整できるアナログ増幅器を有するアナログフィルタ回路の応答特性を調整するフィルタ調整回路であって、前記アナログフィルタ回路に入力される入力信号及び比較対象となる参照信号を生成するに際し、前記アナログフィルタ回路を通過後の入力信号と前記参照信号との位相差が３６０°を越えると判断できるように前記アナログフィルタ回路に入力する入力信号と前記参照信号とを所定時間間欠して、この間欠したアナログフィルタ回路への入力信号と間欠した参照信号とを出力する参照信号生成手段と、前記間欠した入力信号を受けて動作した前記アナログフィルタ回路からの出力信号、及び前記参照信号生成手段からの間欠した参照信号を、各々、振幅値に応じた信号に変換する変換手段と、前記変換手段からの２つの出力信号を時系列に保持する保持手段と、前記保持手段に保持されたフィルタ出力時系列信号の状態遷移、又は前記保持手段に保持された参照時系列信号の状態遷移に基づいて、前記アナログフィルタ回路の前記制御端子に入力される制御信号の更新タイミングを示す更新タイミング信号を生成するタイミング生成手段と、前記保持手段に保持されたフィルタ出力時系列信号及び参照時系列信号と、前記タイミング生成手段の更新タイミング信号とを受け、前記受けたフィルタ出力時系列信号及び参照時系列信号の状態に基づいて前記アナログフィルタ回路の制御端子に入力すべき制御信号を生成し、この制御信号を前記更新タイミング信号の受信タイミングに応じて前記アナログフィルタ回路に出力する制御信号生成手段とを備えたことを特徴とする。

請求項２記載の発明は、前記請求項１記載のフィルタ調整回路において、前記参照信号生成手段は、所定の基準信号を受け、前記基準信号を分周して、前記アナログフィルタ回路への入力信号及び比較対象の参照信号を生成する分周回路を備えることを特徴とする。

また、前記第２の目的を達成するために、請求項３記載の発明は、前記請求項１記載のフィルタ調整回路において、前記参照信号生成手段は、前記アナログフィルタ回路への入力信号と前記比較対象の参照信号との何れか一方に配置されて、その入力信号又は参照信号を所定位相遅延させる遅延回路を備えることを特徴とする。

請求項４記載の発明は、前記請求項１記載のフィルタ調整回路において、前記参照信号生成手段は、所定の基準信号を受け、基準信号の変化を鈍らせて、前記アナログフィルタ回路への変化の鈍った入力信号、及び変化の鈍った比較対象の参照信号を生成する波形整形回路を備えたことを特徴とする。

請求項５記載の発明は、前記請求項１記載のフィルタ調整回路において、前記参照信号生成手段は、前記アナログフィルタ回路への入力信号と比較対象の参照信号とを同一信号として生成することを特徴とする。

請求項６記載の発明は、前記請求項１記載のフィルタ調整回路において、前記参照信号生成手段は、前記分周回路、前記遅延回路、前記間欠回路、前記波形整形回路の少なくとも２つを備えることを特徴とする。

請求項７記載の発明は、前記請求項１記載のフィルタ調整回路において、前記アナログフィルタ回路は、その応答特性の調整の際に、所定の一部分のフィルタ部のみが使用されることを特徴とする。

請求項８記載の発明は、前記請求項１記載のフィルタ調整回路において、前記変換手段は、前記アナログフィルタ回路の出力信号と前記参照信号とを各々２値化して出力することを特徴とする。

請求項９記載の発明は、前記請求項１記載のフィルタ調整回路において、前記変換手段は、前記アナログフィルタ回路の出力信号と前記参照信号とを各々量子化し、多値信号に変換して出力することを特徴とする。

請求項１０記載の発明は、前記請求項１記載のフィルタ調整回路において、前記保持手段は、前記変換手段により保持されたアナログフィルタ回路からの出力信号の振幅値に応じた時系列の信号、及び参照信号生成手段からの参照信号の振幅値に応じた時系列の信号を、各々、２ポイント以上保持することを特徴とする。

請求項１１記載の発明は、前記請求項１記載のフィルタ調整回路において、前記タイミング生成手段は、前記保持手段に保持された参照時系列信号の立上りエッジを検出し、この検出時に前記更新タイミング信号を生成することを特徴とする。

請求項１２記載の発明は、前記請求項１記載のフィルタ調整回路において、前記タイミング生成手段は、前記保持手段に保持された参照時系列信号の立下りエッジを検出し、この検出時に前記更新タイミング信号を生成することを特徴とする。

請求項１３記載の発明は、前記請求項１記載のフィルタ調整回路において、前記タイミング生成手段は、前記保持手段に保持された参照時系列信号の立上りエッジ及び立下りエッジを検出し、この両検出時に前記更新タイミング信号を生成することを特徴とする。

請求項１４記載の発明は、前記請求項１記載のフィルタ調整回路において、前記タイミング生成手段は、前記保持手段に保持されたフィルタ出力時系列信号の立上りエッジを検出し、この検出時に前記更新タイミング信号を生成することを特徴とする。

請求項１５記載の発明は、前記請求項１記載のフィルタ調整回路において、前記タイミング生成手段は、前記保持手段に保持されたフィルタ出力時系列信号の立下りエッジを検出し、この検出時に前記更新タイミング信号を生成することを特徴とする。

請求項１６記載の発明は、前記請求項１記載のフィルタ調整回路において、前記タイミング生成手段は、前記保持手段に保持されたフィルタ出力時系列信号の立上りエッジ及び立下りエッジを検出し、この両検出時に前記更新タイミング信号を生成することを特徴とする。

請求項１７記載の発明は、前記請求項１記載のフィルタ調整回路において、前記タイミング生成手段は、前記更新タイミング信号の生成周期を任意の所定周期に設定する生成周期設定手段を備えることを特徴とする。

請求項１８記載の発明は、前記請求項１記載のフィルタ調整回路において、前記制御信号生成手段は、前記タイミング生成手段からの更新タイミング信号の受信タイミング毎に、前記アナログフィルタ回路の制御端子に入力すべき制御信号を更新することを特徴とする。

請求項１９記載の発明は、前記請求項１記載のフィルタ調整回路において、前記制御信号生成手段は、前記タイミング生成手段からの更新タイミング信号の出力回数の増大に応じて、生成する制御信号のゲインを小さく変更することを特徴とする。

請求項２０記載の発明は、前記請求項１記載のフィルタ調整回路において、前記制御信号生成手段は、前記保持手段から受けた前記２つの時系列信号のうち、少なくとも一方の時系列信号において、前記タイミング生成手段からの更新タイミング信号の受信時を含む所定時間幅を不感帯とし、この不感帯に含まれる時系列信号値を前記制御信号の生成の判断対象から除外することを特徴とする。

請求項２１記載の発明は、前記請求項１記載のフィルタ調整回路において、前記変換手段は、前記参照信号生成手段が生成した参照信号を受けるのに代えて、前記アナログフィルタ回路の所定内部ノードから取り出した信号を参照信号として受けることを特徴とする。

以上により、請求項１〜２１記載の発明では、アナログフィルタ回路からの出力信号と、この出力信号の比較対象である参照信号とが、各々、変換手段により振幅値に応じた信号に変換された後、保持手段によって各々時系列に保持される。そして、保持手段に保持された例えば参照時系列信号の状態遷移に基づいて、例えば参照信号の位相が負値から正値に変化した時点で、タイミング生成手段が更新タイミング信号を生成すると、この時点の参照時系列信号に対するフィルタ出力時系列信号の状態に基づいて、アナログフィルタ回路からの出力信号と参照信号との間の位相関係を把握して、この両信号の位相関係が−１８０°などの所定関係になるように制御信号生成手段が制御信号を生成するので、この制御信号を受けたアナログフィルタ回路は、その制御信号が示す制御量に応じてゲインを増加又は減少方向に変更する。その結果、アナログフィルタの出力信号の位相は参照信号に対して−１８０°などの所定の位相関係に近づき、以上の動作の繰り返しにより最終的には所定の位相関係となる。

ここに、参照時系列信号とフィルタ出力時系列信号とに基づいて、アナログフィルタ回路からの出力信号と参照信号との間の位相関係を把握するので、従来のように参照信号の周波数とアナログフィルタのカットオフ周波数との間に高い精度を要求する必要がない。しかも、従来のように乗算器を使用しない。よって、本フィルタ調整回路は、簡易な回路構成となって、回路規模を小規模としながら、アナログフィルタ回路の特性を所望特性に高精度に調整することが可能である。

特に、本発明では、アナログフィルタ回路への入力信号及び参照信号の何れか一方の信号を所定位相遅延させる遅延回路が設けられているので、ターゲット周波数の信号を入力したアナログフィルタ回路の入出力信号間の位相差が所定位相差αである場合には、遅延回路で位相を（１８０°−α）だけ遅延させれば、そのアナログフィルタ回路の特性を所望特性に高精度に調整できる。従って、従来のように乗算器を用いて入出力信号間の位相差が±１８０°のアナログフィルタ回路に対してだけでなく、多くの種類のアナログフィルタ回路に対して広く適用可能である。

また、本発明では、アナログフィルタ回路への入力信号と参照信号とを各々所定時間間欠して、それら入力信号及び参照信号の位相関係を予め明確にしたので、ターゲット周波数の信号を入力したアナログフィルタ回路の入出力信号間の位相差が−３６０°以上となる高次数のアナログフィルタ回路であっても、そのフィルタ回路の特性を所望特性に調整可能である。

更に、本発明では、タイミング生成手段において、更新タイミング信号の生成周期が生成周期設定手段により任意の所定周期に設定されるので、アナログフィルタ回路のゲインが変更された直後でアナログフィルタ回路の出力信号に変動が生じても、この変動が消失した定常後に更新タイミング信号が生成されるようにその生成周期を設定すれば、フィルタ調整回路の誤動作を確実に防止できる。

加えて、本発明では、制御信号生成手段が更新タイミング信号の出力回数に応じて、生成する制御信号のゲインを変更するので、例えば当初は制御信号の持つ制御量を大きく設定し、更新タイミング信号の出力回数が多くなるほど制御信号の制御量を小さく設定すると、調整対象のアナログフィルタ回路の特性を早期に所望特性近傍に調整しつつ、所望特性近傍になった後は精度良くその所望特性に調整することが可能である。

また、本発明では、制御信号生成手段による制御信号の生成に際しては、更新タイミング信号の出力時、即ち、例えば参照信号の位相の負値から正値への変化時には、フィルタ出力時系列信号にノイズが混入し易い状況であるが、この状況でのフィルタ出力時系列信号に不感帯が設けられていて、その不感帯を除く周囲のフィルタ出力時系列信号に基づいて制御信号が生成されるので、ノイズの影響を抑制して、アナログフィルタ回路の特性を所望特性に精度良く調整することが可能である。

以上説明したように、請求項１〜２１記載の発明のフィルタ調整回路によれば、乗算器を用いず、また参照信号の周波数とアナログフィルタのカットオフ周波数との間に高い精度を要求することなく、簡易な回路構成の小規模回路でもって高精度なフィルタ調整が可能である。

特に、本発明では、入出力信号間の位相差が±１８０°のアナログフィルタ回路に対してだけでなく、多くの種類のアナログフィルタ回路に対して広く適用可能である。

以下、本発明の実施形態のフィルタ調整回路について図面を参照しながら説明する。尚、ここで示す実施形態は本発明の一例であり、本発明は必ずしもこれらの実施形態に限定されるものではない。

（実施形態１）
図１は本発明の第１の実施形態におけるフィルタ調整回路の構成を示すものである。

同図において、１は参照信号生成回路、２はフィルタ調整の対象となるＧｍ−Ｃフィルタ（アナログフィルタ回路）である。前記参照信号生成回路（参照信号生成手段）１は、初期学習期間中にＧｍ−Ｃフィルタ２に入力される入力信号ＩＳと、比較対象となる参照信号ＲＳとを生成して出力する。前記Ｇｍ−Ｃフィルタ２は、その内部構成を図示しないが、１個、又は相互に接続された複数個のＧｍアンプ（アナログ増幅器）を含む。８はセレクタであって、初期学習期間中では前記参照信号生成回路１からの入力信号ＩＳを選択し、初期学習の終了後は通常動作での実信号を選択する。

また、３は前記Ｇｍ−Ｃフィルタ２の出力信号ＯＳを２値化して出力する変換回路（変換手段）、４は前記参照信号生成回路１からの参照信号ＲＳを２値化して出力する変換回路（変換手段）、５は前記２個の変換回路３、４の２値化信号を時系列に保持する保持回路（保持手段）である。

更に、６は前記保持回路５に保持された２値化後の参照信号ＲＳの時系列の信号（以下、参照時系列信号という）ｒｅｆの遷移状態に基づいて、前記Ｇｍ−Ｃフィルタ２の制御量を更新する更新タイミング信号ｅｎを生成して出力するタイミング生成回路（タイミング生成手段）である。

加えて、７は制御信号生成回路（制御信号生成手段）であって、前記タイミング生成回路６からの更新タイミング信号ｅｎを受けると共に、前記保持回路５からの参照時系列信号ｒｅｆ及び前記保持回路５に保持された２値化後のフィルタ出力信号ＯＳの時系列の信号（以下、フィルタ出力時系列信号という）ｔｇｔを受け、これらの参照時系列信号ｒｅｆ及びフィルタ出力時系列信号ｔｇｔの状態遷移に基づいて、前記Ｇｍ−Ｃフィルタ２のトランスコンダクタンスＧｍ値（ゲイン）を調整するための制御信号ＣＳを生成し、この制御信号ＣＳを前記更新タイミング信号ｅｎの受信タイミングに応じて前記Ｇｍ−Ｃフィルタ２の制御端子２ａに出力する。Ｇｍ−Ｃフィルタ２は、その制御端子２ａに入力された制御信号ＣＳの持つ制御量（Ｇｍ値）に応じてゲインを調整する。

次に、本実施形態のフィルタ調整回路の詳細な構成を、その動作説明をしながら更に詳述する。以下、説明の容易化のために、Ｇｍ−Ｃフィルタ２は４次のバターワース型ローパスフィルタであるとする。このバターワース型の構成では、カットオフ周波数ｆｃを持つ信号を入力した場合の入出力信号間の位相回転は−１８０°である。

図２に、本実施形態での理想的なＧｍ−Ｃフィルタ２の応答特性（ゲイン特性及び位相特性）を示す。一般的に、Ｇｍ−Ｃフィルタ２では、そのカットオフ周波数ｆｃはトランスコンダクタンスＧｍに比例し、内部に持つ容量の容量値Ｃに反比例する。理想的には、図２に示す応答特性を示しても、実際は製造プロセスばらつき等の影響を受けるために、図３（ａ）及び（ｂ）に示すように、カットオフ周波数ｆｃの値は周波数軸上でシフトする。カットオフ周波数ｆｃの値はトランスコンダクタンスＧｍに比例するので、図３（ａ）の＋方向のシフトの場合にはトランスコンダクタンスＧｍの値を減少させ、図３（ｂ）の−方向のシフトの場合にはトランスコンダクタンスＧｍの値を増加させる調整が必要である。

そこで、Ｇｍ−Ｃフィルタ２の入力信号ＩＳの周波数がカットオフ周波数ｆｃである場合に、その入出力信号間の位相差が−１８０°になるという特性を利用して、Ｇｍ−Ｃフィルタ２のトランスコンダクタンスＧｍ値の調整を行う。

先ず、初期学習期間では、セレクタ８を参照信号生成回路１側に切換えて、Ｇｍ−Ｃフィルタ２の入力信号として参照信号生成回路１が生成した入力信号ＩＳが選択されるように設定する。ここで、参照信号生成回路１は、システム内外にある基準クロック信号を適宜分周して、カットオフ周波数ｆｃを持つ入力信号ＩＳを生成する。また、参照信号生成回路１は、前記生成するカットオフ周波数ｆｃの入力信号ＩＳと同一の信号を参照信号ＲＳとして出力する。

図３（ａ）及び（ｂ）に示したように、Ｇｍ−Ｃフィルタ２のカットオフ周波数ｆｃが設計値に対してばらついた場合、カットオフ周波数ｆｃの入力信号ＩＳをＧｍ−Ｃフィルタ２に入力すると、Ｇｍ−Ｃフィルタ２の入出力特性には、図４（ａ）に示す理想的な場合、即ち、フィルタ係数（トランスコンダクタンスＧｍ値）が適切な場合に対して、同図（ｂ）に示すように−１８０°に対してα°だけ位相進みが発生したり、同図（ｃ）に示すように−１８０°に対してβ°だけ位相遅れが発生する。この位相のずれ状態を検知するには、Ｇｍ−Ｃフィルタ２の出力信号ＯＳと比較対照の参照信号ＲＳとを各々２値情報に変換して、デジタル領域で比較することが効果的である。本実施形態では、変換回路３、４が２値化回路として使用される。この２値化回路は、コンパレータやスライサなどで実現される。

前記変換回路３、４の各出力信号を時系列的に保持する保持回路５としては、図５に示すシフトレジスタが使用される。同図の保持回路５において、５１〜５４は１ビットのレジスタであり、変換回路３で２値化されたＧｍ−Ｃフィルタ２の出力信号と参照信号とを各々２ビットのシフトレジスタ（５１、５２）、（５３、５４）に格納する。これ等のシフトレジスタ５１〜５４で得られた参照時系列信号ｒｅｆ及びフィルタ出力時系列信号ｔｇｔにより、Ｇｍ−Ｃフィルタ２の出力信号ＯＳと参照信号ＲＳとの負値から正値への両遷移状態を検知する。

尚、変換回路３、４以降のデジタル回路をドライブするクロック信号の周波数は、低雑音性を確保するように、Ｇｍ−Ｃフィルタ２の出力信号ＯＳのカットオフ周波数ｆｃよりも十分に高い周波数に設定される。今、Ｇｍ−Ｃフィルタ２の出力信号ＯＳの位相が製造ばらつきのために理想値に対して進んでいる状態を考えると、図６に示すように、２個のシフトレジスタ５１、５３の状態遷移に基づいて、参照信号ＲＳの状態遷移とＧｍ−Ｃフィルタ２の出力信号ＯＳの状態遷移とを知ることが可能である。

図１のタイミング生成回路６は、図５に示したシフトレジスタ５１、５２に格納された参照時系列信号ｒｅｆ［１：０］を基準として、Ｇｍ−Ｃフィルタ２の制御端子２ａに与える制御信号ＣＳの更新タイミング信号ｅｎを生成する。このタイミング生成回路６のブロック図を図７に示す。同図のタイミング生成回路６において、６１は参照時系列信号ｒｅｆのエッジを検出するエッジ検出回路、６２は参照時系列信号ｒｅｆ信の立上り、立下り又はその両エッジの３つのうち何れを使用するかを選択するエッジ選択回路である。例えば、参照時系列信号ｒｅｆの両エッジでタイミング生成回路６を動作させた場合には、図８に示すタイミングチャートに示すように、更新タイミング信号ｅｎは参照時系列信号ｒｅｆのＬからＨレベルへの状態遷移時とＨからＬレベルへの状態遷移時との双方で発生する。

また、図１の制御信号生成回路７は、前記タイミング生成回路６が出力する更新タイミング信号ｅｎの受信タイミングで、保持回路５のシフトレジスタ５１〜５４の状態からトランスコンダクタンスＧｍ値を制御する制御量を生成する。この制御信号生成回路７のブロック図を図９に示す。同図の制御信号生成回路７において、７１は前記保持回路５からの参照時系列信号ｒｅｆ及びフィルタ出力時系列信号ｔｇｔに基づいてトランスコンダクタンスＧｍ値の制御量の増減方向を決定する増減方向決定回路、７２は前記増減方向決定回路７１の出力に基づいてＧｍ−Ｃフィルタ２の制御量の更新値「＋１」、「−１」及び「０」のうち何れかを選択する第１のセレクタ、７３は前記タイミング生成回路６からの更新タイミング信号ｅｎを受けて、前記第１のセレクタ７２の出力と「０」との何れかを選択する第２のセレクタ、７４は加算器、７５はＧｍ−Ｃフィルタ２の制御量のデジタル値を格納する制御量保持ブロックであって、この制御量保持ブロック７５で保持された制御量は前記加算器７３で次回の更新値と加算される。７６は前記制御量保持ブロック７５で保持されたデジタル値の制御量をアナログ量に変換し、Ｇｍ−Ｃフィルタ２の制御量として出力するＤＡ変換回路であって、このＤＡ変換回路７６の出力は制御信号ＣＳとしてＧｍ−Ｃフィルタ２の制御端子２ａに入力される。更に、７７はホールド信号生成部であって、更新タイミング信号ｅｎを受けると共に、前記第２のセレクタ７３の選択出力を受け、このセレクタ７３の出力値が「０」値であることが所定の複数回継続すると、学習完了と判断して、ホールド信号を生成して制御量保持ブロック７５に出力して、制御量を固定させるものである。

前記図９の制御信号生成回路７において、前記増減方向決定回路７１は、保持回路５から参照時系列信号（２ビット系列）ｒｅｆ［１：０］とフィルタ出力時系列信号（２ビット系列）ｔｇｔ[１：０]とにおいて、ｒｅｆ［１：０］＝｛Ｈ、Ｌ｝の場合には参照信号ＲＳの立上りエッジを指し、｛Ｌ、Ｈ｝の場合は立下りエッジを示す。この参照信号ＲＳの立上りエッジの時にｔｇｔ[１：０]＝｛Ｌ、Ｌ｝ならば、Ｇｍ−Ｃフィルタ２の出力信号ＯＳの位相が設計値−１８０°に対して進んでいる状況であるので、トランスコンダクタンスＧｍ値を小さくして位相を遅らせる処理が必要である。逆に、ｔｇｔ[１：０]＝｛Ｈ、Ｈ｝ならば、Ｇｍ−Ｃフィルタ２２の出力信号ＯＳの位相が設計値−１８０°に対して遅れている状況であるので、トランスコンダクタンスＧｍ値を大きくして位相を進める処理を行う。同様に、参照信号ＲＳの立下りエッジの時にｔｇｔ[１：０]＝｛Ｌ、Ｌ｝ならば、Ｇｍ−Ｃフィルタ２の出力信号ＯＳの位相が設計値−１８０°に対して遅れている状況であるので、トランスコンダクタンスＧｍ値を大きくして位相を進める処理が必要である。逆に、ｔｇｔ[１：０]＝｛Ｈ、Ｈ｝ならば、Ｇｍ−Ｃフィルタ２の出力信号ＯＳの位相が設計値−１８０°に対して進んでいる状況であるので、トランスコンダクタンスＧｍ値を小さくして位相を遅らせる処理を行う。

即ち、増減方向決定回路７１は、図９に示すように、参照時系列信号ｒｅｆ［１：０］とフィルタ出力時系列信号ｔｇｔ[１：０]との組合せが、｛Ｈ、Ｌ、Ｌ、Ｌ｝ならばトランスコンダクタンスＧｍ値を小に、｛Ｈ、Ｌ、Ｈ、Ｈ｝ならばＧｍ値を大に、｛Ｌ、Ｈ、Ｌ、Ｌ｝ならばＧｍ値を大に、｛Ｌ、Ｈ、Ｈ、Ｈ｝ならばＧｍ値を小に各々制御するよう、「＋１」又は「−１」を選択し、前記の組合せ以外の場合には「０」を選択するよう、第１のセレクタ７２を制御する。従って、増減方向決定回路７１は、図１０のタイミングチャートに示すように、第１に保持回路５からの参照時系列信号ｒｅｆ［１：０］の状態から参照信号ＲＳのエッジ情報を検出し、第２にそのエッジ情報を検出した際のフィルタ出力時系列信号ｔｇｔ［１：０］の状態からトランスコンダクタンスＧｍの制御方向を検出し、その後、第３にセレクタ７２を用いて更新量「＋１」、「−１」又は「０」を選択し、この更新量を前回の制御量に加算器７４で加算して、制御量を更新し、第４にこの制御量を示す制御信号ＣＳをＧｍ−Ｃフィルタ２の制御端子２ａに出力して、Ｇｍ−Ｃフィルタ２のトランスコンダクタンスＧｍ値を更新する構成となっている。

以上から判るように、本実施形態では、従来のように乗算器を使用しないので、回路規模を小規模にできる。更に、保持回路５からの参照時系列信号ｒｅｆ［１：０］とフィルタ出力時系列信号ｔｇｔ［１：０］とに基づいて、アナログフィルタ回路からの出力信号と参照信号との間の位相関係を把握して、制御量の増減方向を決定するので、従来のように参照信号の周波数とアナログフィルタのカットオフ周波数との間に高い精度を要求する必要がない。

また、本実施形態では、制御量の学習完了時には、ホールド信号生成部７７が制御量を固定させるので、制御量の増減変動がない。この点、図２４に示した従来の技術では、Ｇｍ−Ｃフィルタ２０２の入出力信号間の位相差が定常状態に収束した際であっても、乗算器２０３の出力信号が１周期で平均的に０となるため、アップ／ダウンカウンタ２０６は１周期の間で常に増減動作を繰り返す欠点があり、しかも、この増減変動を防止するように自動調整を強制終了しても、その終了タイミングが正確でなければアップ／ダウンカウンタ２０６には誤差が残留する欠点がある。

尚、本実施形態において、タイミング生成回路６は、参照信号ＲＳの両エッジを基に更新タイミング信号ｅｎを生成したが、参照信号ＲＳの立上りエッジのみ又は立下りエッジのみを用いても良く、更には、Ｇｍ−Ｃフィルタ２の出力信号ＯＳの立上りエッジのみ、立下りエッジのみ、又はその両エッジを基に更新タイミング信号ｅｎを生成しても、同様の機能を実現することが可能である。

また、本実施形態において、変換回路３、４は２値化回路で構成し、保持回路５は１ビットのシフトレジスタ５１〜５４を複数個備えて構成したが、変換回路３、４をＡＤ変換器で構成したり、保持回路５をそのＡＤ変換器のビット幅に合わせたシフトレジスタで構成しても、同様の機能を実現することが可能である。

（実施形態２）
次に、本発明の第２の実施形態を説明する。

前記図１に示した実施形態１では、Ｇｍ−Ｃフィルタ２のカットオフ周波数ｆｃの信号をＧｍ−Ｃフィルタ２に入力した際に、Ｇｍ−Ｃフィルタ２の入出力信号間の位相差が−１８０°となる場合について説明した。この実施形態１では、参照信号ＲＳとＧｍ−Ｃフィルタ２の入力信号ＩＳとは全く同一として、参照信号ＲＳとＧｍ−Ｃフィルタ２の出力信号ＯＳとの位相差が−１８０°になるように、制御量を更新した。しかし、この更新制御は、４次のバターワース型のフィルタに限って可能である。従って、カットオフ周波数の信号を入力した際の入出力信号間の位相差が−１８０°以外となるＧｍ−Ｃフィルタには実施形態１は適用できない。更に、Ｇｍ−Ｃフィルタの入力としてカットオフ周波数ｆｃ以外の周波数の信号しか入力できない状況も想定される。

本実施形態では、入出力信号間の位相差が−１８０°以外となるＧｍ−Ｃフィルタに対しても適用可能なフィルタ調整回路を例示するものである。

図１１は、本実施形態２のフィルタ調整回路の要部を示し、参照信号生成回路１１及びＧｍ−Ｃフィルタ２１の構成が異なる。他の構成は図１と同様であるので、それ等の説明は省略する。

図１１において、２１はＧｍ−Ｃフィルタ、１１は参照信号生成回路、８はセレクタである。前記参照信号生成回路１１において、１１１は基準信号を発生する基準信号発生回路、１１２は前記基準信号を分周する分周回路、１１３は前記分周回路１１２の出力信号を所定時間遅延させる遅延回路である。前記遅延回路１１３は、ＤＬＬ回路等により構成されていて、入力信号に対して任意の遅延量を設定することが可能である。

本実施形態では、カットオフ周波数ｆｃの信号をＧｍ−Ｃフィルタ２１に入力した際のＧｍ−Ｃフィルタ２１の入出力信号間の位相差が、設計値では例えば−１３５°となる場合を想定して説明する。前記実施形態１では、Ｇｍ−Ｃフィルタ２の出力信号ＯＳと比較対象となる参照信号ＲＳとの位相差が−１８０°となるように制御量を調整する構成であった。そこで、本実施形態では、分周回路１１２にて基準信号をカットオフ周波数ｆｃを持つ信号に分周した後、この信号を遅延回路１１３にて−４５°（−１８０°−（−１３５°））の遅延時間だけ遅延し、その遅延後の信号を入力信号ＩＳとしてＧｍ−Ｃフィルタ２１に入力する構成としている。

従って、本実施形態では、前記実施形態１と同様に、Ｇｍ−Ｃフィルタ２１の出力信号ＯＳと参照信号ＲＳとの位相差が−１８０°となるように制御量を制御するのみで、Ｇｍ−Ｃフィルタ２１自体が有する位相差（−１８０°以外の位相差）に依存しないフィルタ調整を行うことが可能である。

尚、本実施形態では、遅延回路１１３をＧｍ−Ｃフィルタ２１の入力信号ＩＳを生成するパスに配置したが、参照信号ＲＳを生成するパスに配置しても、同様の効果を得ることが可能であるのは、勿論である。

（実施形態３）
続いて、本発明の第３の実施形態のフィルタ調整回路を説明する。

前記実施形態１及び２に示したフィルタ調整回路は、何れも、Ｇｍ−Ｃフィルタ２、２１の出力信号ＯＳと参照信号ＲＳとの間の位相差が−１８０°となる。Ｇｍ−Ｃフィルタの次数が高次になると、−３６０°以上の位相回転が発生するため、実施形態１及び２では調整を正しく行うことが困難になる。本実施形態では、−３６０°以上の位相回転が発生するＧｍ−Ｃフィルタに対しても、良好にフィルタ調整を可能にする実施形態を例示する。

図１２は、本実施形態のフィルタ調整回路の構成を示す。同図では、参照信号生成回路１２、Ｇｍ−Ｃフィルタ２２及び制御信号生成回路１７の内部構成が異なる。。前記Ｇｍ−Ｃフィルタ２２は、高次数のフィルタで構成されていて、例えばカットオフ周波数ｆｃでの位相特性として−３６０°の位相回転が発生するものである。

前記参照信号生成回路１２の内部構成を図１３に示す。同図の参照信号生成回路１２において、１１１は基準信号発生回路、１１２は基準信号を分周する分周回路、１１４は前記分周回路１１２で分周された信号を所定時間間欠する開閉回路（間欠回路）である。前記開閉回路１１４は、図１４に示すように、分周回路１１２からの出力信号を３周期毎に閉じてその出力を許可し、３周期毎にＨレベルとなる信号を生成し、この間欠性を持つ信号を入力信号ＩＳとしてＧｍ−Ｃフィルタ２２に出力すると共に参照信号ＲＳとして出力する。従って、Ｇｍ−Ｃフィルタ２２の入出力信号間の位相差が−３６０°であっても、図１４に示すように、Ｇｍ−Ｃフィルタ２２の出力信号ＯＳが入力信号ＩＳに対して−３６０°の位相差を有することが簡易に認識することが可能である。

次に、前記制御信号生成回路１７の回路構成を図１５に示す。同図の制御信号生成回路１７では、タイミング生成回路６からの更新タイミング信号ｅｎと、保持回路５からのフィルタ出力時系列信号ｔｇｔのみが入力される。この制御信号生成回路１７において、１７１はエッジ検出回路であって、前記保持回路５からのフィルタ出力時系列信号ｔｇｔの所定の立上り又は立下りエッジを検出してｓｔｏｐ信号ｓｔを出力する。７９はカウンタであって、タイミング生成回路６が生成した更新タイミング信号ｅｎをリセット信号ｒｓｔとして受けて「０」にリセットされてカウントを再開した後、前記エッジ検出回路１７１からｓｔｏｐ信号ｓｔを受けた際にはそのカウント値をホールドする。即ち、カウンタ７９は、参照信号ＲＳとＧｍ−Ｃフィルタ２２の出力信号ＯＳとの間のエッジ間隔を検出する。７７は参照信号ＲＳとＧｍ−Ｃフィルタ２２の出力信号ＯＳとの間のエッジ間隔の理想値（−３６０°）に相当する基準値、７８は減算器であって、前記基準値７７から前記カウンタ７９のカウント値を減算する。７２は第１のセレクタであって、前記減算器７８の減算結果に基づいて、カウンタ７９のカウント値が基準値７７に近づくように制御量の更新値「＋１」、「−１」及び「０」の何れかを選択する。７３は第２のセレクタであって、前記エッジ検出回路１７１からのｓｔｏｐ信号ｓｔを受けて、前記第１のセレクタ７２の出力と更新値「０」との何れかを選択する。７４、７５及び７６は、前記図９で説明したと同様の加算器、制御量保持ブロック及びＤＡ変換回路である。

従って、本実施形態では、カウンタ７９のカウント値により、参照信号ＲＳとＧｍ−Ｃフィルタ２２の出力信号ＯＳとの間の現在の位相差を把握して、その位相差が理想値（−３６０°）に一致するようにトランスコンダクタンスＧｍ値の制御量を更新するので、カットオフ周波数ｆｃにおける位相特性が−３６０°以上であったとしても、フィルタ調整を高精度に行うことが可能である。

（実施形態４）
次に、本発明の実施形態４のフィルタ調整回路を説明する。

図１６は、本実施形態４のフィルタ調整回路に備える参照信号生成回路１３の内部構成を示す。他の構成は図１と同様であるので、その説明は省略する。

図１６の参照信号生成回路１３では、基準信号生成回路１１１の基準信号を分周する分周回路１１２の後段に、フィルタ回路（波形整形回路）１１５が配置される。このフィルタ回路１１５は、例えばＲＣ型ローパスフィルタで構成されていて、前記分周回路１１２からの分周信号が矩形波であるとすると、その分周信号の周波数に応じてフィルタ回路１１５のＲＣ時定数が決定されていて、その分周信号の波形を鈍らせるものである。この鈍らせた信号がＧｍ−Ｃフィルタ２への入力信号ＩＳ及び参照信号ＲＳとなる。

従って、本実施形態では、Ｇｍ−Ｃフィルタ２への入力信号ＩＳ及び参照信号ＲＳの変化が緩やかであるので、変換回路３、４でのＧｍ−Ｃフィルタ２からの出力信号の２値化及び参照信号ＲＳの２値化に際して、その２値化を正しく行うことができ、２値化への変換ミスマッチを軽減することができる。

（実施形態５）
続いて、本発明の実施形態５のフィルタ調整回路について説明する。

本実施形態は、Ｇｍ−ＣフィルタのトランスコンダクタンスＧｍの値を更新した後に、Ｇｍ−Ｃフィルタの出力信号ＯＳにその更新に伴う波形歪が発生した場合の対策に関する。

本実施形態のフィルタ調整回路の全体構成は図１と同様である。本実施形態では、図１のタイミング生成回路６を変形する。本実施形態のタイミング生成回路を図１７に示す。同図のタイミング生成回路１６では、図７に示したタイミング生成回路６の内部構成に対して、更に、エッジカウント回路６３が追加される。このエッジカウント回路６３は、参照時系列信号ｒｅｆに基づいてエッジ検出回路６１が出力する参照信号ＲＳの立上りエッジ及び立下りの数をカウントし、予め設定された回数（例えば２回）カウントした後のエッジ検出タイミングで更新タイミング信号ｅｎを生成して出力する。前記設定回数（２回）は、トランスコンダクタンスＧｍの値の更新後からその更新に起因するＧｍ−Ｃフィルタの出力信号ＯＳの波形歪みが消失するまでの時間に相当するエッジカウント数である。

従って、本実施形態では、図１８に示すように、トランスコンダクタンスＧｍ値の更新結果が反映された後に、同図に斜線で示す時間幅でＧｍ−Ｃフィルタ２の出力信号ＯＳが変動するが、この変動が収束して定常となるまでのウェイト期間をエッジカウント回路（更新タイミング信号ｅｎの生成周期を任意に設定する生成周期設定手段）６３のエッジカウント数により設定することが可能であるので、フィルタ調整回路の誤動作を回避することが可能である。

（実施形態６）
更に、本発明の実施形態６のフィルタの調整回路について説明する。

図１９は、本実施形態のフィルタの調整回路に備える制御信号生成回路１１７の内部構成を示す。全体構成は図１と同様であるので、その説明を省略する。

図１９の制御信号生成回路１１７では、図９に示した制御信号生成回路７に対して、更にゲイン調整部１７２と、カウンタ１７３とが追加される。尚、図１９では、図９に示したホールド信号生成部７７は省略している。

前記カウンタ１７３は、タイミング生成回路６からの更新タイミング信号ｅｎの出力回数をカウントする。また、ゲイン調整部１７２は、前記カウンタ１７３のカウント値に応じてゲインを調整し、カウンタ１７３のカウント値が小さい際にはゲインを大きく、カウント値が大きくなるに従いゲインを小さく設定する。例えば、制御量保持ブロック７５が４ビット構成である場合に、カウント値が「０」値の場合にはゲインを「８」に、「１」値の場合には「４」に、「２」値の場合には「２」に、「３」値の場合には「１」に設定する。

従って、本実施形態では、タイミング生成回路６からの更新タイミング信号ｅｎの出力回数に応じて、当初では大きなゲインでトランスコンダクタンスＧｍの値を更新でき、フィルタ調整が進行すると、小さなゲインで精度良くトランスコンダクタンスＧｍの値を更新できるので、フィルタ調整を短時間で精度良く行うことが可能である。

（実施形態７）
次に、本発明の実施形態７のフィルタ調整回路を説明する。

図２０は、本実施形態のフィルタ調整回路に備える保持回路１５の内部構成を示す。全体構成は図１と同様であるので、その説明を省略する。

図２０に示した保持回路１５では、変換回路３、４からの振幅値に応じた２つの信号を時系列に保持する場合に、変換回路４からの参照信号の時系列保持に１ビットのシフトレジスタ５５〜５８を４段使用し、変換回路３からのフィルタ出力信号の時系列保持に１ビットのシフトレジスタ１５０〜１５５を６段使用している。

そして、制御信号生成回路７の増減方向決定回路７１（図９参照）における制御量の増減方向の決定を、図２１に示すように、参照時系列信号ｒｅｆ［１：０］での振幅値の変化時（同図ではＬからＨへの変化時を例示している）、換言すれば、図８から判るように更新タイミング信号ｅｎの出力時に、この時間幅を不感帯として設け、この期間でのフィルタ出力時系列信号ｔｇｔの振幅値を同図に＊印で示すように制御信号ＣＳの生成の判断対象から除外して、その不感帯を除く振幅値からＧｍ−Ｃフィルタ２の制御量の増減方向を決定するようにしている。

従って、本実施形態では、参照時系列信号ｒｅｆ［１：０］での振幅値の変化時に、フィルタ出力時系列信号ｔｇｔの一部の微妙な振幅変化が正確に１ビットのシフトレジスタ１５２、１５３に格納できない場合でも、精度良く制御量の増減方向を決定することが可能であり、より柔軟にＧｍ−Ｃフィルタ２のフィルタ調整を行うことができる。

（実施形態８）
続いて、本発明の実施形態８のフィルタ調整回路を説明する。

前記実施形態１では、保持回路５以降のデジタル回路を駆動するクロック信号の周波数を、Ｇｍ−Ｃフィルタ２のカットオフ周波数ｆｃに対して十分高い周波数に設定したが、本実施形態では、Ｇｍ−Ｃフィルタ２に入力される入力信号の周波数と、必要とされるフィルタ調整精度とに応じたクロック信号周波数に設定する。このクロック信号は、例えば、図１３に示した基準信号発生回路１１１で発生する基準信号を基に生成される。

これにより、本実施形態では、フィルタ調整回路の最適化を図ることが可能である。

（実施形態９）
次に、本発明の実施形態９のフィルタ調整回路を説明する。

以上の説明では、フィルタ調整を行う際とその後の実信号を扱う通常動作の際のＧｍ−Ｃフィルタの構成は全く同一であるとして説明してきた。本実施形態では、フィルタ調整を行う際と実信号を扱う際とでＧｍ−Ｃフィルタの構成を切り替える場合を扱う。

本実施形態では、Ｇｍ−Ｃフィルタが複素フィルタである場合を説明する。複素フィルタは、その入出力信号をそれらの実部と虚部とに分けることにより、正及び負の周波数の概念を扱うことができる特徴を持つ。図２２は、本実施形態でのフィルタ調整の対象となる複素フィルタを構成するバンドパスフィルタを示している。このバンドパスフィルタは、双対な２個のＧｍ−Ｃ型のローパスフィルタ２３、２４と、これ等を結合する理想変成器２５とにより構成されていて、Ｒ（実数）入力とＩ（虚数）入力との位相差に応じたバンドパスフィルタを実現している。

図２２に示した複素フィルタでは、その応答特性を直接的に調整するのは非常に複雑な制御が必要となる。そこで、本実施形態ではフィルタ調整を行う際に、複素フィルタを構成する一方のＧｍ−Ｃ型のローパスフィルタ（一部分のフィルタ部）（例えば２３）のみが独立するように構成を変更する。そして、この独立したＧｍ−Ｃ型のローパスフィルタ２３のみをフィルタ調整の対象として、図１に示したフィルタ調整回路でもってフィルタ調整を行う。

従って、本実施形態では、図２２に示した複素フィルタの全体に対してフィルタ調整を行う場合に比較して、簡単に且つ効果的にフィルタ調整が可能である。

（実施形態１０）
続いて、本発明の実施形態１０のフィルタ調整回路を説明する。

図２３は本実施形態のフィルタ調整回路の全体構成を示す。同図のフィルタ調整回路では、参照信号生成回路１が入力信号ＩＳのみを生成して、参照信号を生成せず、Ｇｍ−Ｃフィルタ２６内の所定内部ノードからの信号を参照信号ＲＳとして使用している。例えば、Ｇｍ−Ｃフィルタ２６が２個の２次のフィルタを直列に接続した構成である場合には、最初段の２次フィルタの出力ノード（所定内部ノード）からの信号を参照信号ＲＳとして使用しても良い。

尚、以上の説明では、アナログフィルタ回路としてＧｍ−Ｃフィルタを例示したが、オペアンプ等のアナログ増幅器を含むアナログフィルタ回路であれば本発明を適用できるのは、勿論である。

また、以上の説明では、タイミング生成回路６は、保持回路５からの参照時系列信号ｒｅｆに基づいて更新タイミング信号ｅｎを生成したが、保持回路５からのフィルタ出力時系列信号ｔｇｔに基づいて更新タイミング信号ｅｎを生成しても良いのは勿論である。

更に、以上の説明では、２個の変換回路３、４は、Ｇｍ−Ｃフィルタ２からの出力信号ＯＳ及び参照信号生成回路１からの参照信号ＲＳを、各々、２値化したが、多値信号に量子化しても良いのは言うまでもない。

以上説明したように、本発明は、製造プロセスのばらつきに起因するアナログフィルタ回路の応答特性の誤差を比較的簡単な回路構成でもって調整できるので、アナログフィルタ回路の応答特性調整回路として有用であり、Bluetooth等の無線ＬＳＩやＤＶＤなどのＬＳＩなどのようにアナログフィルタ回路が必要なシステムＬＳＩの全体に適用可能である。

本発明の実施形態１におけるフィルタ調整回路の全体構成図である。 同フィルタ調整回路の調整対象であるＧｍ−Ｃフィルタの理想的な周波数特性を示す図である。 同Ｇｍ−Ｃフィルタにばらつきがある場合の周波数特性を示し、同図（ａ）はカットオフ周波数ｆｃが周波数軸上で＋方向にシフトした場合を、同図（ｂ）は−方向にシフトした場合を各々示す図である。 同Ｇｍ−Ｃフィルタの入出力特性を示し、同図（ａ）は理想特性を、同図（ｂ）は−１８０°に対して進みの位相ずれαが発生してる場合を、同図（ｃ）は遅れの位相ずれβが発生してる場合を各々示す。 同フィルタ調整回路に備える保持回路の構成図である。 同フィルタ調整回路の各部の動作タイミングチャートを示す図である。 同フィルタ調整回路に備えるタイミング生成回路の構成図である。 同タイミング生成回路の動作タイミングチャートを示す図である。 同フィルタ調整回路に備える制御信号生成回路の構成図である。 同制御信号生成回路の動作タイミングチャートを示す図である。 本発明の実施形態２のフィルタ調整回路に備える参照信号生成回路及びＧｍ−Ｃフィルタの構成図である。 本発明の実施形態３のフィルタ調整回路の全体構成図である。 同フィルタ調整回路に備える参照信号生成回路の構成図である。 同フィルタ調整回路に備える参照信号生成回路及びＧｍ−Ｃフィルタの動作タイミングチャートを示す図である。 同フィルタ調整回路に備える制御信号生成回路の構成図である。 本発明の実施形態４のフィルタ調整回路に備える参照信号生成回路の構成図である。 本発明の実施形態５のフィルタ調整回路に備えるタイミング生成回路の構成図である。 同フィルタ調整回路の動作タイミングチャートを示す図である。 本発明の実施形態６のフィルタ調整回路に備える制御信号生成回路の構成図である。 本発明の実施形態７のフィルタ調整回路に備える保持回路の構成図である。 同フィルタ調整回路に備える制御信号生成回路において制御信号の生成の判断対象となる２つの時系列信号及び不感帯を示す図である。 本発明の実施形態９のフィルタ調整回路の調整対象であるＧｍ−Ｃフィルタの構成図である。 本発明の実施形態１０のフィルタ調整回路の全体構成図である。 従来のフィルタ調整回路の一例を示す構成図である。

符号の説明

１、１１、１２、１３ 参照信号生成回路（参照信号生成手段）
２、２１〜２６ Ｇｍ−Ｃフィルタ（アナログフィルタ回路）
３、４、２０５ 変換回路（変換手段）
５ 保持回路（保持手段）
６、１６ タイミング生成回路（タイミング生成手段）
７、１７、１１７ 制御信号生成回路（制御信号生成手段）
８、７２、７３、２０１ セレクタ
２５ 変成部
５１〜５９、１５１〜１５５ レジスタ
６１、１７１ エッジ検出回路
６２ エッジ選択回路
６３ エッジカウント回路（生成周期設定手段）
７１ 増減方向決定回路
７４ 加算器
７５ 制御量保持ブロック
７６、２０７ ＤＡ変換回路
７８ 減算器
７９、１７３ カウンタ
１１１ 基準信号発生回路
１１２ 分周回路
１１３ 遅延回路
１１４ 開閉回路（間欠回路）
１１５、２０４ フィルタ回路（波形整形回路）
１７２ ゲイン調整部
ｒｅｆ 参照時系列信号
ｔｇｔ フィルタ出力時系列信号

Claims (21)

1. 制御端子に入力される制御信号値に応じてゲインを可変に調整できるアナログ増幅器を有するアナログフィルタ回路の応答特性を調整するフィルタ調整回路であって、
   前記アナログフィルタ回路に入力される入力信号及び比較対象となる参照信号を生成するに際し、前記アナログフィルタ回路を通過後の入力信号と前記参照信号との位相差が３６０°を越えると判断できるように前記アナログフィルタ回路に入力する入力信号と前記参照信号とを所定時間間欠して、この間欠したアナログフィルタ回路への入力信号と間欠した参照信号とを出力する参照信号生成手段と、
   前記間欠した入力信号を受けて動作した前記アナログフィルタ回路からの出力信号、及び前記参照信号生成手段からの間欠した参照信号を、各々、振幅値に応じた信号に変換する変換手段と、
   前記変換手段からの２つの出力信号を時系列に保持する保持手段と、
   前記保持手段に保持されたフィルタ出力時系列信号の状態遷移、又は前記保持手段に保持された参照時系列信号の状態遷移に基づいて、前記アナログフィルタ回路の前記制御端子に入力される制御信号の更新タイミングを示す更新タイミング信号を生成するタイミング生成手段と、
   前記保持手段に保持されたフィルタ出力時系列信号及び参照時系列信号と、前記タイミング生成手段の更新タイミング信号とを受け、前記受けたフィルタ出力時系列信号及び参照時系列信号の状態に基づいて前記アナログフィルタ回路の制御端子に入力すべき制御信号を生成し、この制御信号を前記更新タイミング信号の受信タイミングに応じて前記アナログフィルタ回路に出力する制御信号生成手段と
   を備えたことを特徴とするフィルタ調整回路。
2. 前記請求項１記載のフィルタ調整回路において、
   前記参照信号生成手段は、
   所定の基準信号を受け、前記基準信号を分周して、前記アナログフィルタ回路への入力信号及び比較対象の参照信号を生成する分周回路を備える
   ことを特徴とするフィルタ調整回路。
3. 前記請求項１記載のフィルタ調整回路において、
   前記参照信号生成手段は、
   前記アナログフィルタ回路への入力信号と前記比較対象の参照信号との何れか一方に配置されて、その入力信号又は参照信号を所定位相遅延させる遅延回路を備える
   ことを特徴とするフィルタ調整回路。
4. 前記請求項１記載のフィルタ調整回路において、
   前記参照信号生成手段は、
   所定の基準信号を受け、基準信号の変化を鈍らせて、前記アナログフィルタ回路への変化の鈍った入力信号、及び変化の鈍った比較対象の参照信号を生成する波形整形回路を備えた
   ことを特徴とするフィルタ調整回路。
5. 前記請求項１記載のフィルタ調整回路において、
   前記参照信号生成手段は、
   前記アナログフィルタ回路への入力信号と比較対象の参照信号とを同一信号として生成する
   ことを特徴とするフィルタ調整回路。
6. 前記請求項１記載のフィルタ調整回路において、
   前記参照信号生成手段は、
   前記請求項２の分周回路、前記請求項３の遅延回路、請求項４の間欠回路、請求項５の波形整形回路の少なくとも２つを備える
   ことを特徴とするフィルタ調整回路。
7. 前記請求項１記載のフィルタ調整回路において、
   前記アナログフィルタ回路は、
   その応答特性の調整の際に、所定の一部分のフィルタ部のみが使用される
   ことを特徴とするフィルタ調整回路。
8. 前記請求項１記載のフィルタ調整回路において、
   前記変換手段は、
   前記アナログフィルタ回路の出力信号と前記参照信号とを各々２値化して出力する
   ことを特徴とするフィルタ調整回路。
9. 前記請求項１記載のフィルタ調整回路において、
   前記変換手段は、
   前記アナログフィルタ回路の出力信号と前記参照信号とを各々量子化し、多値信号に変換して出力する
   ことを特徴とするフィルタ調整回路。
10. 前記請求項１記載のフィルタ調整回路において、
    前記保持手段は、
    前記変換手段により保持されたアナログフィルタ回路からの出力信号の振幅値に応じた時系列の信号、及び参照信号生成手段からの参照信号の振幅値に応じた時系列の信号を、各々、２ポイント以上保持する
    ことを特徴とするフィルタ調整回路。
11. 前記請求項１記載のフィルタ調整回路において、
    前記タイミング生成手段は、
    前記保持手段に保持された参照時系列信号の立上りエッジを検出し、この検出時に前記更新タイミング信号を生成する
    ことを特徴とするフィルタ調整回路。
12. 前記請求項１記載のフィルタ調整回路において、
    前記タイミング生成手段は、
    前記保持手段に保持された参照時系列信号の立下りエッジを検出し、この検出時に前記更新タイミング信号を生成する
    ことを特徴とするフィルタ調整回路。
13. 前記請求項１記載のフィルタ調整回路において、
    前記タイミング生成手段は、
    前記保持手段に保持された参照時系列信号の立上りエッジ及び立下りエッジを検出し、この両検出時に前記更新タイミング信号を生成する
    ことを特徴とするフィルタ調整回路。
14. 前記請求項１記載のフィルタ調整回路において、
    前記タイミング生成手段は、
    前記保持手段に保持されたフィルタ出力時系列信号の立上りエッジを検出し、この検出時に前記更新タイミング信号を生成する
    ことを特徴とするフィルタ調整回路。
15. 前記請求項１記載のフィルタ調整回路において、
    前記タイミング生成手段は、
    前記保持手段に保持されたフィルタ出力時系列信号の立下りエッジを検出し、この検出時に前記更新タイミング信号を生成する
    ことを特徴とするフィルタ調整回路。
16. 前記請求項１記載のフィルタ調整回路において、
    前記タイミング生成手段は、
    前記保持手段に保持されたフィルタ出力時系列信号の立上りエッジ及び立下りエッジを検出し、この両検出時に前記更新タイミング信号を生成する
    ことを特徴とするフィルタ調整回路。
17. 前記請求項１記載のフィルタ調整回路において、
    前記タイミング生成手段は、
    前記更新タイミング信号の生成周期を任意の所定周期に設定する生成周期設定手段を備える
    ことを特徴とするフィルタ調整回路。
18. 前記請求項１記載のフィルタ調整回路において、
    前記制御信号生成手段は、
    前記タイミング生成手段からの更新タイミング信号の受信タイミング毎に、前記アナログフィルタ回路の制御端子に入力すべき制御信号を更新する
    ことを特徴とするフィルタ調整回路。
19. 前記請求項１記載のフィルタ調整回路において、
    前記制御信号生成手段は、
    前記タイミング生成手段からの更新タイミング信号の出力回数の増大に応じて、生成する制御信号のゲインを小さく変更する
    ことを特徴とするフィルタ調整回路。
20. 前記請求項１記載のフィルタ調整回路において、
    前記制御信号生成手段は、
    前記保持手段から受けた前記２つの時系列信号のうち、少なくとも一方の時系列信号において、前記タイミング生成手段からの更新タイミング信号の受信時を含む所定時間幅を不感帯とし、この不感帯に含まれる時系列信号値を前記制御信号の生成の判断対象から除外する
    ことを特徴とするフィルタ調整回路。
21. 前記請求項１記載のフィルタ調整回路において、
    前記変換手段は、
    前記参照信号生成手段が生成した参照信号を受けるのに代えて、前記アナログフィルタ回路の所定内部ノードから取り出した信号を参照信号として受ける
    ことを特徴とするフィルタ調整回路。

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