JP5560646B2 - オーバーサンプリング回路、及びそれを用いたシリアル通信システム - Google Patents

Description

本発明は、オーバーサンプリング回路、及びそれを用いたシリアル通信システムに関する。

大容量、高速データ伝送を満たすために多くの高速インタフェース規格が実用化されている。それらの多くはシリアル伝送方式が採用されている。シリアル伝送では、予め定められた周波数を基にデータが伝送される。伝送されるデータにはその周波数のクロックが重畳され、データ受信部では、受信したデータからこのクロックを抽出し、抽出されたクロック信号に基づいて受信データを復元している。これらの復元動作を行う回路をクロックデータリカバリ（Clock Data Recovery、以下CDRと略す）回路と呼ばれている。

従来のCDR回路では、一般にPLL（Phase Locked Loop）回路が用いられ、PLL回路中のVCO（Voltage Controlled Oscillator）の発振クロックが受信データの位相に同期するように制御され、再生クロックとして抽出される。そしてこの再生クロックを基準として受信データをラッチすることにより正確に受信データが復元される。

しかし、データレートの増大によって、VCOの発信周波数も増大し、そのようなVCOを組み込んだCDR回路は、チップサイズの増大、消費電流の増大、コストアップなどのデメリットが増大する。また高速化により配線遅延が無視できなくなるので、素子配置や配線遅延は使用するデバイスの特性に大きく依存するため、プロセスごとにレイアウトの再設計を行う必要が生じ、回路の再利用性が低下し、開発期間の増大を招く。

このような問題を解決するものとして、オーバーサンプリング型のCDR回路が提案されている（例えば、特許文献１参照。）。
特許文献１に開示されているデータリカバリ回路は、多相クロック生成部と、オーバーサンプリング部と、シンボルデータ復元部とで構成される。

多相クロック生成部は、基準クロックREFCLKから生成された所定周波数のクロックを所定位相ずつシフトし、ほぼ等間隔の位相を有する多相クロックを生成する。

オーバーサンプリング部は、多相クロック生成部から供給される多相クロックCK０〜CK11により受信データDataを取り込み、オーバーサンプリングデータOVSDを出力する。オーバーサンプリング部はオーバーサンプリング数のフリップフロップと、入力されたデータを１つのクロック（例えばCKO）に同期させて出力する並列化部とを備えている。

シンボルデータ復元部は、データ選択部、DES（デシリアライザ）、選択信号生成部、及びコンマ検出部を有し、オーバーサンプリングデータOVSDからシンボルデータSYMを復元し、シンボルクロックSYMCLKを生成する。
すなわち、選択信号生成部は、オーバーサンプリングデータOVSDの取り込み位相を指示し、データ選択部は、選択信号生成部からの支持に従い、オーバーサンプリングデータOVSDから復元データを出力する。また、コンマ検出部は、転送データに所定間隔で挿入されたコンマ符号を検出しコンマ検出信号を出力する。

また、デシリアライザは、コンマ検出信号を基に、データ選択部から供給される復元データをシンボルデータＳＹＭにパラレル変換し、また、シンボルクロックSYMCLKの生成も行う。

一般的な高速シリアル通信ではデータ伝送は差動信号で行うために、上記のデータリカバリ回路を用いるためには差動信号を同相の２値信号に変換する波形整形回路が必要となる。ここでいう２値信号とは信号振幅が"High"と"Low"との２値で規定されるディジタル信号のことである。

一般に上記の波形整形回路では差動増幅回路を複数段用いて入力データの立ち上がり・立下りエッジを急峻にした後、シングル化回路で差動信号を同相信号に変換し、２値化回路で２値信号に変換する。また上記の波形整形回路ではデータ受信品質を確保するために２値信号のduty制御を行うのが一般的であり、duty制御を行うために差動信号のDCレベルを変化できる機能を備える。duty制御用のDCオフセット生成回路はduty制御のダイナミックレンジを確保するために波形整形回路の初段の差動増幅器に設けられる。
以上の技術は既に知られている（例えば、特許文献２参照。）。

しかし、従来のオーバーサンプリング型のCDR回路の波形整形回路では、２値化回路のしきい値電圧と２値化回路への入力信号のDCレベルとが一致していない場合、生成された２値信号のdutyずれが原理的に発生する。

このDutyずれを検出すると波形整形回路に備えられたduty制御機能が差動信号のDCレベルにオフセットを加えて２値信号のdutyを所望の値に制御する。
このとき、DCオフセットによって同相信号の"１"、"０"の極性による振幅の減衰が発生する。信号振幅の減衰に電源などからのノイズが重畳すると信号のパルス幅が変動する。このパルス幅変動がDJ（Deterministic Jitter）となり受信品質の低下を招く。

この問題を抑制するために、２値化回路の全段の増幅器を複数設けて、２値化回路への入力信号の立ち上がり・立下り特性を急峻にすることでdutyずれを抑制する対策がある。

しかしこの対策では消費電流の増加を招くとともに原理的なdutyずれの解消にはならない、という問題があった。

そこで、本発明の目的は、オーバーサンプリング型CDR回路で用いる波形整形回路において、波形整形回路から出力される２値信号のdutyを所望の値に制御しながら、同相信号振幅を減少させることなく２値信号を生成することができるオーバーサンプリング回路、及びそれを用いたシリアル通信システムを提供することにある。

上記課題を解決するため、請求項１記載の発明は、多相クロックを用いて差動シリアルデータをオーバーサンプリングする回路において、前記差動シリアルデータを同相シリアルデータに変換する波形整形回路を備え、前記波形整形回路は、入力された差動シリアルデータを増幅する複数段の差動増幅器と、前記差動シリアルデータを同相シリアルデータに変換するシングル化回路と、前記同相シリアルデータを２値シリアルデータに変換する２値化回路と、前記２値シリアルデータのdutyを検出し所望の値に制御する制御回路と、を備え、前記シングル化回路と同一回路であるダミーと、前記２値化回路と同一回路であるダミーと、をさらに備え、前記２値化回路のしきい値電圧をモニターし、前記シングル化回路の出力VSのコピーVS2のDCレベルと前記２値化回路のしきい値電圧とが等しくなるように前記２値化回路のしきい値電圧を制御することにより、前記２値化回路に入力する同相シリアルデータのDC電圧と前記２値化回路の２値化しきい値電圧とを一致させるようにしたオーバーサンプリング回路であって、前記２値化回路に入力する同相シリアルデータのDC電圧と前記２値化回路の２値化しきい値電圧とを一致させる一致回路は、前記２値化回路のしきい値電圧を変動させて前記同相シリアルデータのDC電圧と等しくすることを特徴とする。

本発明によれば、差動シリアルデータを入力し、２値シリアルデータを生成する波形整形回路において、波形整形回路は、複数段の差動増幅回路と、差動信号を同相信号に変換するシングル化回路と、同相信号を２値信号に変換する２値化回路と、２値シリアルデータのdutyを検出し所望の値に制御する回路とを備え、２値化回路に入力する同相信号のDCレベルと２値化回路のしきい値電圧とを一致させる一致回路を有することで２値シリアルデータのdutyずれを抑制することができる。また、シリアルデータのdutyずれを抑制によって差動信号のDCオフセットを抑制することができるので、同相信号の振幅劣化を抑制することができる。この結果、受信品質を向上させることができる。

本発明に係るオーバーサンプリング回路を含むオーバーサンプリング型データリカバリ回路の一例である。 本発明に係るオーバーサンプリング回路の波形整形部100の回路図の一例である。 本発明の実施形態１の効果について説明するための説明図である。 本発明の波形整形回路を含むオーバーサンプリング型データリカバリ回路の他の一例である。 本発明に係るオーバーサンプリング回路の波形整形部100の回路の他の一例である。

＜特 徴＞
本発明の実施の形態を説明する。
オーバーサンプリング型CDR回路の受信波形整形回路に際して、以下の特徴を有する。
本発明の受信波形整形回路は、差動シリアルデータを複数段の差動増幅器を通過させることで差動シリアルデータの立ち上がり立下りエッジを急峻にする機能を備え、差動信号の片方のDCレベルを変化させることで出力２値信号のdutyを所望の値に制御する機能を備え、差動シリアルデータを同相シリアルデータに変換するシングル化回路とそのシングル化回路の出力波形を２値化する２値化回路を備え、シングル化回路の出力である同相シリアルデータのDCレベルと２値化回路のしきい値レベルが等しくなるように制御する制御回路を備えることを特徴とする。

＜実施の形態１＞
本発明の実施の形態１について説明する。
図１は、本発明に係るオーバーサンプリング回路を含むオーバーサンプリング型データリカバリ回路の一例である。
このデータリカバリ回路は、波形整形部100、多相クロック生成部102、オーバーサンプリング部101、及びシンボルデータ復元部103を備える。
波形整形部100は、差動シリアルデータRXP,RXMを入力して２値化されたシリアルデータSDATAを出力する。
波形整形部100は、差動シリアルデータを増幅する差動増幅器104、差動シリアルデータを同相シリアルデータに変換するシングル化回路105、同相シリアルデータを２値信号に変換する２値化回路106、シリアルデータSDATAのdutyを検出して補正するduty制御部107、及び同相シリアルデータVSのDCレベルと２値化回路106のしきい値電圧とが等しくなるように制御する２値化回路しきい値制御部111を備える。

２値化回路しきい値制御部111は、シングル化回路のダミー108を備え、シングル化回路105の出力VSのコピーVS2を生成する。出力VSのコピーVS2をLPF112に通してVS2のDCレベルを得る。また２値化回路106のしきい値制御部111は２値化回路106のダミー109を備え、２値化回路106のしきい値電圧をモニターし、VSのコピーVS2のDCレベルと２値化回路106のしきい値電圧とが等しくなるように２値化回路106のしきい値電圧を制御することができる。つまり、２値化回路106のしきい値VTHとVS2のDCレベルとを等しくするために２値化回路106のしきい値VTHを変動させるのである。

多相クロック生成部102ではPLL（Phase Locked Loop）またはDLL(Delay Locked Loop)によってある位相差をもつ多相クロックMCLKが生成される。この技術は公知なので詳細は述べない。オーバーサンプリング部101は多相クロック生成部102から供給される多相クロックによりシリアルデータSDATAを入力しオーバーサンプリングすることでオーバーサンプリングデータOVSDを出力する。
オーバーサンプリング部101はシリアルデータSDATAを多相クロック生成部102で生成された多相クロックMCLKの立ち上がり（または立下り）のタイミングでサンプリングする。サンプリングされたデータは１つのクロックに同期したパラレルデータOVSDとして整形され出力する。
シンボルデータ復元部103はオーバーサンプリングデータOVSDからシンボルデータSYMとシンボルクロックSYMCLKを生成する。

図２を参照して、図１に示した波形整形部について説明する。
図２は、本発明に係るオーバーサンプリング回路の波形整形部100の回路図の一例である。
差動シリアルデータRXP,RXMは差動増幅器104に入力され増幅される。差動増幅器104には出力信号RXP2、RXM2のDCレベルを制御する出力DCレベル制御回路113が備えられ、出力波形のDCレベルにオフセットを加えることができる。この回路ではRXCに対してRXDにオフセットを加えることで２値化シリアルデータSDATAのdutyを所望の値になるように制御することができる。差動増幅器104は本実施の形態では１段の差動アンプで構成したが複数の差動アンプを直列に接続してもよい。

差動増幅器104の出力信号RXP2,RXM2は、シングル化回路105とシングル化回路105のダミー108とに入力される。シングル化回路105とダミー108とは同一の回路となる。
従ってシングル化回路105とダミー108の出力VSとVS2とは同一の信号となる。シングル化回路105のダミー108の出力VS2はLPF112に入力されVS2のDCレベルとなるVSDCが出力される。LPF112は１段のパッシブフィルタとしているがその段数および構成はこの限りではない。
また、波形整形部100には２値化回路106とダミー109とが備えられており、これらは同一の回路となる。
２値化回路106のダミー109の入力と出力を短絡することでしきい値電圧VTHが得られ、その２値化回路のしきい値VTHとシングル化回路105の出力のDCレベルVSDCをOPアンプに入力し、両者が等しくなるように２値化回路のしきい値電圧を制御している。

図３は、本発明の実施形態１の効果について説明するための説明図である。
図３(a)は、シングル化アンプの出力VSのDCレベルVSDCと２値化アンプのしきい値電圧VTHとが等しくなる制御を行わない場合の信号波形の例を示している。
VSDC＝VTHとなるように制御しない場合、差動増幅器104の出力RXP2,RXM2のdutyが50％であってもシングル化回路105の出力VSと２値化回路106のしきい値が一致していないのでdutyが50％からずれる。図３(a)の場合、VSDCよりもVTHが小さいので２値化回路106の出力であるシリアルデータSDATAは"１"のパルスの幅が"０"のパルス幅に比べて小さくなる。この状態でduty制御機能が働くと、dutyが50％となるように差動シリアルデータRXP2にDCオフセットを加える。このときシングル化回路105の出力VSの"１"となるパルスでは、特に最もパルス幅が小さいパルスはduty制御のためのRXP2に加えられたDCオフセットが原因で信号振幅が減少する。その結果、パルスに電源雑音などの雑音が混入するとパルスのパルス幅が変動し、そのパルス幅変動が受信システム全体に対するDJ（Deterministic Jitter）となり受信品質を低下させることとなる。

一方、図３(b)はシングル化アンプの出力VSのDCレベルVSDCと２値化アンプのしきい値電圧VTHとが等しくなるように制御した場合の信号波形の例を示している。
VSDC=VTHとなるような制御をした場合、差動増幅器104の出力RXP2,RXM2のdutyが50％であれば、シングル化アンプの出力VSと２値化回路のしきい値とが一致しているのでdutyがずれることはない。このときduty制御機能が作動してもRXP2にオフセットを加えてRXP2のDCレベルを変化させる必要がないのでVSの信号振幅が減少することもない。
従って、VSの信号振幅の減少に電源雑音が重畳することによるDJの発生を回避することができる。VSDC=VTHの制御をすることで波形整形部でのDJの発生を抑制でき、受信品質の低下を回避することができる。

＜実施の形態２＞
次に図４を参照して本発明の実施の形態２について説明する。
図４は、本発明の波形整形回路を含むオーバーサンプリング型データリカバリ回路の他の一例である。
このデータリカバリ回路は、波形整形部100、多相クロック生成部102、オーバーサンプリング部101、及びシンボルデータ復元部103、を備える。
波形整形部100は、差動シリアルデータRXP,RXMを入力して２値化されたシリアルデータSDATAを出力する。
波形整形部100は、差動シリアルデータを増幅する差動増幅器104、差動シリアルデータを同相シリアルデータに変換するシングル化回路105、同相シリアルデータを２値信号に変換する２値化回路106、シリアルデータSDATAのdutyを検出して補正するduty制御部107、及び同相信号VSのDCレベルと２値化回路106のしきい値電圧とが等しくなるように制御する２値化回路しきい値制御部111を備える。
２値化回路しきい値制御部111は、シングル化回路のダミー108を備え、シングル化回路105の出力VSのコピーVS2を生成する。同期信号VSのコピーVS2をLPF112に通してコピーVS2のDCレベルを得る。また２値化回路106のしきい値制御部111は２値化回路106のダミー109を備え、２値化回路106のしきい値電圧をモニターし、出力VSのコピーVS2のDCレベルと２値化回路106のしきい値電圧が等しくなるように制御することができる。つまり、２値化回路106のしきい値VTHとコピーVS2のDCレベルとを等しくするためにコピーVS2のDCレベルを変動させる。

多相クロック生成部102ではPLL（Phase Locked Loop）またはDLL(Delay Locked Loop)によってある位相差をもつ多相クロックMCLKが生成される。この技術は公知なので詳細は述べない。
オーバーサンプリング部101は多相クロック生成部102から供給される多相クロックによりシリアルデータSDATAを入力しオーバーサンプリングすることでオーバーサンプリングデータOVSDを出力する。
オーバーサンプリング部101はシリアルデータSDATAを多相クロック生成部102で生成された多相クロックMCLKの立ち上がり（または立下り）のタイミングでサンプリングする。サンプリングされたデータは１つのクロックに同期したパラレルデータOVSDとして整形され出力する。
シンボルデータ復元部103はオーバーサンプリングデータOVSDからシンボルデータSYMとシンボルクロックSYMCLKを生成する。

実施形態２の波形整形回路について説明する。
図５は、本発明に係るオーバーサンプリング回路の波形整形部100の回路の他の一例である。
差動シリアルデータRXP,RXMは、差動増幅器104に入力され増幅される。差動増幅器104には出力信号RXP2、RXM2のDCレベルを制御する出力DCレベル制御回路113が備えられ、出力波形のDCレベルにオフセットを加えることができる。この回路ではRXCに対してRXDにオフセットを加えることで２値化シリアルデータSDATAのdutyを所望の値になるように制御することができる。差動増幅器104は本実施形態では１段の差動アンプで構成したが、本発明はこれに限定されるものではなく、複数の差動アンプを直列に接続してもよい。
差動増幅器104の出力信号RXP2,RXM2はシングル化回路105とシングル化回路105のダミー108に入力される。シングル化回路105とダミー108とは同一の回路となる。
従ってシングル化回路105とダミー108の出力VSとコピーVS2とはほぼ同一の信号となる。シングル化回路105のダミー出力VS2はLPF112に入力されVS2のDCレベルとなるVSDCが出力される。LPF112は１段のパッシブフィルタとしているがその段数および構成はこの限りではない。

また、波形整形部100には２値化回路106とダミー109とが備えられており、これらは同一の回路となる。
２値化回路106のダミー109の入力と出力とを短絡することでしきい値電圧VTHが得られ、その２値化回路106のしきい値VTHとシングル化回路の出力のDCレベルVSDCとをOPアンプに入力し、両者が等しくなるようにシングル化回路105の出力のDCレベルを制御している。

なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。

＜その他＞
ここで、特許文献２には、等間隔の位相でオーバーサンプリングされたオーバーサンプリングデータを生成する目的で、単一クロックから位相の異なる多数のクロックを生成して、適切な位相関係にあるクロックを選択してオーバーサンプリングクロックとして使用することが開示されている。
しかし差動信号をシングル化するレシーバー回路については開示されていない。
また、同じく特許文献２には、等間隔の位相でオーバーサンプリングされたデータを生成する目的で、単一クロックから位相の異なる多数のクロックを生成して、適切な位相関係になるように位相を調整してオーバーサンプリング回路に使用する調整方法が開示されている。しかし差動信号をシングル化するレシーバー回路については開示されていない。

本発明は、オーバーサンプリング回路を用いたシリアル通信システムに利用することができる。

１００ 波形成型回路
１０１ オーバーサンプリング回路
１０２ 多相クロック生成部
１０３ シンボルデータ復元部
１０４、１１０ 差動増幅器
１０５ シングル化回路
１０６ ２値化回路
１０７ ｄｕｔｙ制御部
１０８、１０９ ダミー
１１１ ２値化回路しきい値制御部
１１２ ＬＰＦ

特開２００５−１９２１９２号公報 特開２００８−６６８７９号公報

Claims (3)

1. 多相クロックを用いて差動シリアルデータをオーバーサンプリングする回路において、
   前記差動シリアルデータを同相シリアルデータに変換する波形整形回路を備え、
   前記波形整形回路は、
   入力された差動シリアルデータを増幅する複数段の差動増幅器と、
   前記差動シリアルデータを同相シリアルデータに変換するシングル化回路と、
   前記同相シリアルデータを２値シリアルデータに変換する２値化回路と、
   前記２値シリアルデータのdutyを検出し所望の値に制御する制御回路と、を備え、
   前記シングル化回路と同一回路であるダミーと、前記２値化回路と同一回路であるダミーと、をさらに備え、
   前記２値化回路のしきい値電圧をモニターし、前記シングル化回路の出力VSのコピーVS2のDCレベルと前記２値化回路のしきい値電圧とが等しくなるように前記２値化回路のしきい値電圧を制御することにより、前記２値化回路に入力する同相シリアルデータのDC電圧と前記２値化回路の２値化しきい値電圧とを一致させるようにしたオーバーサンプリング回路であって、
   前記２値化回路に入力する同相シリアルデータのDC電圧と前記２値化回路の２値化しきい値電圧とを一致させる一致回路は、
   前記２値化回路のしきい値電圧を変動させて前記同相シリアルデータのDC電圧と等しくすることを特徴とするオーバーサンプリング回路。
2. 前記２値化回路に入力する同相シリアルデータのDC電圧と前記２値化回路の２値化しきい値電圧とを一致させる一致回路は、
   前記同相シリアルデータのDC電圧を変動させて前記２値化回路のしきい値電圧と等しくすることを特徴とする請求項１記載のオーバーサンプリング回路。
3. 請求項１または２記載のオーバーサンプリング回路を用いたシリアル通信システム。

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