JP3419384B2 - ジッタ検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に同
期した入力信号のジッタを検出するジッタ検出回路に関
する。

【０００２】

【従来の技術】入力信号のジッタを検出するジッタ検出
回路において、バイポーラ技術により構成されたもので
は、出力電圧はサンプルホールドにより生成される構成
を有していた。

【０００３】図３は、この構成をＣＭＯＳ化した従来の
ジッタ検出回路の構成の一例を示す図である。図３で示
される従来のジッタ検出回路は、位相比較器１１と、Ｎ
ＯＲ回路１２と、チャージポンプ回路１３と、サンプル
ホールド回路１４と、ＬＰＦ(Low Pass Filter：以下、
ＬＰフィルタと称す)１５と、容量１６と、スイッチ１
７とを備える。また、チャージポンプ回路１３は、チャ
ージポンプ内の電流を決定する電流源１８と、ＭＯＳト
ランジスタ１９とを備える。さらに、サンプルホールド
回路１４は、バッファ２０と、スイッチ２１と、容量２
２とを備える。

【０００４】位相比較器１１は、入力信号Ｄａｔａと、
ＰＬＬ(Phase Locked Loop)２３の出力であるクロック
信号ｃｌｋとの位相を比較して、ｕｐ／ｄｏｗｎ信号
Ｕ、Ｄを出力する。ＮＯＲ回路１２は、位相比較器１１
からのｕｐ／ｄｏｗｎ信号Ｕ、Ｄを入力とするＮＯＲ型
の論理回路である。チャージポンプ回路１３は、ジッタ
量を電流に変換する。サンプルホールド回路１４は、チ
ャージポンプ回路１３のＭＯＳトランジスタ１９と容量
１６との接続ノードＡの電圧（以下、電圧Ａと称す）を
ラッチし、スイッチ２１と容量２２との接続ノードＢの
電圧（以下、電圧Ｂと称す）から出力する。ＬＰフィル
タ１５は、電圧Ｂを積分し、最終出力Ｖｏを出力する。
容量１６は、チャージポンプ回路１３により電流に変換
されたジッタ量を電圧Ａとして充電する。その充電され
た電圧Ａの値は、位相比較器１１の出力であるｕｐ／ｄ
ｏｗｎ信号Ｕ、Ｄのパルス幅で制御され、電流源１８と
容量１６にも依存する。位相比較器１１の出力であるｕ
ｐ／ｄｏｗｎ信号Ｕ、Ｄを遅延したパルスがパルスＳ
１、Ｓ２であり、スイッチ２１、１７は、それぞれパル
スＳ１、Ｓ２により制御される。

【０００５】次に、従来のジッタ検出回路の動作につい
て説明する。入力信号Ｄａｔａのジッタ量は、位相比較
器１１により、ｕｐ／ｄｏｗｎ信号Ｕ、Ｄに変換され
る。そして、ｕｐ／ｄｏｗｎ信号Ｕ、Ｄが、ＮＯＲ回路
１２と、チャージポンプ回路１３とにより電流に変換さ
れる。その電流により容量１６が充電され、ジッタ量が
電圧Ａとして得られる。その電圧Ａをサンプルホールド
回路１４がラッチして電圧Ｂとし、電圧ＢがＬＰフィル
タ１５によって積分されることにより、最終出力Ｖｏが
得られる。この最終出力Ｖｏを計測することにより、ジ
ッタ量を測定することができる。

【０００６】図４は、位相比較器１１のｕｐ／ｄｏｗｎ
信号Ｕ、Ｄ、それらの遅延されたパルスＳ１、Ｓ２、電
圧Ａ、Ｂ、及び最終出力Ｖｏの関係を示すタイミングチ
ャートである。

【０００７】ここでは、チャージポンプ回路１３の後段
への出力電圧Ａは、ｕｐ／ｄｏｗｎ信号Ｕ、Ｄのいずれ
か一方、あるいは両方がＨレベルのときに充電され、ｕ
ｐ／ｄｏｗｎ信号Ｕ、Ｄの両方がＬレベルに変わると、
その充電電圧が保持される。そして、電圧Ａの値は、ｕ
ｐ／ｄｏｗｎ信号Ｕ、Ｄがそれぞれ遅延されて論理和が
とられたパルスＳ１によりサンプルされ電圧Ｂとなる。
次に、パルスＳ１が反転すると、電圧Ｂの値が保持さ
れ、同時に２つ目の遅延されたパルスＳ２がＨレベルと
なり、電圧ＡはＬレベルへとリセットされる。そして、
再びｕｐ／ｄｏｗｎ信号Ｕ、ＤのいずれかがＨレベルに
なると電圧Ａは新たな値へ充電される。このジッタ検出
回路の最終出力Ｖｏは電圧ＢがＬＰフィルタ１５によっ
て積分された値となる。

【０００８】

【発明が解決しようとする課題】従来のジッタ検出回路
は、以上のように構成されており、バイポーラ技術によ
るジッタ検出回路をそのままＭＯＳ化したにすぎないた
め、ＭＯＳプロセスにより電流源と容量値が大きくばら
つき、正しいチャージポンプ電流と出力電圧Ａが得られ
ず、最終的な出力がＭＯＳプロセスのばらつきの影響を
受けてしまう、という問題があった。

【０００９】また、入力信号の位相差（ジッタ）が少な
く、かつ高周波の場合、位相比較器のｕｐ／ｄｏｗｎ信
号Ｕ、Ｄに対して、サンプルホールド回路１４内のパル
スＳ１を制御信号とするＭＯＳスイッチ２１が大きな抵
抗を有しているため、出力電圧Ｂに十分な立上がり、あ
るいは立下り時間が得られないという問題もあった。

【００１０】本発明は上記の問題点を解決するためにな
されたものであり、ＭＯＳプロセスによる電流源、容量
の値のばらつきに出力が依存せず、さらに高周波の入力
に対しても出力電圧に十分な変化時間を与えることので
きるジッタ検出回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明のジッタ検出回路は、ジッタを含む入力信号
とクロック信号との位相を比較し、前記ジッタの量を、
２つのアップ／ダウン信号のパルス幅によって示す位相
比較器と、前記入力信号が前記クロック信号に対して遅
れているか進んでいるかを検出する遅れ／進み検出回路
と、前記遅れ／進み検出回路の検出結果により、前記ア
ップ／ダウン信号のいずれか一つを排他的に選択する２
つのマルチプレクサと、前記２つのマルチプレクサの選
択したアップ／ダウン信号のパルス幅の差を電圧に変換
するパルス幅変調回路と、前記パルス幅変調回路の出力
電圧を積分するロウパスフィルタとを備えたことを特徴
とするものである。

【００１２】また、本発明のジッタ検出回路は、前記ジ
ッタ検出回路において、前記位相比較器の出力であるア
ップ／ダウン信号のパルス幅が、ともに前記クロック信
号の半周期以上であることを特徴とするものである。

【００１３】また、本発明のジッタ検出回路は、前記ジ
ッタ検出回路において、前記パルス幅変調回路は、前記
２つのマルチプレクサの選択したアップ／ダウン信号の
それぞれをゲート電圧とする２つのＭＯＳトランジスタ
を有することを特徴とするものである。

【００１４】また、本発明のジッタ検出回路は、前記ジ
ッタ検出回路において、前記パルス幅変調回路は、さら
に、前記２つのＭＯＳトランジスタの一方に接続された
プルアップ抵抗と、前記２つのＭＯＳトランジスタの他
方に接続されたプルダウン抵抗とを有し、前記プルアッ
プ抵抗、及び前記プルダウン抵抗が前記クロック信号の
周波数にしたがって可変されることを特徴とするもので
ある。

【００１５】

【発明の実施の形態】実施の形態１．以下、本発明の実
施の形態１によるジッタ検出回路について、図面を参照
しながら説明する。図１は本実施の形態１によるジッタ
検出回路を示す回路図である。図１において、ジッタ検
出回路は、位相比較器１と、遅れ／進み検出回路２と、
マルチプレクサ３、４と、パルス幅変調回路５と、ＬＰ
フィルタ６とを備える。このパルス幅変調回路５は、プ
ルアップ抵抗Ｒ１と、プルダウン抵抗Ｒ２と、ＭＯＳト
ランジスタ７ａ、７ｂと、容量８とを備える。

【００１６】位相比較器１は、光ディスクを再生した信
号である入力信号Ｄａｔａと、入力信号Ｄａｔａを同期
させるＰＬＬ１０の出力であるクロック信号ｃｌｋとの
位相を比較することにより、ジッタ量を測定する。そし
て、その結果をｕｐ／ｄｏｗｎ信号Ｕ、Ｄとして出力す
る。ｕｐ／ｄｏｗｎ信号Ｄは、クロック１周期分（１
Ｔ）の一定のパルス幅を出力する。ｕｐ／ｄｏｗｎ信号
Ｕは、入力信号Ｄａｔａのクロック信号ｃｌｋに対する
進みが多いほど１Ｔより長いパルス幅となる。また、ジ
ッタ量が０のときのパルス幅は１Ｔとなり、遅れが最大
のときのパルス幅はＴ／２となる。

【００１７】遅れ／進み検出回路２は入力信号Ｄａｔａ
がクロック信号ｃｌｋに対して遅れているか進んでいる
かを検出して、進んでいるときはＨレベル、遅れている
ときはＬレベルを、出力Ｓｅｌとして出力する。なお、
遅れ／進み検出回路２はジッタ量が０の場合も微妙なタ
イミングの差でＨレベルかＬレベルのいずれかを出力す
る。

【００１８】マルチプレクサ３，４は遅れ／進み検出回
路２の出力Ｓｅｌに応じてｕｐ／ｄｏｗｎ信号Ｕ，Ｄの
いずれか一方を排他的に出力する。

【００１９】即ち、マルチプレクサ３は、遅れ／進み検
出回路２の出力ＳｅｌがＨレベルのときに、ｕｐ／ｄｏ
ｗｎ信号Ｕを出力し、出力ＳｅｌがＬレベルのときに、
ｕｐ／ｄｏｗｎ信号Ｄを出力する。なお、マルチプレク
サ３の出力は、図１に示すように、インバータにより、
常に、その極性を反転させることとする。

【００２０】また、マルチプレクサ４は、遅れ／進み検
出回路２の出力ＳｅｌがＨレベルのときに、ｕｐ／ｄｏ
ｗｎ信号Ｄを出力し、出力ＳｅｌがＬレベルのときに、
ｕｐ／ｄｏｗｎ信号Ｕを出力する。

【００２１】パルス幅変調回路５はマルチプレクサ３、
４の出力を受けて、ｕｐ／ｄｏｗｎ信号Ｕ、Ｄのパルス
幅の差を電圧に変換して出力電圧Ａとする。ここで、ジ
ッタ量が０のとき、出力電圧Ａは電源電圧の約半分の値
となり、ジッタ量が多いほど出力電圧Ａの電位は高くな
る。ＬＰフィルタ６は、出力電圧Ａを積分し、最終出力
Ｖｏを出力する。

【００２２】次に、本実施の形態１によるジッタ検出回
路の動作について説明する。光ディスクを再生する等に
より得られた入力信号Ｄａｔａのジッタ量は、位相比較
器１により、ｕｐ／ｄｏｗｎ信号Ｕ、Ｄに変換される。
上述のように、このｕｐ／ｄｏｗｎ信号Ｄは、クロック
１周期分（１Ｔ）の一定のパルス幅であり、ｕｐ／ｄｏ
ｗｎ信号Ｕは、入力信号Ｄａｔａのクロック信号ｃｌｋ
に対する進みが多いほど長いパルスとなる。そして、ｕ
ｐ／ｄｏｗｎ信号Ｕ、Ｄが、遅れ／進み検出回路２の出
力Ｓｅｌにより制御されるマルチプレクサ３、４により
選択され、パルス幅変調回路５に出力される。上述のよ
うに、遅れ／進み検出回路２の出力ＳｅｌがＨレベルの
時、マルチプレクサ３，４は位相比較器１の出力Ｕ，Ｄ
を出力し、遅れ／進み検出回路２の出力ＳｅｌがＬレベ
ルの時、マルチプレクサ３，４は位相比較器１の出力
Ｄ，Ｕを出力する。

【００２３】マルチプレクサ３、４の出力により、パル
ス幅変調回路５のＭＯＳトランジスタ７ａ、７ｂが、ｏ
ｎ、あるいはｏｆｆとなることにより、容量８が充電、
あるいは放電され、出力電圧Ａの値が変化する。ここ
で、ジッタ量が０の時、Ａは電源電圧の約半分の値とな
り、ジッタ量が多いほどＡの電圧は高くなる。この出力
電圧Ａの値がＬＰフィルタ６により積分されることによ
り、最終出力Ｖｏが得られ、この最終出力Ｖｏを計測す
ることにより、ジッタ量を測定することができる。

【００２４】図２は、ｕｐ／ｄｏｗｎ信号Ｕ、Ｄ、出力
電圧Ａ、最終出力Ｖｏ、及び遅れ／進み検出回路２の出
力Ｓｅｌの関係を示すタイミングチャートである。ま
ず、出力ＳｅｌがＨレベルのときは、ジッタの進み時間
に対応した最終出力Ｖｏが得られる。この場合、ｕｐ／
ｄｏｗｎ信号ＵがＨレベルときに出力電圧Ａは充電さ
れ、ｕｐ／ｄｏｗｎ信号ＤがＨレベルときに出力電圧Ａ
は放電される。また、出力ＳｅｌがＬレベルのときは、
ジッタの遅れ時間に対応した最終出力Ｖｏが得られる。
この場合、ｕｐ／ｄｏｗｎ信号ＵがＨレベルときに出力
電圧Ａは放電され、ｕｐ／ｄｏｗｎ信号ＤがＨレベルと
きに出力電圧Ａは充電される。パルス幅変調回路５の出
力電圧Ａは、ＬＰフィルタ６により平均（積分）され、
最終出力Ｖｏとして出力される。

【００２５】以上のように、本実施の形態１によるジッ
タ検出回路によれば、ジッタ量は入力信号Ｄａｔａとク
ロック信号ｃｌｋの位相差を比較する位相比較器１によ
るｕｐ／ｄｏｗｎ信号Ｕ、Ｄのパルス幅の差となり、そ
れがパルス幅変調回路５によって電圧変換される構成と
しており、このパルス幅変調回路５をＮチャンネルＭＯ
Ｓトランジスタ７ａとＰチャンネルＭＯＳトランジスタ
７ｂの両方の導電型のトランジスタを用い、かつそれぞ
れのトランジスタ７ａと７ｂに抵抗を１つずつ（Ｒ１と
Ｒ２）用いて構成したことにより、プロセスのばらつき
変動によるパラメータの変化が相殺される。また、電圧
Ａを決定する容量８に対し充電と放電の両方が行われる
ため、図２に示すように、プロセスのばらつき変動によ
る充電時の電圧Ａの上昇度のばらつきと放電時の電圧Ａ
の下降度のばらつきとが同等となり、ＬＰフィルタ６で
平均をとる際にこれらのばらつきが相殺されるため、図
４に示すように充電のみを行っていた従来の容量１６と
は異なり、プロセスのばらつき変動の影響を受けること
なく、電圧Ａの値を決定できる。

【００２６】これらのことにより、抵抗値と容量値のば
らつき変動への依存性はなくなる。

【００２７】また、位相比較器１として、２つの出力パ
ルスＵ，Ｄがともにクロック信号ｃｌｋの例えば半周期
以下にならないものを用いることにより、パルス幅変調
回路５の出力電圧Ａに十分な立上がり、あるいは立下り
の時間を与えることができる。

【００２８】この位相比較器１は、例えば、出力パルス
Ｕに関しては、例えば位相比較器１の入力信号Ｄａｔａ
とクロック信号ｃｌｋとのＥＸＯＲ（排他的論理和）を
とり、その出力のパルス幅をＴ／２以上に規制する回路
を設けることにより、また、出力パルスＤに関しては、
例えばこの出力パルスＵの立ち下がりをトリガとしこれ
より一定時間後にパルス幅Ｔのパルスを発生する回路を
設けることにより、構成可能である。

【００２９】さらに、パルス幅変調回路５内のプルアッ
プ抵抗Ｒ１とプルダウン抵抗Ｒ２とは可変であるため、
光ディスク倍速切替制御器９が、ディスクの回転倍率を
増加し、クロック周波数を高くしたときには、それと同
時にプルアップ抵抗Ｒ１とプルダウン抵抗Ｒ２との抵抗
値を下げることで、高速の入力信号に対してもパルス幅
変調回路５の出力Ａが十分に立上がる、あるいは立下が
るようにできる。逆に、光ディスク倍速切替制御器９が
クロック周波数を低くしたときには、それと同時にプル
アップ抵抗Ｒ１とプルダウン抵抗Ｒ２との抵抗値を上げ
ることで、パルス幅変調回路５の出力電圧Ａが飽和しな
いようにすることができる。

【００３０】また、入力信号Ｄａｔａとクロック信号ｃ
ｌｋとの位相の遅れ／進みを検出し、その検出結果に応
じてマルチプレクサ３，４により位相比較器１のＵ信号
とＤ信号のいずれか一方を排他的に選択してパルス幅変
調回路５のトランジスタ７ａ，７ｂに与えるようにして
おり、パルス幅に応じた遅延が必要な従来の制御信号Ｓ
１，Ｓ２に比べ、制御信号の発生が、簡単な構成で可能
になる。

【００３１】これらのことで、デジタル・アナログ混載
のＣＭＯＳ回路にも高速信号に対応したジッタ検出回路
が搭載可能となり、低コストの製造技術を使用でき、か
つ回路の小面積化にも大きな効果をもたらす。

【００３２】なお、図１では、プルアップ抵抗Ｒ１、及
びプルダウン抵抗Ｒ２は、可変抵抗としているが、ＰＬ
Ｌ１０のクロック周波数が変更されない場合には、プル
アップ抵抗Ｒ１、及びプルダウン抵抗Ｒ２の抵抗値は固
定でもよく、また、特に、プルアップ抵抗Ｒ１、及びプ
ルダウン抵抗Ｒ２を設けない構成としてもよい。

【００３３】また、本実施の形態１では光ディスク再生
信号を用いてそのジッタ量を検出するとしたが、これは
一例であって、例えば、光ディスク以外でも、ＤＶＣ(D
igital Video Camcorder)の再生信号のようなジッタを
持つデータパルスに対しても同様の効果を得ることがで
き、本実施の形態１での説明に本発明の適用が限定され
るものではない。

【００３４】また、本実施の形態１ではマルチプレクサ
３、４と遅れ／進み検出回路２によりパルス幅変調回路
５の入力を切り替えているが、このマルチプレクサ３、
４と遅れ／進み検出回路２は他の同じ働きをする回路で
あってもよい。この場合も、ＭＯＳプロセスのばらつき
に依存せず、高速パルスへも対応できるという固有の効
果が得られる。

【００３５】また、本実施の形態１では、ｕｐ／ｄｏｗ
ｎ信号Ｕのパルス幅は、最低でＴ／２であるとしたが、
これは一例であって、例えば、ｕｐ／ｄｏｗｎ信号Ｕの
最低のパルス幅が、２Ｔ／３、Ｔ／３などでもよく、Ｔ
／２に限定されるものではない。

【００３６】

【発明の効果】以上のように、本発明のジッタ検出回路
によれば、ジッタを含む入力信号とクロック信号との位
相を比較し、前記ジッタの量を２つの信号のパルス幅に
よって示すアップ／ダウン信号を出力する位相比較器
と、前記入力信号が前記クロック信号に対して遅れてい
るか進んでいるかを検出する遅れ／進み検出回路と、前
記遅れ／進み検出回路の検出結果により、前記アップ／
ダウン信号のいずれか一つを排他的に選択する２つのマ
ルチプレクサと、前記２つのマルチプレクサの選択した
アップ／ダウン信号のパルス幅の差を電圧に変換するパ
ルス幅変調回路と、前記パルス幅変調回路の出力電圧を
積分するロウパスフィルタとを備えるようにしたので、
パルス幅変調回路を用いることで、ＭＯＳプロセス技術
による容量値と電流値のばらつきに起因する出力変動を
回避することができ、適切なジッタ検出出力が得られる
効果がある。

【００３７】また、本発明のジッタ検出回路によれば、
前記ジッタ検出回路において、前記位相比較器の出力で
あるアップ／ダウン信号のパルス幅が、ともに前記クロ
ック信号の半周期以上であるものとしたので、高速の入
力信号にも十分に反応するジッタ検出出力が得られる効
果がある。

【００３８】また、本発明のジッタ検出回路によれば、
前記ジッタ検出回路において、前記パルス幅変調回路
は、前記２つのマルチプレクサの選択したアップ／ダウ
ン信号のそれぞれをゲート電圧とする２つのＭＯＳトラ
ンジスタを有するものとしたので、ＭＯＳプロセス技術
による容量値と電流値のばらつきに起因する出力変動を
回避することができ、適切なジッタ検出出力が得られる
効果がある。

【００３９】また、本発明のジッタ検出回路によれば、
前記ジッタ検出回路において、前記パルス幅変調回路
は、さらに、前記２つのＭＯＳトランジスタの一方に接
続されたプルアップ抵抗と、前記２つのＭＯＳトランジ
スタの他方に接続されたプルダウン抵抗とを有し、前記
プルアップ抵抗、及び前記プルダウン抵抗が前記クロッ
ク信号の周波数にしたがって可変されるようにしたの
で、ＭＯＳプロセス技術による電流値のばらつきに起因
する出力変動を回避することができ、しかも、パルス幅
変調回路内のプルアップ抵抗と、プルダウン抵抗とを可
変にすることで、高速の入力信号にも十分に反応するジ
ッタ検出出力が得られる効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるジッタ検出回路を
示す回路図である。

【図２】本発明の実施の形態１によるジッタ検出回路に
おけるタイミングチャートである。

【図３】従来のジッタ検出回路を示す回路図である。

【図４】従来のジッタ検出回路におけるタイミングチャ
ートである。

【符号の説明】

１ 位相比較器 ２ 遅れ／進み検出回路 ３、４ マルチプレクサ ５ パルス幅変調回路 ６ ＬＰフィルタ ７ａ、７ｂ ＭＯＳトランジスタ ８ 容量 ９ 光ディスク倍速切替制御器 Ｒ１ プルアップ抵抗 Ｒ２ プルダウン抵抗

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−302426（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 29/02

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ジッタを含む入力信号とクロック信号と
   の位相を比較し、前記ジッタの量を、２つのアップ／ダ
   ウン信号のパルス幅によって示す位相比較器と、 前記入力信号が前記クロック信号に対して遅れているか
   進んでいるかを検出する遅れ／進み検出回路と、 前記遅れ／進み検出回路の検出結果により、前記アップ
   ／ダウン信号のいずれか一方を排他的に選択する２つの
   マルチプレクサと、 前記２つのマルチプレクサの選択したアップ／ダウン信
   号のパルス幅の差を電圧に変換するパルス幅変調回路
   と、 前記パルス幅変調回路の出力電圧を積分しジッタ量に応
   じた電圧信号を出力するロウパスフィルタと、 を備えたことを特徴とするジッタ検出回路。
2. 【請求項２】 請求項１記載のジッタ検出回路におい
   て、 前記位相比較器の出力であるアップ／ダウン信号のパル
   ス幅が、ともに前記クロック信号の半周期以上の値を有
   することを特徴とするジッタ検出回路。
3. 【請求項３】 請求項１または２記載のジッタ検出回路
   において、 前記パルス幅変調回路は、前記２つのマルチプレクサの
   選択したアップ／ダウン信号のそれぞれをゲート電圧と
   する２つのＭＯＳトランジスタを有することを特徴とす
   るジッタ検出回路。
4. 【請求項４】 請求項３記載のジッタ検出回路におい
   て、 前記パルス幅変調回路は、さらに、前記２つのＭＯＳト
   ランジスタの一方に接続されたプルアップ抵抗と、前記
   ２つのＭＯＳトランジスタの他方に接続されたプルダウ
   ン抵抗とを有し、 前記プルアップ抵抗、及び前記プルダウン抵抗が前記ク
   ロック信号の周波数にしたがって可変されることを特徴
   とするジッタ検出回路。