JPS6124844B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はフエーズロツクドレープ（Phase
Locked Loop以下PLLと略す）用集積回路に好
適な位相比較回路に関するものである。 近年、通信分野において、周波数シンセサイ
ザ、復調などにPLL技術が盛んに使われるように
なつた。このPLL技術というのはある基準周波数
またはその整数倍の周波数に同期した信号を発生
させる技術である。 周波数シンセサイザの場合を例にとれば、基本
的には第１図に示す回路で構成される。第１図に
おいて、１は基準信号入力端子、２は位相比較回
路、３は低域フイルタ、４は電圧制御形発振器
（以下VCoと略す）、５はvco４の出力を1/Nに分
周するための分周器、６は出力端子である。第１
図を用いてPLL技術の原理を簡単に説明すると以
下のようになる。位相比較器２には基準信号（周
波数fr）と分周器４の出力（周波数fv）が入力さ
れる。この位相比較器２の出力電圧の極性を、分
周器５の出力の位相が進んでいる場合、vco４の
発振周波数（f₀）が低くなるように制御するよう
な極性に選ぶ。すると、fvがfrより高い場合、分
周器５の出力の位相は基準信号の位相に対して
徐々に進みが大きくなつて行き、f₀（即ち、fv＝
ｆ_０／Ｎ）を低くするように動作する。このようにし て、fvとfrの周波数は完全に一致し、fvとfrとの
位相差はvco４のフリーラン周波数f₀′をf₀＝Ｎ・
frにするのに必要な制御電圧を位相比較回路２が
発生するような位相関係となつて安定する。この
ようにして、出力端子６から基準信号のＮ倍の周
波数が正確に取出せるようにするものである。 この回路に用いる位相比較回路としては第２図
に示すようなサンプル・ホールド回路が良く用い
られる。第２図において、７は第２の低域フイル
タ回路、８はサンプル・ホールド回路である。第
３図を用いて第２図の動作を簡単に説明する。第
２の低域フイルタ回路７には第３図ａに示すよう
な分周器５の出力が入力される。これが第２の低
域フイルタ回路７でのこぎり波に変えられ、サン
プル・ホールド回路８に入力される。一方、第３
図ｃに示すような基準信号が端子１からサンプ
ル・ホールド回路８に入力される。サンプル・ホ
ールド回路８ではこの基準信号のハイレベル時
の、第２の低域フイルタ回路７の出力電圧をホー
ルドするので、サンプル・ホールド回路８の出力
は第３図ｄの実線のようになる。分周器５の出力
と基準信号の位相が異なると、ホールドするのこ
ぎり波の位置が異なるので、ホールドされる電圧
値が異なる。このようにして、２つの信号の位相
差により出力電圧を異ならせることができるわけ
である。このサンプル・ホールド回路８は集積回
路（以下ICと呼ぶ）にした場合、ピン数が多い
という欠点を有している。これを第４図に示す一
例を用いて説明する。R₁，C₁は分周器５の出力
をのこぎり波に変換するための第２の低域フイル
タを構成している。こののこぎり波はトランジス
タQ₁，Q₂で構成される差動アンプで増幅され
る。トランジスタQ₄，Q₅は端子１からトランジ
スタQ₃のエミツタ電位より十分高い電圧が印加
されると飽和し、Q₃のエミツタとQ₆のベース側
を導通させる。このためコンデンサC₂はQ₃のエ
ミツタ電位と同電位になるように急速に充電もし
くは放電される。端子１の電圧が低くなると
Q₄，Q₅はカツトオフし、このためQ₃のエミツタ
側とQ₆のベース側は遮断される。したがつて、
端子１の電圧が低い時はC₂に充電された電荷を
放電するループがなくなるので、次に端子１の電
圧が高くなるまで、一定電圧に保たれるようにな
る。R₂，R₃，C₃はいわゆるラグーリードフイル
ターと称される低域フイルターを構成するもの
で、基準信号と分周器５の出力信号の位相が変化
した時の過渡応答の特性を決める。 この第４図よりも分るように、一般にこの形の
位相比較回路をIC化する場合、サンプルホール
ド用のコンデンサC₂は容量が大きいためIC内で
つくれないので、このサンプルホールド用に１ピ
ン必要になる。 これに対し、いわゆるカレントミラー回路を用
いた第５図に示すような位相比較回路が知られて
いる。第５図において、C₄はサンプルホールド
用の容量であり、R₄，R₅，C₅で前記ラグリード
フイルターと称される低域フイルターを構成す
る。このように、位相比較結果を電流で出力し、
これを容量C₄で電圧に変換してホールドするカ
レントミラー形の回路では、サンプルホールド用
の容量の接続端子と低域フイルターの接続端子と
を共通にすることができ、図より明らかなように
サンプルホールド用に特別のピンを必要としない
ので第４図に比べてIC化の場合低コストに有利
である。しかし、この第５図に示すようなカレン
トミラー回路形をPLLに用いる場合、第４図のサ
ンプルホールド形に比べ、信号をサンプルする位
相比較期間以外の期間（すなわち、ホールド期
間）のDC電圧の変化が大きく、VCO4の発振周
波数が変化するという欠点を有している。つま
り、第４図の場合、ホールド期間は、トランジス
タQ₄，Q₅はカツトオフしているため、C₂に実質
的に接続された回路はトランジスタQ₆，Q₇の回
路のみとなる。したがつて、C₂の放電電流はト
ランジスタQ₆のベース電流だけであり、これは
μＡ以下のごく小さいオーダーに容易にできるの
で、十分な電圧ホールドが行える。 これに対して、第５図に示すカレントミラー形
のアクテイブ負荷を用い位相比較出力を電流で出
力してC₄に電圧を発生させ、ホールドさせる形
の位相比較回路は、出力がアクテイブ負荷ためき
わめて出力インピーダンスが高く、このため、一
般に直流利得が非常に高くなり、この結果、系が
不安定になりやすい。そこで、ラグリード形のル
ープフイルター特性となるように直流利得を適度
に下げるため、第５図に示すように基準電圧点
と、位相比較出力間に抵抗R₄を挿入したフイル
ターが用いられる。 すなわち、直流利得は、位相比較を行なう２つ
の入力信号の定常的な位相ずれに対する出力電圧
の変化の割合であるが、第５図の場合、入力位相
差（Δφ）に応じて出力電流の積分値（電荷量）
が変化（ΔＱ）するので、もし、容量c₄に対する
放電ループが無いとき、定常的な位相ずれΔφが
あると、１回の位相比較ごとに容量c₄に電荷ΔＱ
だけ充電され、電圧がΔＱ／ｃ_４だけ変化して行き、電 圧が無限大生じることになつて直流利得は無限大
となる。 もし、抵抗R₄による放電ループを設けると両
端の電位差がΔＶ変化すると放電電流はΔＶ／Ｒ_４だけ 変化する。すなわち、期間Ｔごとに１回の位相比
較でΔＱだけ充電され、ΔＶ／Ｒ_４・Ｔだけ放電される ことになるので、 ΔＱ＝ΔＶ／Ｒ_４・Ｔ となつた所で容量c₄の充放電電流は零となり、定
常的な位相ずれΔφに対し、ΔＶ＝Ｒ_４・ΔＱ／Ｔとい う出力電圧が生じる。このように抵抗R₄に適当
な値を用いることで、位相ずれΔφに対する出力
直流電圧、すなわち、直流利得を調節できる。 しかし、このフイルターの形は、図からも分る
ようにサンプルホールド用の容量C₄に対して、
ホールド期間においても抵抗R₄が基準電圧V₀を
介して放電ループを形成するため、ホールド期間
のDCサグが大きいという欠点を生じる。このこ
とを第６図を用いてさらに詳細に説明する。今、
Q₈，Q₉で構成される差動アンプに第６図b′の波
形を入力し、この差動アンプの電流源を第６図
C′のパルスでオン・オフする。Q₁₁はQ₁₀のコレ
クタ電流と同じ、即ちQ₈のコレクタ電流と同じ
コレクタ電流を流すので、結局、Q₉とQ₈のコレ
クタ電流の差電流である第６図ｅのような電流が
出力される。 これが、基準電圧V₀，R₄，R₅，C₄，C₅で構成
される負荷に供給されて電圧を発生する。この
時、第６図ｅの電流の平均電流がＯの時には基準
電圧V₀の電圧がそのまま生じ、平均電流が正か
負によつて電圧がV₀より上下することになる。
ここで、第５図を見れば分るように第６図C′の
パルスが低い時にもR₄，R₅といつた放電経路が
存在する。したがつて、電圧が基準電圧V₀と異
なつている時は、C₄，C₅に蓄えられている電荷
がR₄，R₅を介して徐々に放電され、V₀という基
準電圧値に近づいていくことになる。このため、
第６図C′のパルスが低い時に徐々に放電した電
荷を第６図C′のパルスが高い時に補なう形で安
定になり、したがつて、出力での電圧値は第６図
ｆに示す形となる。この第６図ｆより容易に分る
ように、第６図C′のパルスが立下つた時点での
DC電圧と立上る直前のDC電圧は異なる。このた
め、厳密に言えばvco₄の発振周波数f₀は時々刻々
変化しており、この発振周波数f₀の平均値₀が
Ｎ・frに等しくなるわけである。このDC電圧の
変化（以下サグと称する）はサンプルホールド用
コンデンサC₄と低域フイルタ用コンデンサC₅を
十分大きくすれば実用上問題にならない程度にす
ることは可能であるが、その場合、周波数引込範
囲が狭くなるなど別の欠点を生じる。 本発明の目的は、上記した従来技術の欠点をな
くし、ピン数が少なくかつ、DC電圧の変化のな
い位相比較回路を提供することにある。 上記の目的を達成するために本発明ではカレン
トミラー回路形の位相比較回路において、基準電
圧点と負荷抵抗の間にゲートを設け、このゲート
を位相比較回路と同期してオン・オフすることに
より、位相比較回路が動作している時は基準電圧
点と負荷抵抗が接続されており、従来のカレント
ミラー回路形の動作を行なわせ、位相比較回路が
動作していない時には基準電圧点と負荷抵抗とが
遮断し、放電経路を生じさせないようにし、サグ
を防止するようにしたものである。 第７図に本発明の一実施例を示す。第７図を用
いて本発明の原理を説明する。Q₈，Q₉で構成さ
れる差動アンプのQ₈のベースに第８図b′のよう
なのこぎり波を入力する。入力端子１から第８図
C′のような基準信号パルスを入力する。する
と、第８図C′のパルスが高レベルの時、Q₁₄が導
通する。ダイオードD₁はこのQ₁₄が導通した時に
Q₁₄のコレクタ電位が下りすぎて飽和し、動作速
度が遅くなるのを防ぐためQ₁₄のコレクタ電位を
クランプするもので、Q₁₄が導通している時は
Q₁₅のベースは約1.4vなので、D₁によりQ₁₄のコレ
クタ電位は0.7vにクランプされる。さて、このよ
うにQ₁₄が導通すると、Q₁₃のエミツタ電位とQ₁₄
のコレクタ電位の差によりQ₁₃に電流が流れ、差
動アンプQ₈，Q₉を動作させる。この時ののこぎ
り波（第８図b′の位相により、前記したように
Q₁₀とQ₁₁で構成されるカレントミラー回路によ
り、第８図ｅに示すような電流が出力される。一
方、負荷抵抗R₄はトランジスタQ₁₇，Q₁₈で構成
されるゲート回路を介して基準電圧点であるQ₁₆
のエミツタ（電圧V₀）に接続されている。さて、
第８図C′のパルスが高い時はQ₁₇，Q₁₈のベース
電位はQ₁₇，Q₁₈のエミツタ、コレクタ電圧より
十分高くなるのでQ₁₇，Q₁₈は導通し、抵抗R₄は
基準電圧V₀に接続される。 基準電圧V₀は、標準状態（例えば25℃）で差
動アンプQ₈，Q₉のベースの差電圧が同じ状態
（例えば、端子８から入力する信号を切断し、
Q₈，Q₉の両端に同じ直流電圧がかかるようにし
た状態）にして第１図に示したVCO４をフリー
ランさせた時の発振周波数（フリーラン周波数）
frがＮ・frにほぼ等しくなるような値に設定さ
れる。 今、周囲温度が標準状態から変化してフリーラ
ン周波数がＮ・frからずれ、VCO４を正しく
Ｎ・frで発振させるためにはQ₉のコレクタ電圧を
V₀＋ΔＶとする必要のある場合を考える。 定常状態では、位相比較器の２つの入力信号の
位相差がQ₉のコレクタ電圧がV₀＋ΔＶとなるよ
うな関係が保たれるわけであるが、この時の動作
状態を以下に詳しく説明する。 Q₁₇とQ₁₈がオンしている間（すなわちc′のハイ
の期間）、厳密には容量ｃには充放電電流が流
れ、第８図′に示すようにリツプルが生じるが
簡単のため、V₀＋ΔＶという一定値として考え
る。この場合、Q₁₇とQ₁₈がオンしている間はQ₁₆
のエミツタ部（基準電圧V₀）と抵抗R₄のQ₉のコレ
クタ側端子と反対側の端子とが接続された状態に
なるので、R₄の両端には（V₀＋ΔＶ）−V₀即ちΔ
Ｖの電位差が生じ、ΔＶ／Ｒ_４という電流が流れる。R₄ を介して流れる電荷量はこの電流値のパルス幅Δ
Ｔの期間の総和であるからΔＶ／Ｒ_４・ΔＴとなる。出 力の負荷のインピーダンスが十分に高く、負荷電
流を無視できるとすると、定常状態では、容量c₄
の充放電電流の総和が１回の位相比較周期で０と
なる（もし、そうでなければ、出力電圧は位相比
較ごとに電圧が変化していくことになり、定常状
態にないことになる）ので、c′がハイの期間にト
ランジスタQ₉，Q₁₁によつて出力される総電荷が
このR₄を介して流れる電荷量ΔＶ／Ｒ_４・ΔＴと等しく なる。 すなわち、第８図b′に示すように十分小さな三
角波が入力された時、Q⁹とQ₁₁のコレクタの接続
部から出力される出力電流ｉ（ｔ）は第８図ｅの
ようになるが、この出力電流ｉ（ｔ）のc′のハイ
の期間での平均電流は第８図ｅから容易に理解さ
れるようにこのパルスの中心位置での電流値とな
る。この電流値がΔＶ／Ｒ_４であると、区間ΔＴのあい だに出力される総電荷量はΔＶ／Ｒ_４・ΔＴとなり、R₄ に流れる電流を打消し、c′のパルスのハイの期間
の前と後で容量c₄の電荷量は変化しないのでこの
前後の出力電圧は全く同じ電圧V₀＋ΔＶを生じ
る。 c′のパルスがローの間はQ₁₇，Q₁₈はオフとなつ
ており、差動対Q₈，Q₉を動作させる定電流源
（Q₁₃，Q₁₄，R₁₀で構成される）もオフしているの
で、ローの期間、容量c₄の充放電電流ループは全
くなくなるので、出力電圧はV₀＋ΔＶがそのま
ま保たれる。 したがつて、定常状態では出力電圧は位相比較
を行なう短かい期間ΔＴに生じる微小なリツプル
を除いて第８図′に示すように一定の電圧V₀＋
ΔＶを生じ、第５図に示した回路のようにサグを
生じないようになる。 この定常状態になるまで、すなわち、出力電圧
がV₀＋ΔＶでは無く、V₀＋ΔV′の場合、例え
ば、｜ΔV′｜＜｜ΔＶ｜のときVCO４はＮ・
ｒより高い周波数で発振しているため、b′の位相
が時間とともに進むので、平均電流は｜｜＞
｜ΔＶ／Ｒ_４｜となる。すなわち、第８図の条件では容 量c₄を充電する電荷｜ΔＶ／Ｒ_４・ΔＴ｜より放電する 電荷｜・ΔＴ｜の方が多くなり、出力電圧を下
げ

【式】だけ下がる）、V₀＋ ΔＶに近づくように動作し、V₀＋ΔＶとなつた
所で前述した定常状態となるわけである。 また、第７図に示すようにサンプルホールド用
コンデンサC₄と低域フイルタ回路用の抵抗R₅コ
ンデンサC₅とを１つの端子からとりつけること
ができるので、第５図の回路のピン数が少なくて
済むという長所はそのまま生かせる。 また、一般に第５図の場合、位相比較の周期Ｔ
に対し、位相比較期間ΔＴが短いとＴ期間ずつと
放電した電荷を短期間で充電しなければならな
い。このため、負荷抵抗Ｒをきわめて大きくする
か、差動アンプの電流をきわめて多くするかしな
ければ十分な検波電圧を得ることができない。
ICの場合電流は消費電力の点からあまり多くで
きないし、抵抗を大きくすることもチツプ面積が
大きくなることから難しい。このため、R₄など
も外付けにする必要が生じる。 しかし、第７図の場合、ΔＴ期間に放電した電
荷を同じΔＴ期間で充電すれば良いのでR₄はそ
れほど大きくする必要はなく、IC内で十分構成
できる。 この第７図の回路はカラー映像信号低域変換記
録再生装置に用いる場合、さらに次に述べるよう
な利点がある。カラー映像信号を低域に変換記
録、再生するためには、この低域のキヤリアを発
生する必要がある。この低域のキヤリアと映像信
号の水平くり返し周波数と一定の関係に設定する
必要から、低域キヤリア発生用としてこのPLL技
術が利用される。この時、位相比較回路の基準信
号として水平同期パルスが用いられる。ところで
再生時を考えると、一般にこれらの記録再生装置
は速度むらを生じ、再生信号の水平くり返し周波
数は一定でなく変動している。低域キヤリアはこ
の変動にも追従する必要がある。しかし、速度む
らを生じた場合、水平同期パルスのパルス幅はわ
ずかであるがこの速度むらに応じて変化してい
る。低域キヤリアはこのパルス幅変化の影響をう
けてはこまる。ところで、水平同期パルスの立上
り、もしくは立下りはこの速度むら成分のみなら
ず、パルス幅変化の影響をうけて変動する。第３
図に示したサンプルホールドタイプの位相比較回
路はこの立上り、もしくは立下りの位置の電圧を
ホールドする形になるので、パルス幅変化の影響
をうけてしまう。また、第５図の形の位相比較回
路は放電経路が常時存在するため、基準信号であ
る水平同期パルスのパルス幅にかかわらず放電量
は一定である。これに対し、充電量は水平同期パ
ルスのパルス幅に直に依存するので、同じ充電電
流を確保する必要からパルス幅により位相が変化
してしまい、やはりパルス幅の影響を受ける。 これに対し、本発明の回路は放電も充電もパル
ス幅に依存し、意味をもつのはこの期間の平均値
であり、絶対値ではない。このため、本発明の回
路は水平同期パルスの中心が意味をもち、パルス
幅は意味をもたない。この性格から、本発明の位
相比較回路は速度むら成分のみに追従し、水平同
期パルスのパルス幅には全く依存しないので最も
望ましい特性を有していることになる。 本発明は第７図に示した回路のみに限られるも
のでないことはもちろんであり、位相比較の結果
が電流の形で出力されるものであればどのような
ものにも適用でき、上記したすぐれた特徴もその
まま保たれる。 例えば第９図に示すように位相比較した電流と
一定電流との差を出力するような形のものにも適
用できる。 以上説明したように、本発明による位相比較回
路はピン数も少なくて済み、サグを起こさず、
ICに好適である。しかも従来回路におけるよう
なパルス幅変動の影響を受けないので、カラー信
号低域変換記録再生装置用PLLとしてきわめて好
都合である。

【図面の簡単な説明】

第１図はPLLの構成を示すブロツク図、第２図
は従来の位相比較回路の一例を示すブロツク図、
第３図は第２図の各部の信号波形図、第４図は第
２図の回路の一具体例を示す回路図、第５図は従
来の位相比較回路の第２の具体例を示す回路図、
第６図は第５図に示す回路の各部の信号波形図、
第７図は本発明による位相比較回路の１実施例を
示す回路図、第８図は第７図の回路の各部の信号
波形図、第９図は本発明の他の一実施例を示す回
路図である。 ２……位相比較回路、３……低域フイルタ、４
……VCO、５……分周器。

Claims (1)

【特許請求の範囲】
1. １ 位相比較される信号が印加される第１の端子
   と、基準パルス信号が印加される第２の端子と、
   第１の端子に印加された信号がベースに供給さ
   れ、互のエミツタが共通に接続された差動トラン
   ジスタ対と、この差動トランジスタ対のエミツタ
   に接続され、上記第１の端子に印加された基準パ
   ルス信号のパルス印加期間だけこの差動トランジ
   スタ対に電流を流す定電流源と、上記差動トラン
   ジスタ対の導電形と逆の導電形のトランジスタ
   と、この逆導電形トランジスタのコレクタと上記
   差動トランジスタ対の一方のコレクタとを接続し
   た出力部と、この出力部に一端が接続された抵抗
   と、この抵抗の他端と基準電圧点との間に接続さ
   れ、上記基準パルス信号が供給されて上記パルス
   印加期間は導通状態となり、その他の期間は非導
   通状態となるゲートと、上記出力部に接続された
   ホールド用コンデンサとを有し、上記第１の端子
   と第２の端子に印加された信号の位相差に応じた
   信号を上記出力部から出力することを特徴とする
   位相比較回路。