JP3591841B2 - 広い周波数範囲を持つｃｍｏｓ電圧制御発振器 - Google Patents
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Description
本発明は電圧制御発振器に関係し、特に広い範囲の周波数にわたって動作するCMOS電圧制御発振器に関する。
コンピュータおよびコンピュータが用いられる応用が複雑化するにつれ、大量のデータを非常に迅速に処理できる要求がシステムに対して生じてきている。大量のデータ処理は、所定のシステムが処理するデータ量を増加させることにより、また所定のシステムが設定した量のデータを処理する速度を増加させることにより、またはこれらの２つの方法を組み合わせることにより実施される。
これらの高速データプロセスを処理することの加え、コンピュータシステムは存在する低速データプロセスの処理を継続することが望まれる。広い範囲の処理に対するこの必要性の１例は、IBM互換パーソナルコンピュータに対する画像デイスプレイのハードウエアおよびソフトウエアである。これらのコンピュータに対する既存のデイスプレイアダプタは画像当たり6,4000ピクセルから1,310,720ピクセルの範囲のグラフィクス・フォーマットをサポートし、また60Hzから87HZの画像リフレッシュ・レート（rate）をサポートする。これらのフォーマットの全てをサポートするためには、これらのシステムの１つは、4MHzから120MHzの範囲の周波数を有するピクセル・クロック信号を必要とすることがある。情報表示の大きさが増加するにつれ、より高いピクセル表示周波数に対する需要が生じる。
これらの表示レートを得るには、変更できるピクセル・クロック信号発生器が必要である。理想的には、このクロック信号発生器は、ビジブル・アーティファクト（visible artifacts）が殆どない状態でピクセル・クロック信号の周波数を迅速に変えるべきである。
高いデータ処理レートが必要とされる他の領域は、メモリからデータをアクセスすることにある。この要求を満足させるため、新しいメモリアーキテクチャも開発されつつある。これらのアーキテクチャは、大量のデータが非常に迅速にアクセスされることを許容する。アーキテクチャの一例としては、株式会社東芝および日本電機株式会社から得られるランバス（RAMBUS）システムがある。このシステムは秒当たり最高5MBのデータ転送レートを供給できる。この高速データ転送レートを実現するために、このシステムは250MHzのクロック信号を用い、クロックの正に行くエッジおよび負に行くエッジの両方でデータを転送する。
コンピュータシステムに対してクロック信号を供給する既存のシステムは、異なる帯域の周波数で動作するように切り替えられる発振器を用いる。このようなシステムの１つは、MOS技術を用いて製造された従来のリング発振器を記述した米国特許第5,036,216号に開示されているが、このシステムでは、信号が発振器の１つの段から次の段に伝搬する速度を変えるためにキャパシタンスをリング発振器へ切り替えている。キャパシタンスの減少または増加は、これに伴い、発振器により生成される信号の周波数の増加または減少をもたらす。この考え方は米国特許第5,302,920号で拡張され、そこでは複数個のキャパシタンスがリング発振器において切り替えられることを許容し、それにより多数の周波数範囲を許容している。
これらのプログラマブルリング発振器は既存システムで良く動作するが、これらの発振器は、これらの発振器に同期化された信号に対して望ましくない歪みを付加せずに、将来の用途に対して必要となるかもしれない広い周波数範囲を実現できない可能性がある。
本発明は、広い範囲の周波数に対して発振信号を与えるように調節されることができる電圧制御発振器（VCO）において具体化される。本発明では、ヒステリシスを示す基準値と傾斜（ramp）信号を比較する緩和発振器を用いる。発振器の周波数は、しきい値のヒステリシス範囲を変え、傾斜信号が増減する割合を変えることにより変更される。
本発明の一側面によれば、高周波数において、コンパレータを通しての信号処理遅延は発振器により生成される信号の周波数を決定する際の１つの因子である。
本発明は、添付図面と共に与えられる以下の詳細な説明から容易に理解されよう。
図１は、本発明による発振器の概略図である。
図２および図３は、低周波数および高周波数における発振器の動作を示す電圧対時間を示すグラフである。
図４は、発振器の周波数を制御する方法を示す周波数対電圧を示すグラフである。
図５は、本発明によるVCOを含む位相ロックループのブロック図である。
図6A,6B,および6Cは、図５に示した位相検出器として使用に適した回路の概略論理図である。
図７は、図５に示した位相ロックループとの使用に適したチャージポンプの概略図である。
図１に示した発振器は、制御電圧CVCOに応じてキャパシタ152の充電、放電を制御する回路（circuitry）125を含む。キャパシタ152の両端に現れる電位C1はヒステレシス回路199により生成された電位N1と比較される。コンパレータ175の出力信号A,Bが出力クロック信号を生成する差動−シングルエンド（single−ended）レベルシフタ（level shifter）183に加えられる（applied）。図１に示した回路において、回路（circuitry）183により与えられる信号DNを用い、電圧傾斜信号C1の方向を切り替えると共にヒステレシス信号N1を異なるレベルに切り替える。信号CVCOを用いて、キャパシタ152が充電、放電される速度と、回路（circuitry）199により加えられるヒステレシスの量を制御する。
図１の回路は、制御信号CVCOに加えて、パワーダウン信号PD VCOを受ける。この信号は、トランジスタ110、112、114のゲート電極に加えられると共に、インバータ116を通してトランジスタ118および120のゲート電極に加えられる。この信号が入力される（asserted）と、回路の主要素は非動作状態（disable）となり、回路から効果的に電源を除去する。
従来のバンドギャップ基準源（図示略）により生成されるバンドギャップ基準信号VBGがトランジスタ154のゲート電極に加えられる。このトランジスタは、抵抗162の両端に信号NRを生成する差動コンパレータの一部をなしている。信号NRは電位VBGに等価である。差動コンパレータは、差動構成をなして配列されるトランジスタ154および156を有する。信号PD VCOにより通常は導通状態に保持されるトランジスタ110を介して、トランジスタ154および156に電流が加えられる。等量の電流が、トランジスタ158および160により形成された電流ミラーを介して差動コンパレータの２つのブランチに分配される。トランジスタ156および160のドレイン電極における差動コンパレータの出力信号が、トランジスタ164のゲート電極に加えられる。また、トランジスタ164を流れる電流が、抵抗器162を流れて電圧信号NRを生成する。信号NRは、差動コンパレータ他方の入力端子であるトランジスタ156のゲート電極に加えられる。コンパレータは、トランジスタ164を流れる電流、従って抵抗器162を流れる電流を調節し、供給電圧VDDのレベルにおける変動や接地電位を一時的に歪ませるノイズのレベルにおける変動とは無関係に、信号NRをバンドギャップ基準信号VBGに整合させるように作用する。
また、抵抗器162を流れる電流は、電流ミラーとして構成されたトランジスタ166および170を通して引き出される（drained）。トランジスタ168は、この回路において、基板を伝搬する信号からのクロストークなどのノイズによりもたらされることがある信号CS1の変動を濾波するキャパシタとして構成される。
信号NRは電圧VBGにほぼ等しいため、また電圧VBGは、よく知られるように、温度によりもたらされる変動または供給電圧の変化に比較的敏感ではないバンドギャップ基準信号（図示略）により与えられるため、抵抗器162を流れる電流もまた温度や供給電圧の変動にほぼ依存しない。従って、信号CS1は温度または供給電圧の変化に応じて大きく変化することはない。以下に示すように、この信号は発振器回路およびより大きな位相ロックループ回路（図５乃至７を参照して以下に示す）内の様々な点に加えられ、これらにある回路の電流源により与えられる電流量を制御する。
信号CS1により制御される１つの電流は、ヒステレシス回路199を通して流れる電流である。この電流は、ゲート電極において信号CS1を受けるトランジスタ187を介して与えられる。
図１に示した回路においては、電位CS1はトランジスタ170を流れる電流量を制御する。次に、この電流はトランジスタ172を流れる電流量を制御する。トランジスタ172は、トランジスタ174と電流ミラー配置をなして構成されて、制御電位CSNを生成する。トランジスタ174に加えられるこの制御電位は、差動コンパレータ175の両ブランチを流れる電流量を決定する。更に、制御電位CSNは、以下に示すように、VCOに対する最小周波数を設定するトランジスタ132に加えられる。
上記のように、制御電位CVCOはトランジスタ122のゲート電極に加えられる。このトランジスタは、トランジスタ124、134、および136の組み合わせにより形成される電流ミラーの入力支脈（input leg）であるトランジスタ124に結合される。トランジスタ124を流れる電流は、上記の電位CVCOおよびCSNにより決定される。電位CSNは、これがバンドギャップ基準信号VBGから得られるため他と比べて一定である。この電位はトランジスタ132に加えられ、トランジスタ124を或る最小電流が流れることを保証する。
CVCOのレベルが増加するにつれて、増加した量の電流はトランジスタ122を、従ってトランジスタ124を流れる。更に、この電流は抵抗器126を流れ、トランジスタ128のゲート電極に加えられる制御電位を発生する。この制御電位は、トランジスタ128および抵抗器130を流れる電流を増加させ、更にトランジスタ124を流れる電流量を増加させる。
トランジスタ124を流れる電流は、トランジスタ134、136においてミラーで移される（mirrored）。トランジスタ136を流れる電流は、キャパシタ152が充電される速度を決定する。トランジスタ134を流れる電流は、トランジスタ140、144、および146を含む電流ミラー145を通してミラーで移される。トランジスタ144および146を流れる電流は、キャパシタ152が放電される速度を決定する。キャパシタ142は放電回路内にあり、電流ミラー145の制御電位に対する低域フィルタとして作用する。このキャパシタの両端に生じた電位は、トランジスタ136により与えられキャパシタ152から離れるように分路される電流の量と、キャパシタ152が放電することを許容する速度との両者を制御する。
キャパシタ152が放電するためには、トランジスタ148、150は導通状態にならなければならない。これは、以下に示す回路183により与えられる信号DNが他と比べて正の値を持つとき実現される。信号DNが他と比べて負の値を持つときは、トランジスタ144および146を通して電流は流れず、キャパシタ152はトランジスタ136を流れる電流により充電される。以下に示すように、トランジスタ148、150が導通状態のときは、キャパシタ152は、これらのトランジスタが非導通状態のときこのキャパシタが充電するのと同じ速度で放電する。
キャパシタ152の両端に現れる信号C1は、正に行く傾斜および負に行く傾斜を持つ三角波である。この信号は、差動コンパレータ175の１つの入力端子を形成するトランジスタ176に加えられる。コンパレータ175に対する他の入力端子は、トランジスタ180のゲート電極に設けられる。この入力端子に加えられる信号N1は、ヒステレシス回路199により与えられるヒステレシス信号である。
回路199において、トランジスタ187により与えられる電流は、制御電位CS1に応答して、抵抗器189、191、195により形成される分圧器を通してヒステレシス信号N1を発生する。この分圧器においては、抵抗器195は、信号DNに応答して抵抗器185により選択的に分路されるか、または制御信号CVCOのレベルにより決定されるトランジスタ197を通しての抵抗と抵抗器185の組み合わせにより選択的に分路される。抵抗器195のこの選択的分路は、差動コンパレータに加えられる電位N1を、抵抗器195が要素185と197の組み合わせ抵抗により分路されるときの他と比べて正の電位から、抵抗器195が抵抗器185のみにより分路されるときの（つまり、トランジスタ198が導通しているとき）他と比べて負の値へ変化させる。
信号DNが論理ロウ（low）状態のときは、トランジスタ198は導通せず、分圧回路網の抵抗は、固定抵抗器189と191、抵抗器185の抵抗、およびトランジスタ197の可変抵抗と並列の抵抗器195の抵抗により決定される。上記のように、トランジスタ197の抵抗は制御信号CVCOに反比例して変化する。発振器の周波数が増加するにつれ、トランジスタ197の抵抗が減少して、分圧回路網の抵抗を減少させ、従ってヒステレシス信号N1のより正の値を減少させる。
信号DNが論理ハイ（high）状態にあるときは、トランジスタ198は導通状態になり、分圧回路網の抵抗は、抵抗器189、191の組み合わせ抵抗、および抵抗器195と185の分路組み合わせとして決定される。これは信号N1の値を大きく減少させる。
ヒステリシス信号N1は、キャパシタ152が他と比べて負の電位から他と比べて正の電位に充電されつつあるとき他と比べて高いレベルにあり、キャパシタ152が他と比べて正の電位から他と比べて負の電位に放電されつつあるとき他と比べて低いレベルにある。差動コンパレータ175の出力信号が、差動−シングルエンドレベルシフタ183に加えられる。この回路は、トランジスタ184、186およびトランジスタ188と190により形成される電流ミラーを備えた差動増幅器である。この増幅器の出力信号は、トランジスタ190と186のドレイン電極の接続部から取られる。この信号はインバータ192により反転され、信号DNを形成する。更に、信号DNは一対のインバータ194と196を通してバッファされ（buffered）、クロック信号CLKを波形成形する。
図１に示した発振器の動作を図２に示した波形図を参照して説明する。この波形図において、出力信号CLKは70MHzの周波数を持つ。時刻T1において、キャパシタ152の両端の電位である信号C1は、これが電位N1より大きくなるまでトランジスタ136により与えられる電流に応じて増加している。この時点で、差動出力信号Ｂは差動出力信号Ａより大きくなり、信号DNが状態を変えることをもたらす。次に、信号DNは、トランジスタ148と150を導通状態にし、キャパシタ152が電流ミラー145により決定される速度で放電することをもたらす。この放電は、時刻T1とT2の間の信号C1の負の傾斜により表される。電流ミラー145は、その出力支脈144と146に２つのトランジスタを有する。これらのトランジスタの各々は、トランジスタ136により与えられるのと同じ電流を通過させる。この構成によれば、トランジスタ136により与えられる電流が基準電位（例えば、接地）源に分路されることを許容し、等価な電流がキャパシタ152から流れ出る（drain）ことを許容する。
更に、時刻T1において、信号DNはトランジスタ198を導通状態にし、ヒステレシス回路199を形成する分圧器の下部要素の抵抗を縮小させる。これは、信号N1を約2.7ボルトから約2.2ボルトに減少させる。
また、時刻T2において、信号C1の負の傾斜は2.2ボルトに達し、信号A,Bの相対的な振幅が逆転することをもたらす。この逆転は回路183により検出され、この回路は、これに応じて信号DNとCLKが正から負に状態を変えることをもたらす。時刻T2の直ぐ後で、信号DNは接地電位になり、トランジスタ148と150を非導通状態にする。これはキャパシタ152からの電流の流れ出しを停止させ、キャパシタがトランジスタ136を通して与えられる電流により再度充電されることを許容する。これは、時刻T2とT3の間で三角波C1の正に行くスロープをもたらす。また、信号DNの状態変化は、トランジスタ198を非導通にしヒステレシス回路199の分圧回路網における抵抗を増加させる。この抵抗の増加は信号N1を2.2ボルトから2.7ボルトに増加させる。時刻T3では、信号C1が2.7ボルトまで充電し、プロセスが時刻T1を参照し上述したように再び始まる。
図１に示した回路125は、一般に、電位CVCOにおける増加に応じてトランジスタ136により与えられる充電電流を増加させる。同時に、信号CVCOがトランジスタ197の導電率を増加させるとき、信号N1（すなわち、コンパレータに加えられるヒステレシス）の範囲は減少する。この増加する充電電流および放電電流と減少したヒステレシスとの組み合わせは、コンパレータ175の不均衡をより低い電位において与えるうちは、キャパシタ152がより迅速に充電、放電することをもたらす。これらの効果は組み合わされ、VCOにより与えられる信号の周波数の増加をもたらす。
図１に示した発振器の周波数は、コンパレータ175から増幅器183への伝搬遅延、およびトランジスタ148、150へもどる伝搬遅延により制限される。図３は、この遅延が信号CLKの周波数を決定する際の重要な因子であるとき図１に示した回路の動作を示す波形図である。この図では、信号CLKは420MHzの周波数である。
図３に示したように、信号C1の振幅範囲はN1の振幅範囲よりはるかに大きい。すなわち、信号C1は、（図１に示した）コンパレータ175の動作（action）に関係なく信号N1をオーバシュートさせる。この信号C1のオーバシュートは、増幅器183とインバータ192を通しての信号伝搬遅延によりもたらされる。信号C1が信号N1より大きいことをコンパレータ175が検出したときでも、信号C1が信号N1よりはるかに大きくなるまで、レベルシフタ183と遅延要素192と共にコンパレータ175は、この差を信号DNの状態の変化へ伝達させることはできない。
信号N1の振幅の振動量（swing）が更に減少するとより高い周波数が生成されるが、電位CVCOの増加に応じて発振器の周波数が増加する速度はより低い周波数における増加速度よりはるかに低くなる。
コンパレータ175とレベルシフタ183を通した伝搬遅延が作用し発振器から得られる最高周波数を制限するVCOの挙動を図４に示す。図４の２つの曲線は、曲線412として図１の回路に対する最悪の挙動を示し、曲線410として予定通りの（nominal）挙動を示す。曲線412は4.5ボルトのVDDと125℃の温度を想定し、曲線410は５ボルトのVDDと27℃の温度を想定する。
図５は、図１によるVCOを備えた位相ロックループである。図５に示したように、CVO510は、パワーダウン信号PD VCOとバンドギャップ基準信号VBGを受け、出力信号CLKを供給する。信号CLKはインバータ511を通して、３個のトリガ形フリップ−フロップ516、518、520を備えたカウンタに加えられる。この回路は信号CLKを８で除し、出力信号CLKDIVを生成する。この信号CLKDIVは位相検出器512の一方の入力ポートに加えられ、その他方の入力はクロック基準信号CLKREFを受ける。
図6A,6B,6Cには、位相検出器512としての使用に適した回路を示す。図6Aは,2個のＤ形フリップ−フロップ620、624を備え、これらのフリップ−フロップは、各フリップ−フロップの反転出力端子QNが他方のフリップ−フロップのＤ入力端子に接続されるようにクロス結合される。フリップ−フロップ620のＱ出力信号は信号UPFFであり、フリップ−フロップ624のＱ出力信号は信号DNFFである。フリップ−フロップ620のクロック入力端子は信号CLKREFを受けるように結合されるが、フリップ−フロップ624のクロック入力端子は信号CLKDIVを受けるように結合される。フリップ−フロップ620、624の各々は更にアクティブ・ロウ・リセット（active low reset）入力端子DNを備える。信号CLKREFおよびCLKDIVの正に行く遷移の際には、短い負のリセットパルスがそれぞれフリップ−フロップ624、620の入力端子DNに加えられる。このリセット状態では、出力信号UPFFおよびDNFFは共に論理ロウ状態にある。しかし、フリップ−フロップ620と624の出力信号QNは論理ハイ状態にある。
信号CLKREFの正に行く遷移が信号CLKDIVの対応する正に行く遷移の前に生じるときは、フリップ−フロップ620はクロック入力され（clocked）、フリップ−フロップ620のＤ入力端子に加えられる論理ハイ信号が出力信号UPFFに移送される。同時に、フリップ−フロップ620の信号QNは論理ロウになる。後に、信号CLKDIVの正に行く遷移が生じると、フリップ−フロップ624はクロック入力され、フリップ−フロップ624のＤ入力端子に加えられた論理ロウ信号を出力信号DNFFとして移送する。信号CLKDIVの正に行く遷移は、５個のインバータ610とNANDゲート614によりパルスに変換される。このパルスの幅は、５個のインバータ610を通した結合遅延である。次に、このパルスは、フリップ−フロップ620のリセット入力端子に加えられる前に４個のインバータ618により遅延されると共に波形成形される。同様にして、信号CLKDIVの正に行く遷移が５個のインバータ612とNANDゲート616によりパルスに形成される。このパルスは、フリップ−フロップ624のリセット入力端子DNに加えられる前に４個のインバータ622により遅延されると共に、波形成形される。
このようにして、信号CLKREFが、信号CLKDIVの対応する遷移の前に生じる遷移を持つとき、遷移の間の時間差に比例する幅を持つパルスが出力端子UPFFに生成される。対応する解析によると、信号CLKDIVの正に行く遷移が、信号CLKREFの対応する遷移に先行するとき、信号DNFFは２つの遷移の間の遅延に比例する幅を持つパルスになる。
図6Bおよび6Cは，信号UPとDNの最大パルス幅を制限するために用いられる回路（circuitry）を示す。これらの回路は同一なので、図6Bには１つだけが示してある。
信号UPFFが５個のインバータ626と５個のキャパシタ628により形成された遅延線に加えられる。この遅延線からの出力信号は、NANDゲート630の１つの入力端子に加えられる。NANDゲート630の他方の入力端子は、信号UPFFを直接受けるように結合される。NANDゲート630により与えられる出力信号は、インバータ632によりバッファされ、信号UPを生成する。
信号UPFFの正に行く遷移が生じると、NANDゲート630に加えられる両入力信号は論理ハイになり、NANDゲート630により与えられる出力信号は論理ロウになる。これに応じて、インバータ632により与えられる信号UPは論理ハイになる。信号UPFFの正に行く遷移は、直列接続のインバータ626とキャパシタ628の作用を通して遅延される。キャパシタを集積回路上に形成できる精度のため、この遅延は比べれば固定の時間幅を持つ。UPFFのパルス幅がこの遅延より大きいならば、遅延された論理ハイ遷移がNANDゲート630に達するときこの遷移によってNANDゲートの出力信号が論理ハイになることをもたらす。この論理ハイ信号は、インバータ632を通して反転されパルスUPの負に行く遷移を生成する。インバータ626とキャパシタ628の固定された遅延時間のため、信号UPのパルスの最大幅は相対的に一定である。図6Cに示した回路は、信号DNFFの正に行く遷移が受信されると、同様に動かしダウン・パルス信号を生成する。
図５に戻ると、信号UPとDNのパルスがチャージポンプ回路（charge pumpcircuitry）514に加えられる。回路514は信号UPとDNのパルスを積分して、上記のように、信号CLKの周波数を変化させるためにVCO510を制御する制御信号CVCOを生成する。
図７はチャージポンプ514としての使用に適した回路の概略図である。この回路においては、信号UPとDNがそれぞれトランジスタ714と718に加えられる。信号UPのパルスは、それがＰチャネルトランジスタ714に加えられる前にインバータ708により反転されるが、信号DNのパルスはＮチャネルトランジスタ718に直接に加えられる。この構成においては、信号UPのパルスはトランジスタ714を導通状態にし、信号DNのパルスはトランジスタ718を導通状態にする。トランジスタ714が導通状態にあるときは、信号CS1に応じてトランジスタ712により与えられる制御された電流がフィルタ回路731に加えられる。この回路は比較的小さな値を持つキャパシタ728を備え、このキャパシタは信号UPとDNのパルスに応じて迅速に充、放電する。更に、この回路は抵抗器732とキャパシタ730を備え、この回路網は、キャパシタ728と並列に配列され、よりゆっくりと充、放電して、制御電位CVCOに対して積分バラスト（ballast）を与える。
上記のように、制御電位CS1はキャパシタ728と730を充電する電流を決定する。また、この同じ電位は、キャパシタの放電を制御するために用いられる。制御電位CS1は、安定な電流がトランジスタ710を通して流れることをもたらす。この電流は、トランジスタ716と電流ミラー構成をなすトランジスタ722に加えられる。この回路網は、トランジスタ718が信号DNのパルスにより導通状態になされるときトランジスタ716を流れる電流を制御する。トランジスタ722のゲート電極は、更にキャパシタとして構成されるトランジスタ726に接続される。この構成において、トランジスタ726は回路内のノイズの効果を逓減するように動作する。
図７に示した回路（circuitry）は、信号UPの引き続くパルスに応じて信号CVCOの電位を増加させ、信号DNの引き続くパルスに応じて制御信号CVCOの電位を減少させる。信号CVCOは、図１を参照して上述したように、VCO510の周波数を制御するように適用される。
上記の発振器と位相ロックループは技術的に公知の0.6μmCMOS単一−ポリシリコン二重金属プロセスを用いて製造された。以下の表は、本発明の例示としての実施例で用いた抵抗器やキャパシタに対する典型的な値をリストしたものである。
表
要素 値
抵抗器 126、130、162、
178、182、185、
195と732 2,000Ω
抵抗器189 1,000Ω
抵抗器191 1,500Ω
キャパシタ142 1pF
キャパシタ152 0.5pF
キャパシタ628 0.25pF
キャパシタ718 4pF
キャパシタ730 40pF
本発明は例示としての実施例により説明したが、本発明は添付した請求項の精神と範囲内で上記に概要を示したように実施されることが意図される。
コンピュータおよびコンピュータが用いられる応用が複雑化するにつれ、大量のデータを非常に迅速に処理できる要求がシステムに対して生じてきている。大量のデータ処理は、所定のシステムが処理するデータ量を増加させることにより、また所定のシステムが設定した量のデータを処理する速度を増加させることにより、またはこれらの２つの方法を組み合わせることにより実施される。
これらの高速データプロセスを処理することの加え、コンピュータシステムは存在する低速データプロセスの処理を継続することが望まれる。広い範囲の処理に対するこの必要性の１例は、IBM互換パーソナルコンピュータに対する画像デイスプレイのハードウエアおよびソフトウエアである。これらのコンピュータに対する既存のデイスプレイアダプタは画像当たり6,4000ピクセルから1,310,720ピクセルの範囲のグラフィクス・フォーマットをサポートし、また60Hzから87HZの画像リフレッシュ・レート（rate）をサポートする。これらのフォーマットの全てをサポートするためには、これらのシステムの１つは、4MHzから120MHzの範囲の周波数を有するピクセル・クロック信号を必要とすることがある。情報表示の大きさが増加するにつれ、より高いピクセル表示周波数に対する需要が生じる。
これらの表示レートを得るには、変更できるピクセル・クロック信号発生器が必要である。理想的には、このクロック信号発生器は、ビジブル・アーティファクト（visible artifacts）が殆どない状態でピクセル・クロック信号の周波数を迅速に変えるべきである。
高いデータ処理レートが必要とされる他の領域は、メモリからデータをアクセスすることにある。この要求を満足させるため、新しいメモリアーキテクチャも開発されつつある。これらのアーキテクチャは、大量のデータが非常に迅速にアクセスされることを許容する。アーキテクチャの一例としては、株式会社東芝および日本電機株式会社から得られるランバス（RAMBUS）システムがある。このシステムは秒当たり最高5MBのデータ転送レートを供給できる。この高速データ転送レートを実現するために、このシステムは250MHzのクロック信号を用い、クロックの正に行くエッジおよび負に行くエッジの両方でデータを転送する。
コンピュータシステムに対してクロック信号を供給する既存のシステムは、異なる帯域の周波数で動作するように切り替えられる発振器を用いる。このようなシステムの１つは、MOS技術を用いて製造された従来のリング発振器を記述した米国特許第5,036,216号に開示されているが、このシステムでは、信号が発振器の１つの段から次の段に伝搬する速度を変えるためにキャパシタンスをリング発振器へ切り替えている。キャパシタンスの減少または増加は、これに伴い、発振器により生成される信号の周波数の増加または減少をもたらす。この考え方は米国特許第5,302,920号で拡張され、そこでは複数個のキャパシタンスがリング発振器において切り替えられることを許容し、それにより多数の周波数範囲を許容している。
これらのプログラマブルリング発振器は既存システムで良く動作するが、これらの発振器は、これらの発振器に同期化された信号に対して望ましくない歪みを付加せずに、将来の用途に対して必要となるかもしれない広い周波数範囲を実現できない可能性がある。
本発明は、広い範囲の周波数に対して発振信号を与えるように調節されることができる電圧制御発振器（VCO）において具体化される。本発明では、ヒステリシスを示す基準値と傾斜（ramp）信号を比較する緩和発振器を用いる。発振器の周波数は、しきい値のヒステリシス範囲を変え、傾斜信号が増減する割合を変えることにより変更される。
本発明の一側面によれば、高周波数において、コンパレータを通しての信号処理遅延は発振器により生成される信号の周波数を決定する際の１つの因子である。
本発明は、添付図面と共に与えられる以下の詳細な説明から容易に理解されよう。
図１は、本発明による発振器の概略図である。
図２および図３は、低周波数および高周波数における発振器の動作を示す電圧対時間を示すグラフである。
図４は、発振器の周波数を制御する方法を示す周波数対電圧を示すグラフである。
図５は、本発明によるVCOを含む位相ロックループのブロック図である。
図6A,6B,および6Cは、図５に示した位相検出器として使用に適した回路の概略論理図である。
図７は、図５に示した位相ロックループとの使用に適したチャージポンプの概略図である。
図１に示した発振器は、制御電圧CVCOに応じてキャパシタ152の充電、放電を制御する回路（circuitry）125を含む。キャパシタ152の両端に現れる電位C1はヒステレシス回路199により生成された電位N1と比較される。コンパレータ175の出力信号A,Bが出力クロック信号を生成する差動−シングルエンド（single−ended）レベルシフタ（level shifter）183に加えられる（applied）。図１に示した回路において、回路（circuitry）183により与えられる信号DNを用い、電圧傾斜信号C1の方向を切り替えると共にヒステレシス信号N1を異なるレベルに切り替える。信号CVCOを用いて、キャパシタ152が充電、放電される速度と、回路（circuitry）199により加えられるヒステレシスの量を制御する。
図１の回路は、制御信号CVCOに加えて、パワーダウン信号PD VCOを受ける。この信号は、トランジスタ110、112、114のゲート電極に加えられると共に、インバータ116を通してトランジスタ118および120のゲート電極に加えられる。この信号が入力される（asserted）と、回路の主要素は非動作状態（disable）となり、回路から効果的に電源を除去する。
従来のバンドギャップ基準源（図示略）により生成されるバンドギャップ基準信号VBGがトランジスタ154のゲート電極に加えられる。このトランジスタは、抵抗162の両端に信号NRを生成する差動コンパレータの一部をなしている。信号NRは電位VBGに等価である。差動コンパレータは、差動構成をなして配列されるトランジスタ154および156を有する。信号PD VCOにより通常は導通状態に保持されるトランジスタ110を介して、トランジスタ154および156に電流が加えられる。等量の電流が、トランジスタ158および160により形成された電流ミラーを介して差動コンパレータの２つのブランチに分配される。トランジスタ156および160のドレイン電極における差動コンパレータの出力信号が、トランジスタ164のゲート電極に加えられる。また、トランジスタ164を流れる電流が、抵抗器162を流れて電圧信号NRを生成する。信号NRは、差動コンパレータ他方の入力端子であるトランジスタ156のゲート電極に加えられる。コンパレータは、トランジスタ164を流れる電流、従って抵抗器162を流れる電流を調節し、供給電圧VDDのレベルにおける変動や接地電位を一時的に歪ませるノイズのレベルにおける変動とは無関係に、信号NRをバンドギャップ基準信号VBGに整合させるように作用する。
また、抵抗器162を流れる電流は、電流ミラーとして構成されたトランジスタ166および170を通して引き出される（drained）。トランジスタ168は、この回路において、基板を伝搬する信号からのクロストークなどのノイズによりもたらされることがある信号CS1の変動を濾波するキャパシタとして構成される。
信号NRは電圧VBGにほぼ等しいため、また電圧VBGは、よく知られるように、温度によりもたらされる変動または供給電圧の変化に比較的敏感ではないバンドギャップ基準信号（図示略）により与えられるため、抵抗器162を流れる電流もまた温度や供給電圧の変動にほぼ依存しない。従って、信号CS1は温度または供給電圧の変化に応じて大きく変化することはない。以下に示すように、この信号は発振器回路およびより大きな位相ロックループ回路（図５乃至７を参照して以下に示す）内の様々な点に加えられ、これらにある回路の電流源により与えられる電流量を制御する。
信号CS1により制御される１つの電流は、ヒステレシス回路199を通して流れる電流である。この電流は、ゲート電極において信号CS1を受けるトランジスタ187を介して与えられる。
図１に示した回路においては、電位CS1はトランジスタ170を流れる電流量を制御する。次に、この電流はトランジスタ172を流れる電流量を制御する。トランジスタ172は、トランジスタ174と電流ミラー配置をなして構成されて、制御電位CSNを生成する。トランジスタ174に加えられるこの制御電位は、差動コンパレータ175の両ブランチを流れる電流量を決定する。更に、制御電位CSNは、以下に示すように、VCOに対する最小周波数を設定するトランジスタ132に加えられる。
上記のように、制御電位CVCOはトランジスタ122のゲート電極に加えられる。このトランジスタは、トランジスタ124、134、および136の組み合わせにより形成される電流ミラーの入力支脈（input leg）であるトランジスタ124に結合される。トランジスタ124を流れる電流は、上記の電位CVCOおよびCSNにより決定される。電位CSNは、これがバンドギャップ基準信号VBGから得られるため他と比べて一定である。この電位はトランジスタ132に加えられ、トランジスタ124を或る最小電流が流れることを保証する。
CVCOのレベルが増加するにつれて、増加した量の電流はトランジスタ122を、従ってトランジスタ124を流れる。更に、この電流は抵抗器126を流れ、トランジスタ128のゲート電極に加えられる制御電位を発生する。この制御電位は、トランジスタ128および抵抗器130を流れる電流を増加させ、更にトランジスタ124を流れる電流量を増加させる。
トランジスタ124を流れる電流は、トランジスタ134、136においてミラーで移される（mirrored）。トランジスタ136を流れる電流は、キャパシタ152が充電される速度を決定する。トランジスタ134を流れる電流は、トランジスタ140、144、および146を含む電流ミラー145を通してミラーで移される。トランジスタ144および146を流れる電流は、キャパシタ152が放電される速度を決定する。キャパシタ142は放電回路内にあり、電流ミラー145の制御電位に対する低域フィルタとして作用する。このキャパシタの両端に生じた電位は、トランジスタ136により与えられキャパシタ152から離れるように分路される電流の量と、キャパシタ152が放電することを許容する速度との両者を制御する。
キャパシタ152が放電するためには、トランジスタ148、150は導通状態にならなければならない。これは、以下に示す回路183により与えられる信号DNが他と比べて正の値を持つとき実現される。信号DNが他と比べて負の値を持つときは、トランジスタ144および146を通して電流は流れず、キャパシタ152はトランジスタ136を流れる電流により充電される。以下に示すように、トランジスタ148、150が導通状態のときは、キャパシタ152は、これらのトランジスタが非導通状態のときこのキャパシタが充電するのと同じ速度で放電する。
キャパシタ152の両端に現れる信号C1は、正に行く傾斜および負に行く傾斜を持つ三角波である。この信号は、差動コンパレータ175の１つの入力端子を形成するトランジスタ176に加えられる。コンパレータ175に対する他の入力端子は、トランジスタ180のゲート電極に設けられる。この入力端子に加えられる信号N1は、ヒステレシス回路199により与えられるヒステレシス信号である。
回路199において、トランジスタ187により与えられる電流は、制御電位CS1に応答して、抵抗器189、191、195により形成される分圧器を通してヒステレシス信号N1を発生する。この分圧器においては、抵抗器195は、信号DNに応答して抵抗器185により選択的に分路されるか、または制御信号CVCOのレベルにより決定されるトランジスタ197を通しての抵抗と抵抗器185の組み合わせにより選択的に分路される。抵抗器195のこの選択的分路は、差動コンパレータに加えられる電位N1を、抵抗器195が要素185と197の組み合わせ抵抗により分路されるときの他と比べて正の電位から、抵抗器195が抵抗器185のみにより分路されるときの（つまり、トランジスタ198が導通しているとき）他と比べて負の値へ変化させる。
信号DNが論理ロウ（low）状態のときは、トランジスタ198は導通せず、分圧回路網の抵抗は、固定抵抗器189と191、抵抗器185の抵抗、およびトランジスタ197の可変抵抗と並列の抵抗器195の抵抗により決定される。上記のように、トランジスタ197の抵抗は制御信号CVCOに反比例して変化する。発振器の周波数が増加するにつれ、トランジスタ197の抵抗が減少して、分圧回路網の抵抗を減少させ、従ってヒステレシス信号N1のより正の値を減少させる。
信号DNが論理ハイ（high）状態にあるときは、トランジスタ198は導通状態になり、分圧回路網の抵抗は、抵抗器189、191の組み合わせ抵抗、および抵抗器195と185の分路組み合わせとして決定される。これは信号N1の値を大きく減少させる。
ヒステリシス信号N1は、キャパシタ152が他と比べて負の電位から他と比べて正の電位に充電されつつあるとき他と比べて高いレベルにあり、キャパシタ152が他と比べて正の電位から他と比べて負の電位に放電されつつあるとき他と比べて低いレベルにある。差動コンパレータ175の出力信号が、差動−シングルエンドレベルシフタ183に加えられる。この回路は、トランジスタ184、186およびトランジスタ188と190により形成される電流ミラーを備えた差動増幅器である。この増幅器の出力信号は、トランジスタ190と186のドレイン電極の接続部から取られる。この信号はインバータ192により反転され、信号DNを形成する。更に、信号DNは一対のインバータ194と196を通してバッファされ（buffered）、クロック信号CLKを波形成形する。
図１に示した発振器の動作を図２に示した波形図を参照して説明する。この波形図において、出力信号CLKは70MHzの周波数を持つ。時刻T1において、キャパシタ152の両端の電位である信号C1は、これが電位N1より大きくなるまでトランジスタ136により与えられる電流に応じて増加している。この時点で、差動出力信号Ｂは差動出力信号Ａより大きくなり、信号DNが状態を変えることをもたらす。次に、信号DNは、トランジスタ148と150を導通状態にし、キャパシタ152が電流ミラー145により決定される速度で放電することをもたらす。この放電は、時刻T1とT2の間の信号C1の負の傾斜により表される。電流ミラー145は、その出力支脈144と146に２つのトランジスタを有する。これらのトランジスタの各々は、トランジスタ136により与えられるのと同じ電流を通過させる。この構成によれば、トランジスタ136により与えられる電流が基準電位（例えば、接地）源に分路されることを許容し、等価な電流がキャパシタ152から流れ出る（drain）ことを許容する。
更に、時刻T1において、信号DNはトランジスタ198を導通状態にし、ヒステレシス回路199を形成する分圧器の下部要素の抵抗を縮小させる。これは、信号N1を約2.7ボルトから約2.2ボルトに減少させる。
また、時刻T2において、信号C1の負の傾斜は2.2ボルトに達し、信号A,Bの相対的な振幅が逆転することをもたらす。この逆転は回路183により検出され、この回路は、これに応じて信号DNとCLKが正から負に状態を変えることをもたらす。時刻T2の直ぐ後で、信号DNは接地電位になり、トランジスタ148と150を非導通状態にする。これはキャパシタ152からの電流の流れ出しを停止させ、キャパシタがトランジスタ136を通して与えられる電流により再度充電されることを許容する。これは、時刻T2とT3の間で三角波C1の正に行くスロープをもたらす。また、信号DNの状態変化は、トランジスタ198を非導通にしヒステレシス回路199の分圧回路網における抵抗を増加させる。この抵抗の増加は信号N1を2.2ボルトから2.7ボルトに増加させる。時刻T3では、信号C1が2.7ボルトまで充電し、プロセスが時刻T1を参照し上述したように再び始まる。
図１に示した回路125は、一般に、電位CVCOにおける増加に応じてトランジスタ136により与えられる充電電流を増加させる。同時に、信号CVCOがトランジスタ197の導電率を増加させるとき、信号N1（すなわち、コンパレータに加えられるヒステレシス）の範囲は減少する。この増加する充電電流および放電電流と減少したヒステレシスとの組み合わせは、コンパレータ175の不均衡をより低い電位において与えるうちは、キャパシタ152がより迅速に充電、放電することをもたらす。これらの効果は組み合わされ、VCOにより与えられる信号の周波数の増加をもたらす。
図１に示した発振器の周波数は、コンパレータ175から増幅器183への伝搬遅延、およびトランジスタ148、150へもどる伝搬遅延により制限される。図３は、この遅延が信号CLKの周波数を決定する際の重要な因子であるとき図１に示した回路の動作を示す波形図である。この図では、信号CLKは420MHzの周波数である。
図３に示したように、信号C1の振幅範囲はN1の振幅範囲よりはるかに大きい。すなわち、信号C1は、（図１に示した）コンパレータ175の動作（action）に関係なく信号N1をオーバシュートさせる。この信号C1のオーバシュートは、増幅器183とインバータ192を通しての信号伝搬遅延によりもたらされる。信号C1が信号N1より大きいことをコンパレータ175が検出したときでも、信号C1が信号N1よりはるかに大きくなるまで、レベルシフタ183と遅延要素192と共にコンパレータ175は、この差を信号DNの状態の変化へ伝達させることはできない。
信号N1の振幅の振動量（swing）が更に減少するとより高い周波数が生成されるが、電位CVCOの増加に応じて発振器の周波数が増加する速度はより低い周波数における増加速度よりはるかに低くなる。
コンパレータ175とレベルシフタ183を通した伝搬遅延が作用し発振器から得られる最高周波数を制限するVCOの挙動を図４に示す。図４の２つの曲線は、曲線412として図１の回路に対する最悪の挙動を示し、曲線410として予定通りの（nominal）挙動を示す。曲線412は4.5ボルトのVDDと125℃の温度を想定し、曲線410は５ボルトのVDDと27℃の温度を想定する。
図５は、図１によるVCOを備えた位相ロックループである。図５に示したように、CVO510は、パワーダウン信号PD VCOとバンドギャップ基準信号VBGを受け、出力信号CLKを供給する。信号CLKはインバータ511を通して、３個のトリガ形フリップ−フロップ516、518、520を備えたカウンタに加えられる。この回路は信号CLKを８で除し、出力信号CLKDIVを生成する。この信号CLKDIVは位相検出器512の一方の入力ポートに加えられ、その他方の入力はクロック基準信号CLKREFを受ける。
図6A,6B,6Cには、位相検出器512としての使用に適した回路を示す。図6Aは,2個のＤ形フリップ−フロップ620、624を備え、これらのフリップ−フロップは、各フリップ−フロップの反転出力端子QNが他方のフリップ−フロップのＤ入力端子に接続されるようにクロス結合される。フリップ−フロップ620のＱ出力信号は信号UPFFであり、フリップ−フロップ624のＱ出力信号は信号DNFFである。フリップ−フロップ620のクロック入力端子は信号CLKREFを受けるように結合されるが、フリップ−フロップ624のクロック入力端子は信号CLKDIVを受けるように結合される。フリップ−フロップ620、624の各々は更にアクティブ・ロウ・リセット（active low reset）入力端子DNを備える。信号CLKREFおよびCLKDIVの正に行く遷移の際には、短い負のリセットパルスがそれぞれフリップ−フロップ624、620の入力端子DNに加えられる。このリセット状態では、出力信号UPFFおよびDNFFは共に論理ロウ状態にある。しかし、フリップ−フロップ620と624の出力信号QNは論理ハイ状態にある。
信号CLKREFの正に行く遷移が信号CLKDIVの対応する正に行く遷移の前に生じるときは、フリップ−フロップ620はクロック入力され（clocked）、フリップ−フロップ620のＤ入力端子に加えられる論理ハイ信号が出力信号UPFFに移送される。同時に、フリップ−フロップ620の信号QNは論理ロウになる。後に、信号CLKDIVの正に行く遷移が生じると、フリップ−フロップ624はクロック入力され、フリップ−フロップ624のＤ入力端子に加えられた論理ロウ信号を出力信号DNFFとして移送する。信号CLKDIVの正に行く遷移は、５個のインバータ610とNANDゲート614によりパルスに変換される。このパルスの幅は、５個のインバータ610を通した結合遅延である。次に、このパルスは、フリップ−フロップ620のリセット入力端子に加えられる前に４個のインバータ618により遅延されると共に波形成形される。同様にして、信号CLKDIVの正に行く遷移が５個のインバータ612とNANDゲート616によりパルスに形成される。このパルスは、フリップ−フロップ624のリセット入力端子DNに加えられる前に４個のインバータ622により遅延されると共に、波形成形される。
このようにして、信号CLKREFが、信号CLKDIVの対応する遷移の前に生じる遷移を持つとき、遷移の間の時間差に比例する幅を持つパルスが出力端子UPFFに生成される。対応する解析によると、信号CLKDIVの正に行く遷移が、信号CLKREFの対応する遷移に先行するとき、信号DNFFは２つの遷移の間の遅延に比例する幅を持つパルスになる。
図6Bおよび6Cは，信号UPとDNの最大パルス幅を制限するために用いられる回路（circuitry）を示す。これらの回路は同一なので、図6Bには１つだけが示してある。
信号UPFFが５個のインバータ626と５個のキャパシタ628により形成された遅延線に加えられる。この遅延線からの出力信号は、NANDゲート630の１つの入力端子に加えられる。NANDゲート630の他方の入力端子は、信号UPFFを直接受けるように結合される。NANDゲート630により与えられる出力信号は、インバータ632によりバッファされ、信号UPを生成する。
信号UPFFの正に行く遷移が生じると、NANDゲート630に加えられる両入力信号は論理ハイになり、NANDゲート630により与えられる出力信号は論理ロウになる。これに応じて、インバータ632により与えられる信号UPは論理ハイになる。信号UPFFの正に行く遷移は、直列接続のインバータ626とキャパシタ628の作用を通して遅延される。キャパシタを集積回路上に形成できる精度のため、この遅延は比べれば固定の時間幅を持つ。UPFFのパルス幅がこの遅延より大きいならば、遅延された論理ハイ遷移がNANDゲート630に達するときこの遷移によってNANDゲートの出力信号が論理ハイになることをもたらす。この論理ハイ信号は、インバータ632を通して反転されパルスUPの負に行く遷移を生成する。インバータ626とキャパシタ628の固定された遅延時間のため、信号UPのパルスの最大幅は相対的に一定である。図6Cに示した回路は、信号DNFFの正に行く遷移が受信されると、同様に動かしダウン・パルス信号を生成する。
図５に戻ると、信号UPとDNのパルスがチャージポンプ回路（charge pumpcircuitry）514に加えられる。回路514は信号UPとDNのパルスを積分して、上記のように、信号CLKの周波数を変化させるためにVCO510を制御する制御信号CVCOを生成する。
図７はチャージポンプ514としての使用に適した回路の概略図である。この回路においては、信号UPとDNがそれぞれトランジスタ714と718に加えられる。信号UPのパルスは、それがＰチャネルトランジスタ714に加えられる前にインバータ708により反転されるが、信号DNのパルスはＮチャネルトランジスタ718に直接に加えられる。この構成においては、信号UPのパルスはトランジスタ714を導通状態にし、信号DNのパルスはトランジスタ718を導通状態にする。トランジスタ714が導通状態にあるときは、信号CS1に応じてトランジスタ712により与えられる制御された電流がフィルタ回路731に加えられる。この回路は比較的小さな値を持つキャパシタ728を備え、このキャパシタは信号UPとDNのパルスに応じて迅速に充、放電する。更に、この回路は抵抗器732とキャパシタ730を備え、この回路網は、キャパシタ728と並列に配列され、よりゆっくりと充、放電して、制御電位CVCOに対して積分バラスト（ballast）を与える。
上記のように、制御電位CS1はキャパシタ728と730を充電する電流を決定する。また、この同じ電位は、キャパシタの放電を制御するために用いられる。制御電位CS1は、安定な電流がトランジスタ710を通して流れることをもたらす。この電流は、トランジスタ716と電流ミラー構成をなすトランジスタ722に加えられる。この回路網は、トランジスタ718が信号DNのパルスにより導通状態になされるときトランジスタ716を流れる電流を制御する。トランジスタ722のゲート電極は、更にキャパシタとして構成されるトランジスタ726に接続される。この構成において、トランジスタ726は回路内のノイズの効果を逓減するように動作する。
図７に示した回路（circuitry）は、信号UPの引き続くパルスに応じて信号CVCOの電位を増加させ、信号DNの引き続くパルスに応じて制御信号CVCOの電位を減少させる。信号CVCOは、図１を参照して上述したように、VCO510の周波数を制御するように適用される。
上記の発振器と位相ロックループは技術的に公知の0.6μmCMOS単一−ポリシリコン二重金属プロセスを用いて製造された。以下の表は、本発明の例示としての実施例で用いた抵抗器やキャパシタに対する典型的な値をリストしたものである。
表
要素 値
抵抗器 126、130、162、
178、182、185、
195と732 2,000Ω
抵抗器189 1,000Ω
抵抗器191 1,500Ω
キャパシタ142 1pF
キャパシタ152 0.5pF
キャパシタ628 0.25pF
キャパシタ718 4pF
キャパシタ730 40pF
本発明は例示としての実施例により説明したが、本発明は添付した請求項の精神と範囲内で上記に概要を示したように実施されることが意図される。
Claims (10)
- 出力信号を生成する可変周波数発振器であって、第一制御信号により規定される変化率を有する傾斜（ramp）信号を発生する傾斜回路を備え、前記傾斜回路は第一状態および第二状態にある第二制御信号に応答し、それぞれに正に行く傾斜と負に行く傾斜とを発生し、分流トランジスタを含み、前記第一状態および前記第二状態にある前記第二制御信号に応じて、それぞれに他と比べて（relatively）高い値と他と比べて低い値とを有するヒステリシス信号を発生するヒステリシス回路を備え、前記他と比べて高い値と前記他と比べて低い値はヒステリシス範囲を規定し、前記ヒステリシス回路は前記第一制御信号に応答し前記ヒステリシス範囲を変化させ、前記傾斜信号を前記ヒステリシス信号と比較し、当該発振器の前記出力信号と前記第二制御信号を発生するコンパレータを備え、前記第二制御信号は前記傾斜信号が前記ヒステリシス信号より小さいとき前記第一状態にあり、前記傾斜信号が前記ヒステリシス信号より大きいとき前記第二状態にある、可変周波数発振器。
- 前記傾斜回路は、前記第一制御信号の増加に応じて前記傾斜信号の前記変化率を大きさにおいて増加させ、かつ前記ヒステリシス回路は前記第一制御信号の増加に応じて前記ヒステリシス範囲を減少させる、請求項１に記載の可変周波数発振器。
- 前記コンパレータは、第一入力端子で前記傾斜信号を受け、且つ第二入力端子で前記ヒステリシス信号を受けると共に、前記傾斜信号と前記ヒステリシス信号の間の増幅された差を表す第一出力信号および第二出力信号を生成する差動増幅器と、この差動増幅器により与えられる前記増幅された差をそれ以上に増幅し、前記第二制御信号を発生する差動−シングルエンド（single−ended）コンパレータと、前記第二制御信号に応じ、当該発振器の前記出力信号を発生するバッファ回路と、を備える、請求項１に記載の可変周波数発振器。
- 前記ヒステリシス回路は、前記ヒステリシス信号を発生するための、温度およびノイズによりほぼ影響されない基準電位に応答する、請求項１に記載の可変周波数発振器。
- 出力信号を生成する可変周波数発振器であって、周波数制御信号に応答し、前記周波数制御信号に比例して大きさが変化する第一電流信号を与える制御された電流源、前記周波数制御信号に応答し、第二電流信号に対して基準電位源への経路を与える制御された電流シンク（sink）、前記制御された電流源から前記第一電流信号を受けると共に、前記制御された電流シンクに前記第二電流信号を与えるように結合されるキャパシタ、を有し、前記第一電流信号に応じて前記キャパシタの両端に現れる電位は正に行く傾斜信号を表し、前記第二電流信号に応じて前記キャパシタの両端に現れる電位は負に行く傾斜信号を表す、傾斜回路を備え、第一状態および第二状態にある第二制御信号に応じ、それぞれに他と比べて高い値と他と比べて低い値を有するヒステリシス信号を生成するヒステリシス回路を備え、前記他と比べて高い値と前記他と比べて低い値はヒステリシス範囲を規定し、前記ヒステリシス回路は第一制御信号に応じて前記ヒステレシス範囲を変化させ、前記傾斜信号を前記ヒステリシス信号と比較し、当該発振器の前記出力信号と前記第二制御信号を発生するコンパレータを備え、前記第二制御信号は前記傾斜信号が前記ヒステレシス信号より小さいとき前記第一状態にあり、前記傾斜信号が前記ヒステリシス信号より大きいとき前記第二状態にある、可変周波数発振器。
- 前記コンパレータは、第一入力端子で前記傾斜信号を受け、第二入力端子で前記ヒステレシス信号を受けると共に、前記傾斜信号と前記ヒステリシス信号との間の増幅された差を表す第一出力信号および第二出力信号を生成する差動増幅器と、前記差動増幅器により与えられる前記増幅された差をそれ以上に増幅し、前記第二制御信号と当該可変周波数発振器の前記出力信号を発生する差動−シングルエンドコンバータと、前記第二制御信号に応じ、当該発振器の前記出力信号を発生するバッファ回路と、を備える請求項５に記載の発振器。
- 位相ロックループであって、出力信号を生成する可変周波数発振器であって、第一制御信号により規定される変化率を有する傾斜信号を発生する傾斜回路を有し、前記傾斜回路は第一状態および第二状態にある第二制御信号に応じ、それぞれに正に行く傾斜と負に行く傾斜を発生し、前記第一状態および前記第二状態にある前記第二制御信号に応じ、それぞれに他と比べて高い値と他と比べて低い値を有する信号を発生するヒステリシス回路を有し、前記他と比べて高い値と前記他と比べて低い値はヒステレシス範囲を規定し、前記ヒステリシス回路は前記第一制御信号に応じ前記ヒステリシス範囲を変化させ、前記傾斜信号を前記ヒステリシス信号と比較し前記第二制御信号と当該発振器の前記出力信号を発生するコンパレータを有し、前記第二制御信号は前記傾斜信号が前記ヒステリシス信号より小さいとき前記第一状態にあり、前記傾斜信号が前記ヒステリシス信号より大きいとき前記第二状態にある、可変周波数発振回路と、基準信号と前記可変周波数発振器の前記出力信号を受けるように結合された位相比較器であって、前記位相比較器は前記出力信号が位相において前記基準信号に対し進む（lead）とき第一パルス信号を生成すると共に、前記基準信号が位相において前記出力信号に対し進むとき第二パルス信号を生成し、前記第一パルス信号および前記第二パルス信号に応じ、前記第一制御信号を生成するチャージポンプ手段と、を備える位相ロックループ。
- 前記発振器は、バンドギャップ基準電位を受ける端子と、前記端子に結合され、前記バンドギャップ基準電位から制御電位を生成する手段であって、前記制御電位は当該発振器内部の電流源に加えられ、この電流源により与えられる電流量を制御する手段と、を有し、前記チャージポンプ手段は、キャパシタを含むフィルタ回路網と、前記制御電位に結合され、前記キャパシタに対して制御された充電電流を与える電流源と、前記制御電位に結合され、前記キャパシタに対して制御された放電電流を与える電流シンクと、前記第一パルス信号および前記第二パルス信号に結合され、前記電流源と前記電流シンクとの一方をフィルタ回路網に選択的に結合する手段と、を有する、請求項７に記載の位相ロックループ。
- 出力信号を生成する可変周波数発振器であって、第一制御信号により規定される変化率を有する傾斜（ramp）信号を発生する傾斜回路を備え、前記傾斜回路は第一状態および第二状態にある第二制御信号に応答し、それぞれに正に行く傾斜と負に行く傾斜とを発生し、
それぞれに他と比べて（relatively）高い値と他と比べて低い値とを有するヒステリシス信号を出力する分圧回路と、前記分圧回路を流れる電流を迂回させるための分流回路と、前記分流回路を前記第二制御信号に応じて通電状態及び遮断状態のいずれかに切り替えるための分流トランジスタとを含み、前記第二制御信号に応じて前記ヒステリシス信号を発生するヒステリシス回路を備え、前記他と比べて高い値と前記他と比べて低い値はヒステリシス範囲を規定し、前記ヒステリシス回路は前記第一制御信号に応答し前記ヒステリシス範囲を変化させ、
前記傾斜信号を前記ヒステリシス信号と比較し、当該発振器の前記出力信号と前記第二制御信号を発生するコンパレータを備え、前記第二制御信号は前記傾斜信号が前記ヒステリシス信号より小さいとき前記第一状態にあり、前記傾斜信号が前記ヒステリシス信号より大きいとき前記第二状態にある、可変周波数発振器。 - 前記第一制御信号に応じてヒステリシス範囲を変更させるためのトランジスタが前記分流回路と並列に前記分圧回路に接続されたことを特徴とする請求 項９記載の可変周波数発振器。
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| FR2753320B1 (fr) | 1996-09-09 | 1999-01-15 | Sgs Thomson Microelectronics | Boucle a verrouillage de phase avec dispositif de limitation de courant de pompe de charge |
| US5872736A (en) * | 1996-10-28 | 1999-02-16 | Micron Technology, Inc. | High speed input buffer |
| US5917758A (en) | 1996-11-04 | 1999-06-29 | Micron Technology, Inc. | Adjustable output driver circuit |
| US5949254A (en) * | 1996-11-26 | 1999-09-07 | Micron Technology, Inc. | Adjustable output driver circuit |
| US6115318A (en) * | 1996-12-03 | 2000-09-05 | Micron Technology, Inc. | Clock vernier adjustment |
| US5838177A (en) * | 1997-01-06 | 1998-11-17 | Micron Technology, Inc. | Adjustable output driver circuit having parallel pull-up and pull-down elements |
| US5940608A (en) * | 1997-02-11 | 1999-08-17 | Micron Technology, Inc. | Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal |
| US5920518A (en) * | 1997-02-11 | 1999-07-06 | Micron Technology, Inc. | Synchronous clock generator including delay-locked loop |
| US5946244A (en) | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
| US5956502A (en) * | 1997-03-05 | 1999-09-21 | Micron Technology, Inc. | Method and circuit for producing high-speed counts |
| US5870347A (en) * | 1997-03-11 | 1999-02-09 | Micron Technology, Inc. | Multi-bank memory input/output line selection |
| US6014759A (en) * | 1997-06-13 | 2000-01-11 | Micron Technology, Inc. | Method and apparatus for transferring test data from a memory array |
| US6173432B1 (en) | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
| US5953284A (en) * | 1997-07-09 | 1999-09-14 | Micron Technology, Inc. | Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same |
| US6044429A (en) | 1997-07-10 | 2000-03-28 | Micron Technology, Inc. | Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths |
| US6011732A (en) * | 1997-08-20 | 2000-01-04 | Micron Technology, Inc. | Synchronous clock generator including a compound delay-locked loop |
| US5926047A (en) * | 1997-08-29 | 1999-07-20 | Micron Technology, Inc. | Synchronous clock generator including a delay-locked loop signal loss detector |
| US6101197A (en) * | 1997-09-18 | 2000-08-08 | Micron Technology, Inc. | Method and apparatus for adjusting the timing of signals over fine and coarse ranges |
| US6107856A (en) * | 1997-12-30 | 2000-08-22 | Lsi Logic Corporation | Dual output comparator for operating over a wide common mode range |
| US5923594A (en) * | 1998-02-17 | 1999-07-13 | Micron Technology, Inc. | Method and apparatus for coupling data from a memory device using a single ended read data path |
| US6115320A (en) | 1998-02-23 | 2000-09-05 | Integrated Device Technology, Inc. | Separate byte control on fully synchronous pipelined SRAM |
| US6269451B1 (en) | 1998-02-27 | 2001-07-31 | Micron Technology, Inc. | Method and apparatus for adjusting data timing by delaying clock signal |
| US6016282A (en) * | 1998-05-28 | 2000-01-18 | Micron Technology, Inc. | Clock vernier adjustment |
| US6405280B1 (en) | 1998-06-05 | 2002-06-11 | Micron Technology, Inc. | Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence |
| EP0986178A3 (en) * | 1998-07-17 | 2000-05-03 | Nortel Networks Corporation | Frequency synthesizer |
| US6338127B1 (en) | 1998-08-28 | 2002-01-08 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same |
| US6279090B1 (en) | 1998-09-03 | 2001-08-21 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device |
| US6349399B1 (en) * | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
| US6029250A (en) * | 1998-09-09 | 2000-02-22 | Micron Technology, Inc. | Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same |
| US6430696B1 (en) | 1998-11-30 | 2002-08-06 | Micron Technology, Inc. | Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same |
| US6374360B1 (en) | 1998-12-11 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for bit-to-bit timing correction of a high speed memory bus |
| US6470060B1 (en) * | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
| US7069406B2 (en) * | 1999-07-02 | 2006-06-27 | Integrated Device Technology, Inc. | Double data rate synchronous SRAM with 100% bus utilization |
| JP4212767B2 (ja) * | 2000-12-21 | 2009-01-21 | 旭化成エレクトロニクス株式会社 | 高速電流スイッチ回路および高周波電流源 |
| US6801989B2 (en) * | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
| DE10131675B4 (de) * | 2001-06-29 | 2005-04-07 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zur Ermittlung einer Zeitkonstante eines Speicherkondensators einer Speicherzelle eines Halbleiterspeichers |
| US6727768B1 (en) | 2002-10-29 | 2004-04-27 | Institute Of Microelectronics | Relaxation CCO for PLL-based constant tuning of GM-C filters |
| US7443254B2 (en) * | 2003-06-03 | 2008-10-28 | Infineon Technologies Ag | Relaxation oscillator with propagation delay compensation for improving the linearity and maximum frequency |
| US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
| US6924709B2 (en) * | 2003-10-10 | 2005-08-02 | Standard Microsystems Corporation | Integrated relaxation oscillator with improved sensitivity to component variation due to process-shift |
| ATE381149T1 (de) * | 2003-10-23 | 2007-12-15 | Ericsson Telefon Ab L M | Mehrband-pll-anordnung und verfahren zur steuerung einer solchen anordnung |
| US7234070B2 (en) * | 2003-10-27 | 2007-06-19 | Micron Technology, Inc. | System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding |
| DE10350597B4 (de) * | 2003-10-30 | 2013-06-13 | Infineon Technologies Ag | Verfahren und Schaltungsanordnung zur Amplituden-Regelung eines oszillatorischen Signals |
| KR100576480B1 (ko) * | 2003-12-26 | 2006-05-10 | 주식회사 하이닉스반도체 | 온도 센서용 오실레이터 회로 |
| US7679874B2 (en) * | 2005-07-25 | 2010-03-16 | Semiconductor Components Industries, L.L.C. | Power overload detection method and structure therefor |
| KR100742016B1 (ko) | 2005-12-02 | 2007-07-23 | 인피니언 테크놀로지스 아게 | 튜닝가능 발진기 및 전파 지연 보상 방법 |
| US7760037B2 (en) * | 2007-03-28 | 2010-07-20 | Intel Corporation | Process, voltage, and temperature compensated clock generator |
| EP2717468A1 (en) | 2012-10-02 | 2014-04-09 | Dialog Semiconductor GmbH | Area efficient single capacitor CMOS relaxation oscillator |
| US8766674B1 (en) * | 2013-03-15 | 2014-07-01 | Qualcomm Incorporated | Current-mode buffer with output swing detector for high frequency clock interconnect |
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Family Cites Families (5)
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|---|---|---|---|---|
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| FR2649505B1 (fr) * | 1989-07-07 | 1991-10-25 | Sgs Thomson Microelectronics | Circuit integre avec oscillateur reglable a frequence independante de la tension d'alimentation |
| JPH03235512A (ja) * | 1990-02-13 | 1991-10-21 | Oki Electric Ind Co Ltd | 電圧制御発振回路 |
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| US5302920A (en) * | 1992-10-13 | 1994-04-12 | Ncr Corporation | Controllable multi-phase ring oscillators with variable current sources and capacitances |
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